JP2012128842A5 - - Google Patents

Claims (16)

1. キャッシュ・メモリに対する直接アクセスのための方法であって、
   キャッシュ・メモリのためのキャッシュ・コントローラに結合される直接アクセス・マネージャによって、前記キャッシュ・メモリ上で実行される領域範囲ゼロ・非コヒーレンシ動作を記述する領域範囲ゼロ・非コヒーレンシ・コマンドを受信するステップと、
   前記領域範囲ゼロ・非コヒーレンシ・コマンドの受信に応答して、
   前記直接アクセス・マネージャによって、キャッシュ・ディレクトリにおいて所望のキャッシュ・ラインのルックアップを実行するステップであって、前記所望のキャッシュ・ラインは前記領域範囲ゼロ・非コヒーレンシ・コマンドに対応する、前記実行するステップと、
   前記キャッシュ・ラインが前記キャッシュ・ディレクトリ内に見つかった場合には、前記直接アクセス・マネージャによって、前記キャッシュ・ディレクトリに、前記キャッシュ・ラインを無効化するよう命令するステップと、
   前記キャッシュ・ラインが前記キャッシュ・ディレクトリ内に見つからなかった場合には、前記直接アクセス・マネージャによって、バス・コマンドを作成することなしに、前記キャッシュ・メモリに前記所望のキャッシュ・ラインを確立しゼロにするステップと
   を含む、前記方法。
2. 前記コマンドがソフトウェアのモジュールから受信される、請求項１に記載の方法。
3. 前記コマンドが、プロセッサのためのレベル１キャッシュを管理する前記プロセッサのメモリ管理ユニットから受信される、請求項１に記載の方法。
4. 直接メモリ・アクセス・コマンドを生成するステップをさらに含み、当該直接メモリ・アクセス・コマンドを生成するステップが、複数のマイクロ・オペレーションを発生するステップを含み、前記複数のマイクロ・オペレーションの各々が、オペレーション・コードと、前記マイクロ・オペレーションが実行される前記キャッシュ・メモリの前記物理アドレスの識別とを含む、請求項１に記載の方法。
5. 前記複数のマイクロ・オペレーションを前記キャッシュ・コントローラに送信するステップを含む、請求項３に記載の方法。
6. 前記直接アクセス・マネージャが、前記直接アクセス・マネージャのステータスの識別を記憶するためのステータス・レジスタを含む、請求項１に記載の方法。
7. 前記ステータスが、前記直接アクセス・マネージャがビジーであるか否か、前記直接アクセス・マネージャによって受信された最新のコマンド、および前記最新のコマンドを送信したプロセッサから成る群から選択される、請求項６に記載の方法。
8. 前記直接アクセス・マネージャによって、前記キャッシュ・メモリ内のハードウェアを監視するステップと、
   前記直接アクセス・マネージャによって、ローカル・プロセッサが低電力状態に入る準備ができたことを検出するステップと、
   前記ローカル・プロセッサが前記低電力状態に入る準備ができたことの検出に応答して、前記直接アクセス・マネージャによって、前記キャッシュ・コントローラに前記キャッシュ・メモリをフラッシュするよう自動的に命令するステップと
   をさらに含む、請求項１に記載の方法。
9. キャッシュ・メモリに対する直接アクセスのための装置であって、
   前記キャッシュ・メモリと、
   前記キャッシュ・メモリのためのキャッシュ・コントローラに結合された直接アクセス・マネージャであって、が、
   前記キャッシュ・メモリ上で実行される領域範囲ゼロ動作を記述した領域範囲ゼロ・非コヒーレンシ・コマンドを受信し、
   前記領域範囲ゼロ・非コヒーレンシ・コマンドの受信に応答して、
   前記直接アクセス・マネージャによって、キャッシュ・ディレクトリにおいて所望のキャッシュ・ラインのルックアップを実行し、ここで、前記所望のキャッシュ・ラインは前記領域範囲ゼロ・非コヒーレンシ・コマンドに対応し、
   前記キャッシュ・ラインが前記キャッシュ・ディレクトリ内に見つかった場合には、前記直接アクセス・マネージャによって、前記キャッシュ・ディレクトリに、前記キャッシュ・ラインを無効化するよう命令し、
   前記キャッシュ・ラインが前記キャッシュ・ディレクトリ内に見つからなかった場合には、前記直接アクセス・マネージャによって、バス・コマンドを作成することなしに、前記キャッシュ・メモリに前記所望のキャッシュ・ラインを確立しゼロにする
   ように構成されている、前記直接アクセス・マネージャと
   を備えている、前記装置。
10. 前記コマンドがソフトウェアのモジュールから受信される、請求項９に記載の装置。
11. 前記コマンドが、プロセッサのためのレベル１キャッシュを管理する前記プロセッサのメモリ管理ユニットから受信される、請求項９に記載の装置。
12. 前記装置が、直接メモリ・アクセス・コマンドを生成する用に構成されており、当該直接メモリ・アクセス・コマンドを生成することが、複数のマイクロ・オペレーションを発生することを含み、前記複数のマイクロ・オペレーションの各々が、オペレーション・コードと、前記マイクロ・オペレーションが実行される前記キャッシュ・メモリの前記物理アドレスの識別とを含む、請求項９に記載の装置。
13. 前記装置が、前記複数のマイクロ・オペレーションを前記キャッシュ・コントローラに送信するように構成されている、請求項１１に記載の装置。
14. 前記直接アクセス・マネージャが、前記直接アクセス・マネージャのステータスの識別を記憶するためのステータス・レジスタを含む、請求項９に記載の装置。
15. 前記ステータスが、前記直接アクセス・マネージャがビジーであるか否か、前記直接アクセス・マネージャによって受信された最新のコマンド、および前記最新のコマンドを送信したプロセッサから成る群から選択される、請求項１４に記載の装置。
16. 前記直接アクセス・マネージャが、
    前記キャッシュ・メモリ内のハードウェアを監視し、
    ローカル・プロセッサが低電力状態に入る準備ができたことを検出し、
    前記ローカル・プロセッサが前記低電力状態に入る準備ができたことの検出に応答して、前記キャッシュ・コントローラに前記キャッシュ・メモリをフラッシュするよう自動的に命令する
    ように構成されたハードウェアを含む、請求項９に記載の装置。