JP2012122944A - 半導体試験装置 - Google Patents

Abstract

【課題】 パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供する。
【解決手段】 本発明の代表的な構成は、所定のパターンデータを実行して被試験デバイス１３８の電気的試験を行う半導体試験装置１１０において、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時にチェックサム計算を行うチェックサム生成器１２２と、このパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にチェックサム計算を行うチェックサム生成器１２６と、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時のチェックサム値１４４ａ、１４４ｂ、１４４ｃとパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時のチェックサム値１４６ａ、１４６ｂ、１４６ｃとを比較するチェックサム比較器１３４と、を有することを特徴とする。
【選択図】図１

Description

本発明は、所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置に関する。

半導体試験装置は、周知の通り、被試験対象としての被試験デバイス（以下、ＤＵＴ(Device Under Test)と称する）に試験信号を印加して、ＤＵＴから得られる信号と予め定められた期待値とを比較して試験を行う。かかる試験信号や期待値は、所定のパターンデータに基づき生成される。特許文献１の段落００１８、００２０、００３０に記載されているように、パターンデータにはパリティビットが付加され、通信のエラー検出が行われる。

特開２００９−１８６２７５号公報

しかしながら、パリティビットは偶数、奇数のみの整合性をとるものであるから、２以上の誤りがあるとエラーを検出できない。そのため、あまりデータビット（ビット幅）を増やすことはできない。一般的なＢＣＨ符号では、例えば、７ビットごとに１ビットのパリティビットが設けられる。すると、パターンデータを記憶させておくパターンメモリでは、全体の１／８がパリティビットに使用されてしまうことになる。

一方、ＤＵＴの高機能化によりパターンデータは大きくなり、その数も増大する傾向にある。８ビットをアドレスの１行であるとすると、パターンデータ全体では数万行におよぶこともある。ここで記憶容量の１／８をパリティビットに使用することは、無視できない無駄である。なお、ここではビット幅を８ビットとしたが、１６ビット、３２ビット等の場合もある。

パターンメモリはアドレスごとに２進数の記憶容量（８ビット、１６ビット、３２ビット等）を持つが、パリティビットを設けることで実データとして使用できる容量が１ビット分少ないものとなる（例えば７ビット、１５ビット、３１ビット等）。実データとして使用できる容量が１ビット分少ないものとなることは、パターンデータを作成する上で不便となる。

これらのことから、パリティビットによるエラー検出をやめて、これに代わるエラー検出の方式を採用したいという要請がある。従来からチェックサムやハッシュ関数など、様々なエラー検出技術が提案され、実用化されている。しかし、近年の半導体試験装置に要求される高速性においては、ソフトウェアによる処理は時間がかかりすぎるため、採用することができない。

端的な例で言えば、記憶装置から膨大なパターンデータを読み出し、ハッシュ関数などを計算し、再び記憶装置に書き戻すのでは、時間がかかりすぎるのである。よしんば予めハッシュ関数を計算しておいたとしても、実行時にもその正当性を確認するためにもう一度計算しなければならないのであるから、やはり高速化の妨げとなってしまう。

そこで本発明は、パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供することを目的とする。

上記課題を解決するために本発明の代表的な構成は、所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置において、パターンデータのロード時にチェックサム計算を行うチェックサム生成器と、パターンデータの実行時にチェックサム計算を行うチェックサム生成器と、パターンデータのロード時のチェックサム値と、パターンデータの実行時のチェックサム値とを比較するチェックサム比較器と、を有することを特徴とする。

かかる構成では、パターンデータにパリティビットを付加することがない。そのため、パターンメモリにパリティビットのための無駄なビットを生じることなくエラー検出が可能である。ここでチェックサム計算とは、ＷＯＲＤ列（８ビット、１６ビット、３２ビット等）を加算したときの下位１ＷＯＲＤを計算するエラー検出方式である。したがって、ハードウェアからなる加算器によって実現することが可能である。また、特に、チェックサム自体は既知の技術であるものの、パターンデータのロード時および実行時に、通過するデータを加算してチェックサム計算を行うことに特徴を有している。これにより、チェックサムを行うためだけの時間が存在せず、高速化の支障となることがない。

当該半導体試験装置は、パターンデータのロード時のチェックサム値を保持するレジスタと、パターンデータの実行時に、その実行するパターンデータのアドレスに基づきレジスタに保持されたロード時のチェックサム値を選択出力するセレクタと、セレクタからの選択出力に基づきチェックサム期待値を出力するチェックサム期待値設定レジスタとを有し、上記チェックサム比較器が、チェックサム期待値と、パターンデータの実行時のチェックサム値とを比較すると好ましい。これにより、ほぼハードウェアで処理される構成となるため、オーバヘッド時間のさらなる短縮を図ることができる。

上記チェックサム期待値設定レジスタは、複数のパターンデータの連結実行時に、それぞれのパターンデータのロード時のチェックサム値を加算して、チェックサム期待値として出力すると好ましい。これにより、複数のパターンデータの連結実行時にも対応可能である。

パターンデータのロード時にチェックサム計算を行う上記チェックサム生成器と、パターンデータの実行時にチェックサム計算を行う上記チェックサム生成器とが、１つのチェックサム生成器で兼用されると好ましい。これにより、素子の削減を図ることが可能である。

本発明によれば、パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供可能である。

本発明の第１の実施形態にかかる半導体試験装置の概略構成を示すブロック図である。 図１の半導体試験装置のパターンメモリに記憶されるパターンデータを模式的に示す図である。 比較例にかかる半導体試験装置の概略構成を示すブロック図である。 図３の半導体試験装置のパターンメモリに記憶されるパターンデータを模式的に示す図である。 本発明の第２の実施形態にかかる半導体試験装置の概略構成を示すブロック図である。

以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値等は、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また、本発明に直接関係のない要素は図示を省略する。

[第１実施形態]
図１は、本発明の第１の実施形態にかかる半導体試験装置１１０の概略構成を示すブロック図である。図１に示すように、半導体試験装置１１０は、ＣＰＵ(Central Processing Unit）１１２、ＤＲＡＭ(Dynamic Random Access Memory)１１４、バス１１６、バスＩ/Ｆ(interface)１１８、パターンロード器１２０、第１のチェックサム生成器１２２、パターン読出器１２４、第２のチェックサム生成器１２６、パターンメモリ制御部１２８、パターンメモリ１３０、チェックサム期待値設定レジスタ１３２、チェックサム比較器１３４、パターン発生・比較器１３６、エラーフラグ領域１４８、ＣＰＵ割込線１５０を含む。

ＤＲＡＭ１１４には、被試験デバイスの電気的試験に用いられるパターンデータ１４２ａ、１４２ｂ、１４２ｃが一時的に保存される。各パターンデータ１４２ａ、１４２ｂ、１４２ｃは、それぞれ１つのパターンをコードしている。ＣＰＵ１１２は、バス１１６、バスＩ/Ｆ１１８を経由して、パターンロード器１２０にＤＲＡＭ１１４のパターンデータ１４２ａの先頭アドレス（先頭リードアドレス）と、パターンメモリ１３０のロード先の先頭アドレスとを指定し、パターンデータ１４２ａのロード（転送）の起動をかける。

パターンロード器１２０は、上記指定にしたがって、ＤＲＡＭ１１４からパターンデータ１４２ａをリードし（読み出し）、そのリードバックデータ（パターンデータ１４２ａ）をチェックサム生成器１２２に入力する。チェックサム生成器１２２は、通過するパターンデータ１４２ａのロード時のチェックサム計算を行う。そして、パターンデータ１４２ａは、そのままパターンメモリ制御部１２８を経由してパターンメモリ１３０にライトされる（書き込まれる）。

なお、パターンメモリ制御部１２８は、中央処理装置（ＣＰＵ）を含む半導体集積回路により、パターンメモリ１３０へのライト、パターンメモリ１３０からのリードを制御、管理する。パターンメモリ１３０は、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭで構成される。

パターンメモリ１３０へのパターンデータ１４２ａのロード完了後、ＣＰＵ１１２は、チェックサム生成器１２２で計算したチェックサム値１４４ａをバスＩ/Ｆ１１８、バス１１６を経由してリードバックする。そして、パターンデータ１４２ａのチェックサム値１４４ａを、パターンメモリ１３０にロードされたパターンデータ１４２ａの先頭アドレス（先頭パターンアドレス）に関連づけてＤＲＡＭ１１４に保存する。

続いて、ＣＰＵ１１２は、チェックサム生成器１２２のチェックサム値１４４ａをクリアし、上記と同様に、パターンメモリ１３０にパターンデータ１４２ｂをロードする（チェックサム値１４４ｂがＤＲＡＭ１１４に保存される）。さらに、上記と同様に、パターンメモリ１３０にパターンデータ１４２ｃをロードする（チェックサム値１４４ｃがＤＲＡＭ１１４に保存される）。

図２は、図１の半導体試験装置１１０のパターンメモリ１３０に記憶されるパターンデータ１４２ａ、１４２ｂ、１４２ｃを模式的に示す図である。図２に示すように、パターンデータ１４２ａは、所定のビット幅（８ビット、１６ビット、３２ビット等）のデータＤａｔ０〜データＤａｔ９からなる。パターンデータ１４２ｂは、所定のビット幅のデータＤａｔ１０〜データＤａｔ１５からなる。パターンデータ１４２ｃは、所定のビット幅のデータＤａｔ２０〜データＤａｔ２８からなる。ここでは、所定のビット幅の全ビットが有効データ、すなわちチャンネル１（ｃｈ１）〜チャンネル８（ｃｈ８）の実データとして利用される。

パターンデータ１４２ａの場合、パターンアドレスＡｄｒ０に対応してデータＤａｔ０が保存され、以下同様にパターンアドレスＡｄｒ１〜Ａｄｒ９に対応してデータＤａｔ１〜Ｄａｔ９が保存される。パターンデータ１４２ｂの場合、パターンアドレスＡｄｒ１０に対応してデータＤａｔ１０が保存され、以下同様にパターンアドレスＡｄｒ１１〜Ａｄｒ１５に対応してデータＤａｔ１１〜Ｄａｔ１５が保存される。パターンデータ１４２ｃの場合、パターンアドレスＡｄｒ２０に対応してデータＤａｔ２０が保存され、以下同様にパターンアドレスＡｄｒ２０〜Ａｄｒ２８に対応してデータＤａｔ２０〜Ｄａｔ２８が保存される。

パターンデータ１４２ａの場合、チェックサム生成器１２２は、データＤａｔ０〜Ｄａｔ９を加算してチェックサム値１４４ａを計算する（データＤａｔ０＋データＤａｔ１＋・・・＋データＤａｔ９＝チェックサム値１４４ａ）。パターンデータ１４２ｂの場合、チェックサム生成器１２２は、データＤａｔ１０〜Ｄａｔ１５を加算してチェックサム値１４４ｂを計算する（データＤａｔ１０＋データＤａｔ１１＋・・・＋データＤａｔ１５＝チェックサム値１４４ｂ）。パターンデータ１４２ｃの場合、チェックサム生成器１２２は、データＤａｔ２０〜Ｄａｔ２８を加算してチェックサム値１４４ｃを計算する（データＤａｔ２０＋データＤａｔ２１＋・・・＋データＤａｔ２８＝チェックサム値１４４ｃ）。

再び、図１を参照する。ＣＰＵ１１２は、バス１１６、バスＩ/Ｆ１１８経由で、パターン読出器１２４に、リードするパターンデータ（ここではパターンデータ１４２ａを例示する）の先頭アドレスすなわちパターンアドレスＡｄｒ０を指定する。また、ＣＰＵ１１２は、パターンデータ１４２ａのチェックサム値１４４ａをチェックサム期待値設定レジスタ１３２のチェックサム期待値として設定する。そして、パターン読出器１２４へパターンデータ１４２ａの起動をかける。

パターン読出器１２４は、上記指定にしたがって、パターンメモリ制御部１２８経由でパターンメモリ１３０からパターンデータ１４２ａをリードする。そして、そのパターンデータ１４２ａを、チェックサム生成器１２６およびパターン発生・比較器１３６に入力する。

パターン発生・比較器１３６は、かかるパターンデータ１４２ａに基づき、ＤＵＴ１３８の電気的試験を行う。具体的には、かかるパターンデータ１４２ａを実行して、ＤＵＴ１３８へ試験信号を印加したり、ＤＵＴ１３８からの受信信号の期待値比較を行ったりする。

チェックサム生成器１２６は、パターンデータ１４２ａの実行時、通過するデータＤａｔ０〜Ｄａｔ９を加算してチェックサム計算を行う（チェックサム値１４６ａを出力する）。チェックサム比較器１３４は、チェックサム期待値設定レジスタ１３２が出力するチェックサム期待値（チェックサム値１４４ａ）と、チェックサム生成器１２６が出力するチェックサム値１４６ａを比較する。

チェックサム比較器１３４は、不一致が発生したらエラー検出信号を送信して、エラーフラグ領域１４８にエラーフラグを立てる。エラーフラグが立てられると、ＣＰＵ割込線１５０を通じてＣＰＵ１１２へエラー発生が通知される。なお、ＣＰＵ１１２は、バス１１６、バスＩ/Ｆ１１８を経由して、エラーフラグをキャンセルすることが可能である。

なお、上記では、パターン読出器１２４がパターンメモリ１３０からパターンデータ１４２ａをリードする場合について例示したが、パターンメモリ１３０からパターンデータ１４２ｂをリードする場合についても同様である。この場合、チェックサム比較器１３４は、チェックサム期待値設定レジスタ１３２が出力するチェックサム期待値（チェックサム値１４４ｂ）と、チェックサム生成器１２６が出力するチェックサム値１４６ｂとを比較する。

パターンメモリ１３０からパターンデータ１４２ｃをリードする場合についても同様である。この場合、チェックサム比較器１３４は、チェックサム期待値設定レジスタ１３２が出力するチェックサム期待値（チェックサム値１４４ｃ）と、チェックサム生成器１２６が出力するチェックサム値１４６ｃとを比較する。

図３は、比較例にかかる半導体試験装置２１０の概略構成を示すブロック図である。図３に示すように、半導体試験装置２１０は、ＣＰＵ１１２、ＤＲＡＭ１１４、バス１１６、バスＩ/Ｆ１１８、パターンロード器１２０、パリティ生成器２２２、パターン読出器１２４、パリティエラー検出器２２６、パターンメモリ制御部１２８、パターンメモリ１３０、パターン発生・比較器１３６、エラーフラグ領域１４８、ＣＰＵ割込線１５０を含む。

半導体試験装置２１０では、ＤＲＡＭ１１４に保持されたパターンデータ２４２ａ、２４２ｂ、２４２ｃをパターンロード器１２０がパターンメモリ１３０へとロードする際に、パリティ生成器２２２がパリティビットを付加する。パターン読出器１２４がパターンメモリ１３０からパターンデータ２４２ａ、２４２ｂ、２４２ｃをリードする際に、パリティエラー検出器２２６がパリティ（偶数パリティ、奇数パリティ）を計算してエラー検出を行う。

図４は、図３の半導体試験装置２１０のパターンメモリ１３０に記憶されるパターンデータ２４２ａ、２４２ｂ、２４２ｃを模式的に示す図である。図４に示すように、パターンデータ２４２ａは、所定のビット幅（８ビット、１６ビット、３２ビット等）のデータＤａｔ０´〜Ｄａｔ９´からなり、パターンアドレスＡｄｒ０´〜Ａｄｒ９´に保存される。パターンデータ２４２ｂは、所定のビット幅のデータＤａｔ１０´〜Ｄａｔ１５´からなり、パターンアドレスＡｄｒ１０´〜Ａｄｒ１５´に保存される。パターンデータ２４２ｃは、所定のビット幅のデータＤａｔ２０´〜Ｄａｔ２８´からなり、パターンアドレスＡｄｒ２０´〜Ａｄｒ２８´に保存される。

比較例にかかる構成では、パターンメモリ１３０のパターンアドレス毎に、パリティビットが付加される。図２、図４では理解を容易にするため模式的に図示したが、実際の各パターンデータのデータ量は大きく、通常、数万ものパターンアドレスにわたって保存される。よって、比較例にかかる構成を適用した場合、合計、数万ものパリティビットが付加されることとなり、エラー検出のために割くビット（メモリビット）が多くなる問題がある。

また、パリティビットとして８ビット、１６ビット、３２ビット等のビット幅のうち１ビット使用すると、残りのビット（７ビット、１５ビット、３１ビット）が奇数ビットとなるため半端になりやすい。このことから、残りのビット全てを有効に利用しにくく、ＮＵＬＬ（空値）を設定せざるを得ない場合がある。

これに対して、第１実施形態にかかる半導体試験装置１１０では、上記説明したようにチェックサム生成器１２２、１２６、チェックサム比較器１３４を用いて通信のエラー検出を行う。そのため、比較例のように無駄なビットを生じることがない。全ビットを有効データとして使用することが可能である。

チェックサム生成器１２２、１２６は、ＷＯＲＤ列（８ビット、１６ビット、３２ビット等）を加算したときの下位１ＷＯＲＤを出力するものであり、ハードウェアからなる加算器によって実現できる。そのため、半導体試験装置１１０の高速化を推進することが可能である。

なお、上記第１実施形態では、パターンロード器１２０がＤＲＡＭ１１４からパターンデータ１４２ａ、１４２ｂ、１４２ｃをリードして、パターンメモリ１３０にライトする構成とした。しかし、ＣＰＵ１１２がＤＲＡＭ１１４からパターンデータ１４２ａ、１４２ｂ、１４２ｃをリードしてパターンメモリ１３０にライトする構成でも、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード経路上に上記チェックサム生成器１２２を配置すれば同様の効果を奏する。

[第２実施形態]
図５は、本発明の第２の実施形態にかかる半導体試験装置３１０の概略構成を示すブロック図である。図５に示すように、第２実施形態にかかる半導体試験装置３１０は、レジスタ１５２、一致比較器１５４、セレクタ１５６を備える。

第２実施形態にかかる構成では、パターンメモリ１３０へパターンデータ１４２ａ、１４２ｂ、１４２ｃをそれぞれロードする度に、そのパターンデータ１４２ａ、１４２ｂ、１４２ｃのチェックサム値１４４ａ、１４４ｂ、１４４ｃが、パターンメモリ１３０のその先頭アドレス（先頭パターンアドレス）とともにレジスタ１５２に自動保存される。

一致比較器１５４は、パターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にパターン読出器１２４がリードするパターンメモリ１３０のアドレスと、レジスタ１５２に自動保存された先頭アドレスとの一致を検出して、セレクタ１５６に検出信号を出力する。セレクタ１５６は一致比較器１５４の検出信号に基づき、レジスタ１５２に自動保存されたロード時のチェックサム値１４４ａ、１４４ｂ、１４４ｃをチェックサム期待値設定レジスタ１３２に対し出力する。

具体的には、パターン読出器１２４がパターンメモリ１３０のパターンアドレスＡｄｒ０のリードをかけると、セレクタ１５６はチェックサム値１４４ａを出力する。パターン読出器１２４がパターンメモリ１３０のパターンアドレスＡｄｒ１０のリードをかけると、セレクタ１５６はチェックサム値１４４ｂを出力する。パターン読出器１２４がパターンメモリ１３０のパターンアドレスＡｄｒ２０のリードをかけると、セレクタ１５６はチェックサム値１４４ｃを出力する。

チェックサム比較器１３４は、パターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時に、チェックサム生成器１２６が計算するチェックサム値１４６ａ、１４６ｂ、１４６ｃと、チェックサム期待値設定レジスタ１３２が出力するチェックサム期待値とを比較して、通信のエラー検出を行う。

チェックサム期待値設定レジスタ１３２は、セレクタ１５６からいずれかのチェックサム値１４４ａ、１４４ｂ、１４４ｃが入力された場合、それをチェックサム期待値として出力する。また、パターンデータ１４２ａおよびパターンデータ１４２ｂのように、パターンメモリ１３０において連続するアドレスに保存されたものは、連結実行（併せて実行）されることがある。このような連結実行に対応するために、チェックサム期待値設定レジスタ１３２は、セレクタ１５６から複数のチェックサム値１４４ａ、１４４ｂが入力された場合、これらを加算して（２回目以降の出力値を前の出力値に加算して）チェックサム期待値として出力する。

上記第２実施形態によれば、ほぼハードウェアで処理される構成となるため、オーバヘッド時間のさらなる短縮を図ることができる。なお、上述した処理をほぼソフトウェアで実行することも考えられるが、この場合には時間がかかりすぎるため、高速化が推進される半導体試験装置においては採用することが事実上不可能である。

上記第１実施形態および第２実施形態では、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時にチェックサム計算を行うチェックサム生成器１２２と、パターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にチェックサム計算を行うチェックサム生成器１２６を設ける構成としたが、これらは同時に使用されないため、１つのチェックサム生成器で兼用と（共通化）しても上記効果を奏することが可能である。兼用化することで、素子の削減を図ることが可能である。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置に利用することができる。

１１０、２１０、３１０…半導体試験装置、１１２…ＣＰＵ、１１４…ＤＲＡＭ、１１６…バス、１１８…バスＩ/Ｆ、１２０…パターンロード器、１２２…チェックサム生成器、１２４…パターン読出器、１２６…チェックサム生成器、１２８…パターンメモリ制御部、１３０…パターンメモリ、１３２…チェックサム期待値設定レジスタ、１３４…チェックサム比較器、１３６…パターン発生・比較器、１３８…ＤＵＴ、１４２ａ、１４２ｂ、１４２ｃ…パターンデータ、１４４ａ、１４４ｂ、１４４ｃ…ロード時のチェックサム値、１４６ａ、１４６ｂ、１４６ｃ…実行時のチェックサム値、１４８…エラーフラグ領域、１５０…ＣＰＵ割込線、１５２…レジスタ、１５４…一致比較器、１５６…セレクタ、２２２…パリティ生成器、２２６…パリティエラー検出器、２４２ａ、２４２ｂ、２４２ｃ…パターンデータ

Claims (4)

1. 所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置において、
   パターンデータのロード時にチェックサム計算を行うチェックサム生成器と、
   前記パターンデータの実行時にチェックサム計算を行うチェックサム生成器と、
   前記パターンデータのロード時のチェックサム値と、該パターンデータの実行時のチェックサム値とを比較するチェックサム比較器と、
   を有することを特徴とする半導体試験装置。
2. 前記パターンデータのロード時のチェックサム値を保持するレジスタと、
   前記パターンデータの実行時に、該実行するパターンデータのアドレスに基づき前記レジスタに保持された前記ロード時のチェックサム値を選択出力するセレクタと、
   前記セレクタからの選択出力に基づきチェックサム期待値を出力するチェックサム期待値設定レジスタと、を有し、
   前記チェックサム比較器が、前記チェックサム期待値と、前記パターンデータの実行時のチェックサム値とを比較することを特徴とする請求項１に記載の半導体試験装置。
3. 前記チェックサム期待値設定レジスタは、複数の前記パターンデータの連結実行時に、それぞれの該パターンデータのロード時のチェックサム値を加算して、前記チェックサム期待値として出力することを特徴とする請求項２に記載の半導体試験装置。
4. パターンデータのロード時にチェックサム計算を行う前記チェックサム生成器と、該パターンデータの実行時にチェックサム計算を行う前記チェックサム生成器とが、１つのチェックサム生成器で兼用されることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体試験装置。

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