JP2012120127A - 撮像装置 - Google Patents

Abstract

【課題】撮像用画素の間に焦点検出用画素を配置した撮像素子において、焦点検出用画素が配置されていることに起因する画質劣化を抑制する。
【解決手段】撮影レンズの射出瞳を通過した光束を受光する撮像用画素と撮影レンズの射出瞳の一部が遮光された光束を受光する焦点検出用画素ＳＨＡ、ＳＨＢとが配列された撮像素子と、撮像用画素の信号を垂直方向に出力する第１の垂直出力線５０３ａと、焦点検出用画素の信号を垂直方向に出力する第２の垂直出力線５０３ｂと、複数の撮像用画素の信号を垂直方向に加算する垂直加算部５０２と、垂直加算部により複数の撮像用画素の信号を加算する加算読み出しモードにおいて、加算の対象に焦点検出用画素が含まれる場合は、焦点検出用画素を除く撮像用画素の信号のみが加算されるように垂直加算部を制御する制御部とを備える。
【選択図】 図５

Description

本発明は、多数の光電変換素子で構成された撮像素子を有する撮像装置に関する。

近年、ＣＣＤやＣＭＯＳといったタイプの固体撮像素子を用いたデジタルカメラやビデオカメラが一般的に普及している。このようなデジタルカメラやビデオカメラには、自動的に撮影レンズの焦点位置を調節するためのオートフォーカス（以下、ＡＦと略す）機能が搭載されている。コンパクトカメラやビデオカメラでは、撮像信号のコントラストを評価して焦点状態を調節する、コントラスト方式によるＡＦが行われている。

また、デジタル一眼レフカメラにおいては、光学ファインダーを使った静止画撮影では、クイックリターンミラーにより撮影光束を光学ファインダーと焦点検出手段に分割して、専用の位相差焦点検出装置によりＡＦを行う。また、電子ビューファインダーや動画撮影においては、クイックリターンミラーを退避させて固体撮像素子のみに撮影光束を導き、コンパクトカメラやビデオカメラと同じく、コントラスト方式によるＡＦが行われている。

しかしながら、専用の位相差焦点検出装置は、スペースやコストなどの点で不利であり、コントラスト方式は、撮影レンズの焦点位置を変えながら撮像信号のコントラストが最も大きくなる位置を探索するため、高速な焦点合わせが出来ないといった欠点がある。

上記の欠点を克服するため、撮像素子の一部の受光素子（画素）において、オンチップマイクロレンズの光軸に対して受光部の感度領域を偏心させることで瞳分割機能を付与し、これらの画素を焦点検出用画素とする技術が提案されている。焦点検出用画素を、撮像用画素群の間に所定の間隔で配置することで、電子ビューファインダーや動画撮影でも、高速な位相差方式によるＡＦを実現することができる（特許文献１参照）。

また、電子ビューファインダーや動画撮影において、複数の画素信号を加算して高速に読み出す際に、撮像用画素と焦点検出用画素の信号出力が混合しないように、種類別に加算して読み出す技術も提案されている。このようにすることで、表示画像の画質劣化を抑制しつつ、焦点検出を行うことが可能となる（特許文献２参照）。

また、電子ビューファインダーや動画撮影で、モアレなどによる画質劣化を防止するために、撮像素子の画素を加算しながら読み出す加算読み出しモードにおいて、次のようにすることも提案されている。すなわち、加算対象に焦点検出用画素が含まれる場合に、撮像用画素の信号と、焦点検出用画素の信号が混合しないように読み出す（特許文献３参照）。

特開２０００−１５６８２３号公報 特開２００９−８６４２４号公報 特開２０１０−２００５５号公報

しかしながら、従来、撮像素子を利用して位相差ＡＦを行う撮像装置で電子ビューファインダーモードや動画撮影モードが設定された場合に、画質の劣化を抑えて焦点検出を行うことはできなかった。

たとえば、特許文献１では、焦点検出用画素が配置された箇所は画像信号としては欠損部に相当するため、周辺の撮像用画素情報から補間して画像情報を創生しており、補間ミスによる画質劣化を防止できない。また、電子ビューファインダーモードや動画撮影時は画素を間引いて読み出しているため、モアレなどによる画質劣化が発生してしまう。

また、特許文献２では、電子ビューファインダーモードや動画撮影の際に画素加算を行うことで、モアレなどの発生を抑え画質劣化の抑制を行っている。しかし、同様に焦点検出用画素が配置された箇所は画像信号としては欠損部に相当するため、周辺の撮像用画素情報から補間して画像情報を創生しており、補間ミスによる画質劣化を防止できない。また、垂直方向の画素加算を行う際にライン毎にラインメモリに転送する必要があり、垂直転送による遅延が発生してしまうため、高フレームレートへの対応が困難である。

また、特許文献３では、水平の加算対象画素内に焦点検出用画素が含まれる場合に、焦点検出用画素を非加算で単独出力することが可能あるが、垂直方向の加算に関する具体的な記載はない。

本発明は上述した課題に鑑みてなされたものであり、その目的は、撮像用画素の間に焦点検出用画素を配置した撮像素子において、焦点検出用画素が配置されていることに起因する画質劣化を抑制することである。

本発明に関わる撮像装置は、撮影レンズの射出瞳を通過した光束を受光する撮像用画素と前記撮影レンズの射出瞳の一部が遮光された光束を受光する焦点検出用画素とが配列された撮像素子と、前記撮像用画素の信号を前記撮像素子の垂直方向に出力する第１の垂直出力手段と、前記焦点検出用画素の信号を前記撮像素子の垂直方向に出力する第２の垂直出力手段と、複数の撮像用画素の信号を前記撮像素子の垂直方向に加算する垂直加算手段と、前記撮像素子の全ての画素の信号を加算せずに読み出す全画素読み出しモードと、前記垂直加算手段により前記複数の撮像用画素の信号を加算して読み出す加算読み出しモードとを備え、前記加算読み出しモードにおいて、加算の対象に前記焦点検出用画素が含まれる場合は、前記焦点検出用画素を除く前記撮像用画素の信号のみが加算されるように前記垂直加算手段を制御し、加算された前記撮像用画素の信号と前記焦点検出用画素の信号をそれぞれ前記第１および第２の垂直出力手段によって同時に出力するように制御する制御手段と、を備えることを特徴とする。

本発明によれば、撮像用画素の間に焦点検出用画素を配置した撮像素子において、焦点検出用画素が配置されていることに起因する画質劣化を抑制することである。

第１の実施形態のカメラのブロック図。 第１の実施形態の撮像素子の撮像用画素の平面図と断面図。 第１の実施形態の撮像素子の焦点検出用画素の平面図と断面図。 第１の実施形態の撮像素子の画素部回路図。 第１の実施形態の撮像素子の全体ブロック図。 第１の実施形態の撮像素子の画素配置および水平垂直加算の説明図。 第１の実施形態の撮像素子の垂直転送タイミングチャート。 第１の実施形態の撮像素子の水平転送タイミングチャート。 第１の実施形態の撮像素子の画素配置および水平垂直加算の説明図。 第１の実施形態の撮像素子の垂直転送タイミングチャート。 第１の実施形態の撮像素子の変形例の画素部回路図。 第２の実施形態の撮像素子の全体ブロック図。 第２の実施形態の撮像素子の画素配置および水平垂直加算の説明図。 第２の実施形態の撮像素子の水平転送タイミングチャート。 第３の実施形態の撮像素子の画素部回路図。 第３の実施形態の撮像素子の画素部の駆動タイミングチャート。 第３の実施形態の撮像素子の全体ブロック図。 第３の実施形態の撮像素子の画素配置および垂直加算の説明図。 第３の実施形態の撮像素子の垂直転送タイミングチャート。

以下、本発明の実施形態について、添付図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の撮像装置の第１の実施形態であるデジタルカメラ１００の構成を示すブロック図である。図１において、１０１は撮影光学系の先端に配置された第１レンズ群であり、光軸方向に進退可能に保持されている。１０２は絞り兼用シャッタであり、その開口径を調節することで撮影時の光量調節を行うほか、静止画撮影時には露光秒時調節用シャッタとして機能する。１０３は第２レンズ群である。絞り兼用シャッタ１０２及び第２レンズ群１０３は、一体で光軸方向に移動し、第１レンズ群１０１の移動と連動して変倍作用（ズーム機能）をなす。１０５はフォーカスレンズを含む第３レンズ群であり、光軸方向に移動して焦点調節を行う。１０６は光学的ローパスフィルターであり、撮影画像の偽色やモアレを軽減するための光学素子である。１０７はＣＭＯＳセンサとその周辺回路で構成された撮像素子である。撮像素子１０７には、横方向ｍ画素、縦方向ｎ画素の受光ピクセル上に、ベイヤー配列の原色カラーモザイクフィルタがオンチップで形成された、２次元単板カラーセンサが用いられる。撮像素子１０７は、撮像用画素と焦点検出用画素をそれぞれ複数有する。

１１１はズームアクチュエータであり、不図示のカム筒を回動することで、第１レンズ群１０１乃至第３レンズ群１０５を光軸方向に駆動して変倍操作を行う。１１２は絞りシャッタアクチュエータであり、絞り兼用シャッタ１０２の開口径を制御して撮影光量を調節すると共に静止画撮影時の露光時間制御を行う。１１４はフォーカスアクチュエータであり、第３レンズ群１０５を光軸方向に駆動して焦点調節を行う。１１５は撮影時の被写体照明用の電子フラッシュである。１１６はＡＦ補助光部であり、所定の開口パターンを有したマスクの像を、投光レンズを介して被写界に投影し、暗い被写体あるいは低コントラスト被写体に対する焦点検出能力を向上させる。

１２１はＣＰＵであり、カメラ本体の種々の制御を司る制御部である。ＣＰＵ１２１は、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェース回路等を有し、ＲＯＭに記憶されたプログラムに基づいて、カメラが有する各種回路を駆動し、ＡＦ、撮影、画像処理、記録等の一連の動作を実行する。１２２は電子フラッシュ制御回路であり、撮影動作に同期して電子フラッシュ１１５を点灯制御する。１２３は補助光駆動回路であり、焦点検出動作に同期してＡＦ補助光部１１６を点灯制御する。

１２４は撮像素子駆動回路であり、撮像素子１０７の撮像動作を制御すると共に取得した画像信号をＡ／Ｄ変換してＣＰＵ１２１に送信する。１２５は画像処理回路であり、撮像素子１０７が取得した画像のγ変換、カラー補間、ＪＰＥＧ圧縮等の処理を行う。

１２６はフォーカス駆動回路であり、ＣＰＵ１２１による制御の下で焦点検出結果に基づいてフォーカスアクチュエータ１１４を駆動制御し、第３レンズ群１０５を光軸方向に駆動して焦点調節を行う。１２８は絞りシャッタ駆動回路であり、絞りシャッタアクチュエータ１１２を駆動制御して絞り兼用シャッタ１０２の開口を制御する。１２９はズーム駆動回路であり、撮影者のズーム操作に応じてズームアクチュエータ１１１を駆動する。

１３１はＬＣＤなどの表示器であり、デジタルカメラ１００の撮影モードに関する情報、撮影前のプレビュー画像と撮影後の確認用画像、焦点検出時の合焦状態表示画像などを表示する。１３２は操作スイッチ群であり、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、モード選択スイッチを有する。モード選択スイッチは、静止画撮影モード、動画撮影モード、電子ビューファインダーモードを設定可能なモード設定部として機能する。そして、動画撮影モードや電子ビューファインダーモードにおいては、後述する加算読み出しモード（又は第１加算読み出しモード若しくは第２加算読み出しモード）を設定することができる。１３３は着脱可能なフラッシュメモリであり、撮影済み画像を記録する。

図２及び図３は、撮像用画素と焦点検出用画素の構造を説明する図である。本実施形態では、撮影光学系の射出瞳の一部領域（一部が遮光された領域）を通る光を受光する焦点検出用画素が複数設けられている。本実施形態では、２行×２列（以降、行＝Ｘ、列＝Ｙとし、例えば２行×２列は２×２と表す。）の４画素のうち対角２画素にＧ（緑色）の分光感度を有する画素を配置し、他の２画素にＲ（赤色）とＢ（青色）の分光感度を有する画素を各１個配置したベイヤー配列を採用している。そして、ベイヤー配列の間に、後述する構造の焦点検出用画素を分散配置している。

図２に撮像用画素の配置と構造を示す。図２（ａ）は２×２の撮像用画素の平面図である。周知のごとく、ベイヤー配列では対角方向にＧ画素が、他の２画素にＲとＢの画素が配置され、２×２の構造が繰り返し配置される。図２（ｂ）は図２（ａ）のＡ−Ａ断面図である。ＭＬは各画素の最前面に配置されたオンチップマイクロレンズである。ＣＦＲはＲ（赤色）のカラーフィルターである。ＣＦＧはＧ（緑色）のカラーフィルターである。ＰＤ（ＰｈｏｔｏＤｉｏｄｅ）はＣＭＯＳセンサの光電変換部を模式的に示したものである。ＣＬ（ＣｏｎｔａｃｔＬａｙｅｒ）はＣＭＯＳセンサ内の各種信号を伝達する信号線を形成するための配線層である。ＴＬ（ＴａｋｉｎｇＬｅｎｓ）は撮影光学系を模式的に示したものである。

撮像用画素のオンチップマイクロレンズＭＬと光電変換部ＰＤは、撮影光学系ＴＬを通過した光束を可能な限り有効に取り込むように構成されている。撮影光学系ＴＬの射出瞳ＥＰ（ＥｘｉｔＰｕｐｉｌ）と光電変換部ＰＤは、オンチップマイクロレンズＭＬにより共役関係にあり、かつ光電変換部ＰＤの有効面積は大面積に設計される。また、図２（ｂ）ではＲ画素の入射光束について説明したが、Ｇ画素及びＢ（青色）画素も同一の構造となっている。従って、撮像用のＲＧＢ各画素に対応した射出瞳ＥＰは大口径となり、被写体からの光束を効率よく取り込んで画像信号のＳ／Ｎを向上させている。このように、複数の撮像用画素は、射出瞳ＥＰの全域を通る光を各々が受光して被写体の像を生成する。

図３は、撮影光学系ＴＬの水平方向（左右方向又は横方向）に瞳分割を行うための焦点検出用画素の配置と構造を示す図である。ここで、「水平方向」とは、撮影光学系ＴＬの光軸と撮像領域の長辺とが地面に平行となるように撮像装置を構えたとき、この光軸に直交し、かつ水平方向に伸びる直線に沿った方向をいう。図３（ａ）は、焦点検出用画素を含む２×２の画素の平面図である。記録又は観賞のための画像信号を得る場合、Ｇ画素で輝度情報の主成分を取得する。そして、人間の画像認識特性は輝度情報に敏感であるため、Ｇ画素が欠損すると画質劣化が認められやすい。一方、Ｒ画素又はＢ画素は、色情報（色差情報）を取得する画素ではあるが、人間の視覚特性は色情報には鈍感であるため、色情報を取得する画素は多少の欠損が生じても画質劣化は認識されにくい。そこで、本実施形態では、２×２の画素のうち、Ｇ画素は撮像用画素として残し、Ｒ画素とＢ画素を焦点検出用画素に置き換えている。この焦点検出用画素を図３（ａ）においてＳＨＡ及びＳＨＢと示す。

図３（ｂ）は、図３（ａ）におけるＡ−Ａ断面図である。マイクロレンズＭＬと光電変換部ＰＤは図２（ｂ）に示した撮像用画素と同一構造である。本実施形態では、焦点検出用画素の信号を画像生成に使用せず、色分離用カラーフィルターの代わりに透明膜ＣＦＷ（白色）を配置する。また、撮像素子１０７で瞳分割を行うため、配線層ＣＬの開口部はマイクロレンズＭＬの中心線に対して一方向に偏倚している。具体的には、画素ＳＨＡ及び開口部ＯＰＨＡは右側に偏倚して撮影光学系ＴＬの左側の射出瞳ＥＰＨＡを通過した光束を受光する。画素ＳＨＢの開口部ＯＰＨＢは左側に偏倚して撮影光学系ＴＬの右側の射出瞳ＥＰＨＢを通過した光束を受光する。画素ＳＨＡを水平方向に規則的に配列し、これらの画素群で取得した被写体像をＡ像とする。また画素ＳＨＢも水平方向に規則的に配列し、これらの画素群で取得した被写体像をＢ像とする。すると、Ａ像とＢ像の相対位置を検出することで被写体像のピントずれ量（デフォーカス量）が検出できる。

図４は、本実施形態に用いられるＣＭＯＳ型撮像素子の１画素部の回路を示した図である。４０１は、撮影レンズに入射する被写体からの反射光を受光し、光電変換を行うフォトダイオード、４０２は、フォトダイオードに蓄積された信号電荷を後述のフローティングディフュージョン部（以下、ＦＤと略す）の容量に転送するための電荷転送ＭＯＳであり、信号φＴＸにより制御される。４０３は、フォトダイオードおよびＦＤ容量をリセットするためのリセットＭＯＳであり、信号φＲＥＳにより制御される。４０４は、ゲート部に図示しないＦＤ容量を有し、ＦＤ容量に転送された信号電荷を電圧に変換するためのソースフォロワアンプである。また、垂直方向に画素出力を加算可能にするために、ソースフォロワアンプ４０４のゲート、すなわちＦＤ容量に加算用信号線Ｖ＿ａｄｄが接続されている。具体的な加算の方法に関しては、後述する。４０５は、画素選択用のＭＯＳトランジスタであり、制御信号φＳＥＬにより制御されて、前述のソースフォロワアンプ４０４の出力を垂直出力線に出力する。

図５は、本実施形態に用いられるＣＭＯＳ型の撮像素子の全体回路ブロックを示した図である。実際の製品では、数百万以上の画素数を有するものが実用化されているが、ここでは、１４ｘ２４画素の構成で説明を簡略化する。

５０１は、図４の回路構成を有する画素部であり、１４ｘ２４画素が配置されている。画素座標は、左上の画素を基準として、（Ｘ，Ｙ）＝（０，０）から（１３，２３）が割り当てられている。カラーフィルターの配置は、ベイヤー配列であり、図中に示したＲ（赤）、Ｇ（緑）、Ｂ（青）は、フォトダイオード上に塗布されるカラーフィルターの色を示している。ＳＨＡ、ＳＨＢ画素は、図３で説明した焦点検出用画素を示しており、ＳＨＡ画素が、座標（６，１８）に、ＳＨＢ画素が、座標（７，１５）に配置されており、焦点検出用画素のカラーフィルターは、焦点検出を可能にするように、Ｇまたは透明に形成される。また、焦点検出用画素は、ＳＨＡ画素およびＳＨＢ画素のペアが、撮像素子上に離散的に複数個配置され、焦点検出を行うものであるが、説明の簡略化のため、１つのペアが配置される構成で説明を行う。

５０２は、垂直方向に画素出力を加算するためのＭＯＳトランジスタであり、信号線Ｖ＿ａｄｄ０から２１の２２本の信号線によりそれぞれ行単位で共通に制御される。加算の方法であるが、列０で説明を代表させると、ＭＯＳトランジスタ５０２を適宜ＯＮさせることにより、（０，０）、（０，２）、（０，４）の３画素の各Ｒ画素、（０，３）、（０，５）、（０，７）の３画素の各Ｇ画素、（０，６）、（０，８）、（０，１０）の３画素の各Ｒ画素、（０，９）、（０，１１）、（０，１２）の３画素の各Ｇ画素、（０，１２）、（０，１４）、（０，１６）の３画素の各Ｒ画素、（０，１５）、（０，１７）、（０，１９）の３画素の各Ｇ画素、（０，１８）、（０，２０）、（０，２２）の３画素の各Ｒ画素のＦＤ容量が並列に接続（ショート）され、並列に接続されたＦＤ容量に、それぞれのフォトダイオードの電荷を転送することにより、加算が行われる。その他の列に関しても、同様である。以上のような構成で、垂直方向に３画素ずつの加算処理が行われる。

また、ＳＨＡおよびＳＨＢは、焦点検出用画素であるため、撮像用画素と加算されてしまうと焦点検出が困難になってしまう。そのため、３画素加算の対象に焦点検出用画素が含まれる場合には、焦点検出用画素を垂直加算対象から除外し、単独で焦点検出用画素を出力する必要がある。したがって、（６，１８）のＳＨＡ画素が加算対象に含まれる（６，１８）、（６，２０）、（６，２２）の画素の加算においては、（６，１６）の画素及び（６，１８）の画素の加算用のＭＯＳトランジスタ５０２のゲート電位を、制御信号Ｖ＿ａｄｄによらず常時オフ状態とするために、ＧＮＤに固定している。また、（６，２０）及び（６，２２）の撮像用画素については、加算用のＭＯＳトランジスタ５０２をＯＮ状態とし、ＦＤ容量が並列に接続され、並列に接続されたＦＤ容量に、それぞれのフォトダイオードの電荷を転送することにより、加算が行われる。

同様に、（７，１５）のＳＨＢ画素が加算対象に含まれる（７，１５）、（７，１７）、（７，１９）の画素の加算においては、（７，１３）の画素及び（７，１５）の画素の加算用のＭＯＳトランジスタ５０２のゲート電位を、制御信号Ｖ＿ａｄｄによらず常時オフ状態とするために、ＧＮＤに固定している。また、（７，１７）及び（７，１９）の撮像用画素については、加算用のＭＯＳトランジスタ５０２をＯＮ状態とし、ＦＤ容量が並列に接続され、並列に接続されたＦＤ容量に、それぞれのフォトダイオードの電荷を転送することにより、加算が行われる。

こうすることで焦点検出用画素を垂直加算の対象画素から除外できる。また、焦点検出用画素を含む加算グループ内の焦点検出用画素を除く撮像用画素については、垂直加算を行うことができる。

５０３は、図４に示した垂直出力線であり、ソースフォロワアンプ４０４の出力を出力するために各列に配置される。また、ＳＨＡおよびＳＨＢの焦点検出用画素を含む列には、５０３ａ、及び５０３ｂの２つの垂直出力線（第１の垂直出力線と第２の垂直出力線）が配置されている。そして、上で説明した垂直加算処理において、焦点検出用画素を含む場合に加算した撮像用画素と非加算の焦点検出用画素をそれぞれ出力可能なように構成されている。５０４は、ソースフォロワアンプ４０４の負荷用定電流源であり、各垂直出力線にそれぞれ配置される。

５０５は、画素部の回路の制御信号、φＲＥＳ、φＴＸ、φＳＥＬおよびＶ＿ａｄｄを各行の画素群に出力するための垂直選択回路であり、垂直走査回路５０６により指定される行選択信号に応じて上記の制御信号を出力する。

５０７は、ラインメモリであり、制御信号ＭＥＭにより、垂直転送された１行分の画素信号を一次記憶するものであり、アナログ信号を記憶しておくための容量が、各垂直出力線ごとに配置されている。５０８から５１５は、水平画素加算を行うためのアナログスイッチであり、制御信号ＡＤＤにより、アナログメモリに転送された画素信号の水平画素加算を行う。垂直加算と同様に、アナログスイッチにより、ラインメモリを並列接続することで、水平加算が実行され、列０／２／４の３画素、列３／５／８の３画素、列６／１０／１２の３画素、および列１１／１３／１５の３画素がそれぞれ加算される。ここで、ＳＨＡおよびＳＨＢの焦点検出用画素の信号出力が垂直出力線５０３ｂにより接続されるラインメモリの列７／９は、水平加算の対象から除外するため他の列と接続されていない。

５１６は、水平出力線をリセットするためリセット用ＭＯＳトランジスタ、５１７は、ラインメモリの出力を水平出力線に接続するためのＭＯＳトランジスタであり、後述の水平走査回路により制御され、画素信号を順次水平出力線に出力する。５１８は、公知の水平走査回路、５１９は、水平出力線の画素出力を外部に出力するためのアンプである。

以上のような構成で、垂直３画素加算後に水平方向の加算を実行することで、水平・垂直加算の対象グループに焦点検出用画素を含まない場合は、撮像用画素９画素の加算出力を得ることが可能になる。また、水平・垂直加算の対象ペアに焦点検出用画素を含む場合は、焦点検出用画素を除外した撮像用画素８画素の加算出力と、非加算の焦点検出用画素の出力を得ることが可能になる。

また、撮像素子は、図示しない制御信号と水平垂直走査のタイミング変更により、全画素読み出し、垂直３画素および水平３画素加算による加算間引き読み出し、および、垂直５画素および水平３画素加算による加算間引き読み出しを切り替えて読み出すことが可能なように構成される。垂直５画素加算については、後述する。

図６は、垂直３画素加算、及び、水平３画素加算読み出しにおける画素配置と加算読み出しの関係を示した図である。

まず、図６（ａ）は、１４ｘ２４画素の全体配置を示しており、図中のハッチングで示された撮像用画素は、垂直、水平加算後の加算画素の重心位置を示している。また、ＳＨＡ、ＳＨＢの焦点検出用画素については、単独で出力される画素である。図６（ｂ）は、ＲＧ列、図６（ｃ）は、ＧＢ列、図６（ｄ）はＳＨＡ画素を含むＲＧ列、図６（ｅ）は、ＳＨＢ画素を含むＧＢ列の加算読みの関係を示している。図より、加算前と垂直加算後の関係は、明らかなので、説明は省略する。

同様に、図６（ｆ）は、ＲＧ行、図６（ｇ）は、ＧＢ行、図６（ｈ）は、ＳＨＡ画素を含むＲＧ行、図６（ｉ）は、ＳＨＢ画素を含むＧＢ行の加算読み出しの様子を示している。無印の画素については、接続された画素がなく、画像信号、及び、焦点検出用信号としては扱わない。図より、加算前と水平加算後の関係は、明らかなので、説明は省略する。

また、焦点検出用画素ＳＨＡ、及び、ＳＨＢ画素は、他の画素とは加算されずに単独出力が可能であるが、同時に、焦点検出用画素を含む加算グループの内、焦点検出用画素を除く他の撮像用画素は、すべて加算可能である。そして、より多くの撮像用画素の出力が画像信号として得られるように、加算位相と画素配置がなされている。

図７は、図５の撮像素子の読み出しを説明する図であり、垂直３画素加算読み出し時の垂直走査のタイミングを示している。また、全画素読み出しに関しては、説明を省略する。

まず、垂直走査信号φＶ０が出力され、次に、φＲＥＳ０，２，４をＬレベルにして、０，２，４行のリセットＭＯＳをオフ状態とする。このとき、φＳＥＬ０，２，４を出力して、０，２，４行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ０，Ｖ＿ａｄｄ２をＨレベルにして、０，２，４行のＦＤ容量を並列接続し、φＴＸ０，２，４により、電荷転送ＭＯＳをオンして、０，２，４行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ、Ｖ＿ａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。

垂直転送が完了したら、φＲＥＳ信号をＨレベルに戻し、再度φＴＸ０，２，４をＨレベルにして、フォトダイオードおよびＦＤ容量をリセットする。リセット後、φＴＸを再度Ｌレベルに戻して、再び、０，２，４行目のフォトダイオードに電荷蓄積が開始される。垂直転送終了後、水平走査を行って、０，２，４行の読み出しが完了する。

その後、順次、３／５／７行の垂直転送→水平走査、６／８／１０行の垂直転送→水平走査、９／１１／１３行の垂直転送→水平走査、１２／１４／１６行の垂直転送→水平走査、１５／１７／１９行の垂直転送→水平走査を行い、最後に１８／２０／２２行の垂直転送→水平走査を行うことで、垂直３画素および水平３画素加算による加算間引き読み出しが終了する。このときのタイミングに関しては、図７より明らかなので詳細説明を省く。また、このとき、１５行目に配置されたＳＨＢ画素、及び、１８行目に配置されたＳＨＡ画素は、加算用ＭＯＳトランジスタが、常時オフ状態であるため、加算出力されず、単独出力される。水平走査の詳細に関しては、後述する。

図８は、図５の撮像素子の読み出しを説明する図であり、水平３画素加算読み出し時の水平走査のタイミングを示している。また、全画素読み出しに関しては、説明を省略する。まず、０／２／４行の垂直転送された画素信号を水平走査により、撮像素子の外部端子に出力する動作であるが、ＨＲＳＴ信号を出力して、水平転送ラインを所定電位ＶＨＲＳＴにリセットする。次に、水平加算信号ＡＤＤ＝Ｈレベルに制御し、列０／２／４の３画素、列３／５／８の３画素、列６／１０／１２の３画素、および、列１１／１３／１５の３画素は、ラインメモリを並列接続することで、水平加算が実行される。また、列７、及び、列９は、接続された画素がなく、画像信号、及び、焦点検出用信号としては扱わない。その後、水平走査回路により、水平走査信号をＨ２→Ｈ５→Ｈ７→Ｈ９→Ｈ１０→Ｈ１３のように順次出力し、５１７のＭＯＳを順次オンし、ラインメモリの列２，５，７，９，１０，１３の信号をアンプ５１８を介して外部に出力する。

また、同様にして、３／５／７行の垂直転送→水平走査→６／８／１０行の垂直転送→水平走査→９／１１／１３行の垂直転送→水平走査→１２／１４／１６行の垂直転送→水平走査→１５／１７／１９行の垂直転送→水平走査→１８／２０／２２行の垂直転送→水平走査が順次繰り返される。詳細タイミングに関しては、図８より明らかなので、説明を省略する。また、１５／１７／１９行、及び、１８／２０／２２行の垂直加算信号には、それぞれ、ＳＨＡ画素、及び、ＳＨＢ画素が含まれているため、水平加算の対象から除外し、非加算で出力可能なように他の列と接続されていない列７、および、列９よりそれぞれ単独で出力される。

次に、本実施形態では垂直方向に加算する画素数を変更可能であり、垂直５画素加算読み出し時の制御について説明する。図９は、図５の撮像素子の垂直５画素加算、及び、水平３画素加算読み出しにおける画素配置と加算読み出しの関係を示した図である。

まず、図９（ａ）は、１４ｘ２４画素の全体配置を示しており、図中のハッチングで示された撮像用画素は、垂直、水平加算後の加算画素の重心位置を示している。また、ＳＨＡ、ＳＨＢの焦点検出用画素については、単独で出力される画素である。図９（ｂ）は、ＲＧ列、図９（ｃ）は、ＧＢ列、図９（ｄ）はＳＨＡ画素を含むＲＧ列、図９（ｅ）は、ＳＨＢ画素を含むＧＢ列の加算読みの関係を示している。図より、加算前と垂直加算後の関係は、明らかなので、説明は省略する。

同様に、図９（ｆ）は、ＲＧ行、図９（ｇ）は、ＧＢ行、図９（ｈ）は、ＳＨＡ画素を含むＲＧ行、図９（ｉ）は、ＳＨＢ画素を含むＧＢ行の加算読み出しの様子を示している。無印の画素については、接続された画素がなく、画像信号、及び、焦点検出用信号としては扱わない。図より、加算前と水平加算後の関係は、明らかなので、説明は省略する。

また、垂直５画素加算時においても焦点検出用画素ＳＨＡ、及び、ＳＨＢ画素は、図６の（d）（e）で示した垂直３画素加算時と同様に、他の画素とは加算されずに単独出力が可能である。しかし、同時に、焦点検出用画素を含む加算グループの内、焦点検出用画素を除く他の撮像用画素は、すべて加算可能であり、より多くの撮像用画素の出力が撮像信号として得られるように、加算位相と画素配置が考慮されている。つまり、垂直３画素加算、及び、垂直５画素加算の加算グループの内、焦点検出用画素は、それぞれの加算モードにおいて加算グループの端の位置となるように加算位相に合わせた画素配置がされている。

図１０は、図５の撮像素子の読み出しを説明する図であり、垂直５画素加算読み出し時の垂直走査のタイミングを示している。また、全画素読み出しに関しては、説明を省略する。

まず、垂直走査信号φＶ０が出力され、次に、φＲＥＳ０，２，４，６，８をＬレベルにして、０，２，４，６，８行のリセットＭＯＳをオフ状態とする。このとき、φＳＥＬ０，２，４，６，８を出力して、０，２，４，６，８行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ０、２，４，６をＨレベルにして、０、２、４，６，８行のＦＤ容量を並列接続し、φＴＸ０，２，４，６，８により、電荷転送ＭＯＳをオンして、０，２，４，６，８行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに５画素加算後の画素信号が垂直転送される。

垂直転送が完了したら、φＲＥＳ信号をＨレベルに戻し、再度φＴＸ０，２，４，６，８をＨレベルにして、フォトダイオードおよびＦＤ容量をリセットする。リセット後、φＴＸを再度Ｌレベルに戻して、再び、０，２，４，６，８行目のフォトダイオードに電荷蓄積が開始される。垂直転送終了後、水平走査を行って、０，２，４，６，８行の読み出しが完了する。

その後、順次、５／７／９／１１／１３行の垂直転送→水平走査、１０／１２／１４／１６／１８行の垂直転送→水平走査を行い、最後に１５／１７／１９／２１／２３行の垂直転送→水平走査を行うことで、垂直５画素および水平３画素加算による加算間引き読み出しが終了する。このときのタイミングに関しては、図１０より明らかなので詳細説明を省く。また、このとき、１５行目に配置されたＳＨＢ画素、及び、１８行目に配置されたＳＨＡ画素は、加算用ＭＯＳトランジスタが、常時オフ状態であるため、加算出力されず、単独出力される。水平走査の詳細に関しては、垂直３画素加算時と同様であるため、説明を省略する。

以上説明したように、垂直加算時に、異なる垂直加算周期の加算位相と焦点検出用画素の配置を合わせることで、焦点検出用画素の出力を加算せずに、かつ、加算グループに焦点検出用画素が含まれる場合は、焦点検出用画素を除くすべての撮像用画素の加算が可能となる。

また、焦点検出用画素を加算するための加算用ＭＯＳトランジスタを制御信号によらず、常時オフ状態に設定することで、焦点検出用画素を非加算に設定するための新たな制御信号を増やす必要がなくなり、画素の開口部を広く保てる利点がある。

また、焦点検出用画素を含む列に垂直出力線を２本配置することで、加算された撮像用画素と非加算の焦点検出用画素の出力を同時に得ることが可能となる。そのため、高速な読み出しの実現により、さらなる高フレームレートに対応しつつ、非加算で読み出した焦点検出用画素を用いて、応答性のよい焦点検出、及び、ＡＦを実行することが可能になる。

また、画像信号としては、焦点検出用画素の周辺に配置された全ての撮像用画素の加算信号を得ることが可能であるため、欠損画素の補間処理を行わずに、より高画質な画像信号を得ることが可能である。

図１１は、焦点検出用画素を非加算に設定するための変形例を示す。図４の画素部の回路と同一部分は、同一番号を付与している。同図の１１０１のように、非加算設定したい画素は、加算信号線Ｖ＿ａｄｄをカットすることにより、図５の場合と同様な効果を得ることも可能である。

（第２の実施形態）
図１２は、本発明の第２の実施形態のＣＭＯＳ型の撮像素子の全体回路ブロックを示す図である。図１２において、第１の実施形態の図５と同一の機能のものには同一番号を付与してある。また、画素数、及び、撮像用画素、焦点検出用画素の画素配置も同じである。

図１２の１２０３ａと１２０３ｂは、図４に示した垂直出力線で、ＳＨＡおよびＳＨＢの焦点検出用画素が隣接する列の間に設置されており、垂直加算処理において、焦点検出用画素を含む場合に、非加算の焦点検出用画素をともに出力可能なように接続されている。つまり、ＳＨＡおよびＳＨＢ画素の信号出力を共通の垂直出力線で出力可能にし、回路規模の削減を実現している。

図１３は、本実施形態の垂直３画素加算、及び、水平３画素加算読み出しにおける画素配置と加算読み出しの関係を示した図である。

まず、図１３（ａ）は、１４ｘ２４画素の全体配置を示しており、図中のハッチングで示された撮像用画素は、垂直、水平加算後の加算画素の重心位置を示している。また、ＳＨＡ、ＳＨＢの焦点検出用画素については、単独で出力される画素である。図１３（ｂ）は、ＲＧ列、図１３（ｃ）は、ＧＢ列、図１３（ｄ）はＳＨＡ画素を含むＲＧ列、図１３（ｅ）は、ＳＨＢ画素を含むＧＢ列の加算読みの関係を示している。図より、加算前と垂直加算後ｍｐ関係は、明らかなので、説明は省略する。

同様に、図１３（ｆ）は、ＲＧ行、図１３（ｇ）は、ＧＢ行、図１３（ｈ）は、ＳＨＡ画素を含むＲＧ行、図１３（ｉ）は、ＳＨＢ画素を含むＧＢ行の加算読み出しの様子を示している。無印の画素については、接続された画素がなく、画像信号、及び、焦点検出用信号としては扱わない。図より、加算前と水平加算後の関係は、明らかなので、説明は省略する。

また、焦点検出用画素ＳＨＡ、及び、ＳＨＢ画素は、同一の垂直出力線に接続されているため、ラインメモリ上の同じ位置に出力されている、また、他の画素とは加算されずに単独出力が可能である。そして、同時に、焦点検出用画素を含む加算グループの内、焦点検出用画素を除く他の撮像用画素は、すべて加算可能であり、より多くの撮像用画素の出力が画像信号として得られるように、加算位相と画素配置が考慮されている。なお、垂直画素加算読み出し時の垂直走査のタイミングについては、第１の実施形態と同一であるため、説明を省略する。

図１４は、図１２の撮像素子の読み出しを説明する図であり、水平３画素加算読み出し時の水平走査のタイミングを示している。また、全画素読み出しに関しては、説明を省略する。まず、０／２／４行の垂直転送された画素信号を水平走査により、撮像素子の外部端子に出力する動作であるが、ＨＲＳＴ信号を出力して、水平転送ラインを所定電位ＶＨＲＳＴにリセットする。次に、水平加算信号ＡＤＤ＝Ｈレベルに制御し、列０／２／４の３画素、列３／５／８の３画素、列６／９／１１の３画素、および、列１０／１２／１４の３画素は、ラインメモリを並列接続することで、水平加算が実行される。また、列７は、接続された画素がなく、画像信号、及び、焦点検出用信号としては扱わない。その後、水平走査回路により、水平走査信号をＨ２→Ｈ５→Ｈ７→Ｈ９→Ｈ１２のように順次出力し、ＭＯＳ５１７を順次オンし、ラインメモリの列２，５，７，９，１２の信号をアンプ５１８を介して外部に出力する。

また、同様にして、３／５／７行の垂直転送→水平走査、６／８／１０行の垂直転送→水平走査、９／１１／１３行の垂直転送→水平走査、１２／１４／１６行の垂直転送→水平走査、１５／１７／１９行の垂直転送→水平走査、１８／２０／２２行の垂直転送→水平走査が順次繰り返される。詳細タイミングに関しては、図１４より明らかなので、説明を省略する。また、１５／１７／１９行、及び、１８／２０／２２行の垂直加算信号には、それぞれ、ＳＨＡ画素、及び、ＳＨＢ画素が含まれているため、水平加算の対象から除外し、非加算で出力可能なように他の列と接続されていない列７よりそれぞれ単独で出力される。

以上説明したように、隣接する列に焦点検出用画素が連続で配置されている場合は、垂直出力線を兼用することが可能であり、第１の実施形態に対して、回路規模を縮小することが可能である。また、読み出し速度や画質についても第１の実施形態と同等の効果を得ることが可能である。

（第３の実施形態）
図１５は、本発明の第３の実施形態の撮像素子の画素部の回路図である。図１５において、図４と同一の機能のものには同一番号を付与してある。通常、ＣＭＯＳを使用した撮像素子は、垂直転送は、行単位で行われるため、異なる行は、転送されるタイミングが異なる。したがって、画素の開口部を広く取るために、転送用のＭＯＳ以外の素子兼用が可能である。図１５は、転送用ＭＯＳ以外の素子を２画素で兼用していることを示している。１５０１は、フォトダイオード、１５０２は、フォトダイオード１５０１の転送用ＭＯＳであり、フォトダイオード１５０１は、転送用ＭＯＳ１５０２により、ＦＤ容量４０４に電荷転送され、画素選択用ＭＯＳ４０５で選択されて、垂直転送される。

図１６は、２画素で素子を共通化した場合の垂直転送のタイミングチャートを示す図である。垂直走査信号に関しては省略している。まず、φＲＥＳをＬレベルにして、リセットＭＯＳをオフ状態とする。このとき、φＳＥＬを出力して、画素選択用ＭＯＳをオンする。次に、φＴＸ１により、電荷転送ＭＯＳをオンして、フォトダイオード４０１の電荷をＦＤ容量に転送する。転送完了後、φＴＸ１は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに画素信号が垂直転送される。垂直転送が完了したら、φＲＥＳ信号をＨレベルに戻し、再度φＴＸ０をＨレベルにして、フォトダイオード４０１およびＦＤ容量をリセットする。これで、フォトダイオード４０１の垂直転送が終了し、水平転送が実行される。

次に、再び、φＲＥＳをＬレベルにして、リセットＭＯＳをオフ状態とする。このとき、φＳＥＬを出力して、画素選択用ＭＯＳをオンする。次に、φＴＸ１により、電荷転送ＭＯＳをオンして、フォトダイオード１５０１の電荷をＦＤ容量に転送する。転送完了後、φＴＸ２は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに画素信号が垂直転送される。垂直転送が完了したら、φＲＥＳ信号をＨレベルに戻し、再度φＴＸ２をＨレベルにして、フォトダイオード１５０１およびＦＤ容量をリセットする。これで、フォトダイオード１５０１の垂直転送が終了し、水平転送が実行される。

以上、説明したように、フォトダイオード４０１，１５０１は、垂直転送のタイミングが異なるので、電荷転送ＭＯＳを２種類設けることにより、その他の素子を兼用することが可能である。

図１７は、第３の実施形態に用いられるＣＭＯＳ型の撮像素子の全体回路ブロックを示した図である。実際の製品では、数百万以上の画素数を有するものが実用化されているが、ここでは、１４ｘ２４画素の構成で説明を簡略化する。また、図５と同一機能を有するものに関しては、図５と同一の符号を付与し、説明を省略する。

１７０１は、図１５の回路構成を有する画素部であり、１４ｘ２４画素が配置されている。画素座標は、左上の画素を基準として、（Ｘ，Ｙ）＝（０，０）から（１３，２３）が割り当てられている。カラーフィルターの配置は、ベイヤー配列であり、図中に示したＲ（赤）、Ｇ（緑）、Ｂ（青）は、フォトダイオード上に塗布されるカラーフィルターの色を示している。画素配置は、図４および図５と略同一であるが、図中のＲ／Ｇ、Ｇ／Ｂ、ＳＨＡ／Ｇ、Ｇ／ＳＨＢで示した記号は、図１５で示した２画素共通の画素部回路であることを示している。画素配置の詳細は、後述する。

図中の斜線で示した２個所は、２画素共通の画素中に、図３で説明した焦点検出用画素ＳＨＡ画素およびＳＨＡ画素が、通常画素と一対で含まれていることを示している。また、焦点検出用画素は、ＳＨＡ画素およびＳＨＢ画素のペアが、撮像素子上に離散的に複数個配置され、焦点検出を行うものであるが、説明の簡略化のため、１つのペアが配置される構成で説明を行う。

１７０２は、垂直方向に画素出力を加算するためのＭＯＳトランジスタであり、信号線Ｖ＿ａｄｄ０から１０の１１本の信号線によりそれぞれ行単位で共通に制御される。加算の方法であるが、列０で説明を代表させると、ＭＯＳトランジスタ１７０２を適宜ＯＮさせることにより、（０，０）、（０，２）、（０，４）の３画素の各Ｒ画素、（０，３）、（０，５）、（０，７）の３画素の各Ｇ画素、（０，６）、（０，８）、（０，１０）の３画素の各Ｒ画素、（０，９）、（０，１１）、（０，１３）の３画素の各Ｇ画素、（０，１２）、（０，１４）、（０，１６）の３画素の各Ｒ画素、（０，１５）、（０，１７）、（０，１９）の３画素の各Ｇ画素、（０，１８）、（０，２０）、（０，２２）の３画素の各Ｒ画素のＦＤ容量が並列に接続され、並列に接続されたＦＤ容量に、それぞれのフォトダイオードの電荷を転送することにより、加算が行われる。その他の列に関しても、同様である。以上のような構成で、垂直方向に３画素ずつの加算処理が行われる。

また、ＳＨＡおよびＳＨＢは、焦点検出用画素であるため、撮像用画素と加算されてしまうと焦点検出が困難になってしまう。そのため、３画素加算の対象に焦点検出用画素が含まれる場合には、垂直加算を実行せずに、単独で焦点検出用画素を出力する必要がある。図中の丸印で囲まれた部分の加算用のＭＯＳトランジスタは、Ｖ＿ｓａｄｄ６，Ｖ＿ｓａｄｄ７，Ｖ＿ｓａｄｄ８，Ｖ＿ｓａｄｄ９に接続されており、図５と同様に制御信号Ｖ＿ａｄｄによらず、個別にオン／オフ状態を切り替えられるようになっている。

図１８は、第３の実施形態の垂直３画素加算、及び、水平３画素加算読み出しにおける画素配置と加算読み出しの関係を示した図である。

まず、図１８（ａ）は、１４ｘ２４画素の全体配置を示しており、図中のハッチングで示された撮像用画素は、垂直、水平加算後の重心位置を示している。また、ＳＨＡ、ＳＨＢについては、単独で出力される画素である。図１８（ｂ）は、ＲＧ列のＲ画素加算、図１８（ｃ）は、ＲＧ列のＧ画素加算、図１８（ｄ）はＳＨＡ画素を含むＲＧ列のＲ画素加算、図１８（ｅ）は、ＧＢ列のＧ画素加算、図１８（ｆ）は、ＧＢ列のＢ画素加算、図１８（ｇ）は、ＳＨＢ画素を含むＢＧ列のＢ画素加算の関係を示している。

まず、図１８（ｂ）について説明する。図１８（ｂ）のスイッチは、Ｒ画素を加算する場合の、図１７の加算用ＭＯＳトランジスタ１７０２の状態を示している。図１８（ｂ）のような状態に加算用ＭＯＳトランジスタを設定することにより、０，２，４行の３画素、６，８，１０行の３画素、１２，１４，１６行の３画素、及び、１８，２０，２２行の３画素のＲ画素が、垂直方向にそれぞれ３画素加算される。

同様に、図１８（ｃ）のような状態に加算用ＭＯＳトランジスタを設定することにより、３，５，７行の３画素、９，１１，１３行の３画素、および、１５，１７，１９行の３画素のＧ画素が、垂直方向にそれぞれ３画素加算される。

また、焦点検出用画素を含む列は、図１８（ｄ）のような状態に加算用ＭＯＳトランジスタを設定することにより、０，２，４行の３画素、６，８，１０行の３画素、および、１２，１４，１６行の３画素のＲ画素が画素加算され、１８行のＳＨＡ画素は単独、２０，２２行のＲ画素が加算に設定される。第３の実施形態においても、焦点検出用画素を単独で出力するために、焦点検出用画素を加算しないように、加算スイッチが適宜設定される。つまり、焦点検出用画素を読み出す場合は、対応するＶ＿ｓａｄｄをオフして、焦点検出用画素の出力を単独で読み出し、焦点検出用画素と回路部を共通で構成している画素を読み出す場合は、対応するＶ＿ｓａｄｄをオンして、画素加算されるように制御する。

図１８（ｅ）、図１８（ｆ）、図１８（ｇ）は、ＧＢ列に関する加算スイッチの状態を示している。考え方は、ＲＧ列と同様であるので、説明を省略する。

同様に、図１８（ｈ）は、ＲＧ行、図１８（ｉ）は、ＧＢ行、図１８（ｊ）は、ＳＨＡ画素を含むＲＧ行、図１８（ｋ）は、ＳＨＢ画素を含むＧＢ行、図１８（ｌ）は、ＳＨＡ画素と一部回路を共通する画素を含むＧＢ行、図１８（ｍ）は、ＳＨＢ画素と一部回路を共通する画素を含むＲＧ行の加算読み出しの様子を示している。無印の画素、及び、網掛けしたＧ画素については、画像信号、及び、焦点検出用信号としては扱わない。図より、加算前と水平加算後の関係は、明らかなので、説明は省略する。

また、焦点検出用画素ＳＨＡ、及び、ＳＨＢ画素は、他の画素とは加算されずに単独出力が可能である。そして、同時に、焦点検出用画素を含む加算グループの内、焦点検出用画素を除く他の撮像用画素は、すべて加算可能であり、より多くの撮像用画素の出力が画像信号として得られるように、加算位相と画素配置が考慮されている。

図１９は、図１７の撮像素子の読み出しを説明する図であり、素垂３画直加算読み出し時の垂直走査のタイミングを示している。また、全画素読み出しに関しては、説明を省略する。

まず、垂直走査信号φＶ０が出力され、次に、φＲＥＳ０，１，２をＬレベルにして、０／１，２／３，４／５行のリセットＭＯＳをオフ状態する。このとき、φＳＥＬ０，１，２を出力して、０／１，２／３，４／５行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ０、Ｖ＿ａｄｄ１をＨレベルにして、０／１，２／３，４／５行のＦＤ容量を並列接続し、φＴＸ１_０，φＴＸ１_２，φＴＸ１_４により、電荷転送ＭＯＳをオンして、０，２，４行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。垂直転送が完了したら、φＲＥＳ信号をＨレベルに戻し、再度φＴＸ１_０，φＴＸ１_２，φＴＸ１_４をＨレベルにして、フォトダイオードおよびＦＤ容量をリセットする。リセット後、φＴＸを再度Ｌレベルに戻して、再び、０，２，４行目のフォトダイオードに電荷蓄積が開始される。垂直転送終了後、水平走査を行って、０，２，４行の読み出しが完了する。

次に、垂直走査信号φＶ３が出力され、次に、φＲＥＳ１，２，３をＬレベルにして、２／３，４／５，６／７行のリセットＭＯＳをオフ状態する。このとき、φＳＥＬ１，２，３を出力して、２／３，４／５，６／７行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ１，Ｖ＿ａｄｄ２をＨレベルにして、２／３，４／５，６／７行のＦＤ容量を並列接続し、φＴＸ２_３，φＴＸ２_５，φＴＸ２_７により、電荷転送ＭＯＳをオンして、３，５，７行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。

同様にして、６，８，１０行目、および、９，１１，１３行目についても、順次、垂直加算と垂直転送を行い、水平走査を行って読み出しが完了する。

次に、ＳＨＢ画素と一部回路を共有しているＲ画素を含む１２，１４，１６行目の垂直加算制御について説明する。まず、垂直走査信号φＶ１２が出力され、次に、φＲＥＳ６，７，８をＬレベルにして、１２／１３，１４／１５，１６／１７行のリセットＭＯＳをオフ状態とする。このとき、φＳＥＬ６，７，８を出力して、１２／１３，１４／１５，１６／１７行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ６，Ｖ＿ａｄｄ７、および、Ｖ＿ｓａｄｄ６，Ｖ＿ｓａｄｄ７をＨレベルにして、１２／１３，１４／１５，１６／１７行のＦＤ容量を並列接続し、φＴＸ１_１２，φＴＸ１_１４，φＴＸ１_１６により、電荷転送ＭＯＳをオンして、１２，１４，１６行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号、およびＶ＿ｓａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。また、１４行目に配置されたＳＨＢ画素と一部回路を共有しているＧ画素は、加算用ＭＯＳトランジスタのＶ＿ｓａｄｄ６，Ｖ＿ｓａｄｄ７がオンすることにより垂直加算されて出力される。垂直転送終了後、水平走査を行って、１２，１４，１６行の読み出しが完了する。

次に、ＳＨＢ画素、および、ＳＨＡ画素と一部回路を共有しているＧ画素を含む１５，１７，１９行目の垂直加算制御について説明する。まず、垂直走査信号φＶ１５が出力され、次に、φＲＥＳ７，８，９をＬレベルにして、１４／１５，１６／１７，１８／１９行のリセットＭＯＳをオフ状態とする。このとき、φＳＥＬ７，８，９を出力して、１４／１５，１６／１７，１８／１９行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ７，Ｖ＿ａｄｄ８、および、Ｖ＿ｓａｄｄ９をＨレベルにして、１４／１５，１６／１７，１８／１９行のＦＤ容量を並列接続し、φＴＸ２_１５，φＴＸ２_１７，φＴＸ２_１９により、電荷転送ＭＯＳをオンして、１５，１７，１９行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号、およびＶ＿ｓａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。また、１５行目に配置されたＳＨＢ画素は、加算用ＭＯＳトランジスタのＶ＿ｓａｄｄ７がオフすることにより、単独で出力される。また、１９行目に配置されたＳＨＡ画素と一部回路を共有しているＧ画素は、加算用ＭＯＳトランジスタのＶ＿ｓａｄｄ８がオンすることにより垂直加算されて出力される。垂直転送終了後、水平走査を行って、１５，１７，１９行の読み出しが完了する。

次に、ＳＨＡ画素を含む１８，２０，２２行目の垂直加算制御について説明する。まず、垂直走査信号φＶ１８が出力され、次に、φＲＥＳ９，１０，１１をＬレベルにして、１８／１９，２０／２１，２２／２３行のリセットＭＯＳをオフ状態とする。このとき、φＳＥＬ９，１０，１１を出力して、１８／１９，２０／２１，２２／２３行目の画素選択用ＭＯＳをオンする。この状態で、Ｖ＿ａｄｄ９，Ｖ＿ａｄｄ１０をＨレベルにして、１８／１９，２０／２１，２２／２３行のＦＤ容量を並列接続し、φＴＸ１_１８，φＴＸ１_２０，φＴＸ１_２１により、電荷転送ＭＯＳをオンして、１８，２０，２２行目のフォトダイオードの電荷を並列接続されたＦＤ容量に転送する。転送完了後、φＴＸ，Ｖ＿ａｄｄ信号は、Ｌレベルにもどす。この後、ＭＥＭ信号をＨレベルにして、ラインメモリに３画素加算後の画素信号が垂直転送される。また、１８行目に配置されたＳＨＡ画素は、加算用ＭＯＳトランジスタのＶ＿ｓａｄｄ９がオフすることにより、単独で出力される。垂直転送終了後、水平走査を行って、１８，２０，２２行の読み出しが完了する。なお、水平走査については、第１の実施形態と同様である。

以上、説明したように、Ｒ／Ｇ，Ｇ／Ｂのようにフォトダイオード２画素で画素部の回路を共通化しているような場合には、焦点検出用画素と画素部の回路を共通化している加算用ＭＯＳトランジスタを個別の制御信号にて適宜制御することで、焦点検出用画素を垂直加算しないで単独で出力可能であり、加算対象に焦点検出用画素が含まれない通常画素は全て垂直加算が可能になる利点がある。

Claims (7)

1. 撮影レンズの射出瞳を通過した光束を受光する撮像用画素と前記撮影レンズの射出瞳の一部が遮光された光束を受光する焦点検出用画素とが配列された撮像素子と、
   前記撮像用画素の信号を前記撮像素子の垂直方向に出力する第１の垂直出力手段と、
   前記焦点検出用画素の信号を前記撮像素子の垂直方向に出力する第２の垂直出力手段と、
   複数の撮像用画素の信号を前記撮像素子の垂直方向に加算する垂直加算手段と、
   前記撮像素子の全ての画素の信号を加算せずに読み出す全画素読み出しモードと、前記垂直加算手段により前記複数の撮像用画素の信号を加算して読み出す加算読み出しモードとを備え、前記加算読み出しモードにおいて、加算の対象に前記焦点検出用画素が含まれる場合は、前記焦点検出用画素を除く前記撮像用画素の信号のみが加算されるように前記垂直加算手段を制御し、加算された前記撮像用画素の信号と前記焦点検出用画素の信号をそれぞれ前記第１および第２の垂直出力手段によって同時に出力するように制御する制御手段と、
   を備えることを特徴とする撮像装置。
2. 複数の前記撮像用画素は、輝度情報を出力する画素と、色情報を出力する画素とに分けられ、前記輝度情報を出力する画素と前記色情報を出力する画素とで、各画素に備えられている回路を共有することを特徴とする請求項１に記載の撮像装置。
3. 複数の前記色情報を出力する画素の一部の画素を前記焦点検出用画素に置き換えたことを特徴とする請求項２に記載の撮像装置。
4. 前記垂直加算手段は、前記撮像用画素に備えられたフローティングディフュージョン部をショートすることにより前記複数の撮像用画素の信号を加算することを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記焦点検出用画素が前記垂直加算手段の加算の対象に含まれる場合、前記焦点検出用画素は、加算の対象となる前記複数の撮像用画素のグループの端となる位置に配置されることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記撮像素子の複数の画素が配列された列のうちの前記焦点検出用画素を含む列に、前記第２の垂直出力手段が配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記加算読み出しモードでは、加算の対象となる前記撮像用画素の数を変更可能であることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。

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