JP2012117912A - 電源電圧検出回路 - Google Patents
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Abstract
【課題】電源電圧検出レベルが温度変化による影響を受けることがなく,小規模で動作効率の高い電源電圧検出回路を提供する。
【解決手段】本発明の実施形態にかかる電源電圧検出回路は,補償回路と信号回路の信号出力をオンオフ制御するスイッチング素子を具備する。この補償回路は,入力電圧端子で接続された第1抵抗と第2抵抗と,コレクタが第1抵抗の他方と接続され,エミッタが接地され,ベースがコレクタと接続される第1トランジスタと,コレクタが第2抵抗の他方と接続され,ベースが第1トランジスタのベースと接続され,エミッタが第3抵抗の一方と接続され,このエミッタの面積が第1トランジスタのエミッタに対し所定の比率を持つ第2トランジスタと,一方が第2トランジスタのエミッタと接続され,他方が接地し,スイッチング素子が切換る条件での第1抵抗と第2抵抗の電圧降下が適当な正の温度係数を持つ抵抗値に設定された第3抵抗とを具備する。
【選択図】図1
【解決手段】本発明の実施形態にかかる電源電圧検出回路は,補償回路と信号回路の信号出力をオンオフ制御するスイッチング素子を具備する。この補償回路は,入力電圧端子で接続された第1抵抗と第2抵抗と,コレクタが第1抵抗の他方と接続され,エミッタが接地され,ベースがコレクタと接続される第1トランジスタと,コレクタが第2抵抗の他方と接続され,ベースが第1トランジスタのベースと接続され,エミッタが第3抵抗の一方と接続され,このエミッタの面積が第1トランジスタのエミッタに対し所定の比率を持つ第2トランジスタと,一方が第2トランジスタのエミッタと接続され,他方が接地し,スイッチング素子が切換る条件での第1抵抗と第2抵抗の電圧降下が適当な正の温度係数を持つ抵抗値に設定された第3抵抗とを具備する。
【選択図】図1
Description
本発明の実施形態は,半導体装置に搭載される電源電圧検出回路に関する。
所定の電源電圧で信号を処理し出力する回路においては,電源の立ち上がり,立ち下がりの過渡状態で出力電圧が意図しない時に切り換わらない様に,内部の回路が正常に動作するまで出力電圧を固定する機能が求められる。
従来の回路では,バンドギャップ基準電圧から比較電圧を作成し、これと分圧された電源電圧とを比較回路で比較し,信号回路を制御する。
一方,小規模な回路が要請される場合は,信号回路を制御するスイッチング素子を分圧された電源電圧で直接オン・オフする。この場合スイッチング素子のオン電圧の逆分圧比倍が検出電圧となる。
しかしながら,バンドギャップ基準電圧から比較電圧を作成する場合は回路規模が大きくなりカプラの様な小規模な回路ではコストアップに繋がる。
スイッチング素子を直接制御する場合スイッチング素子のオン電圧は温度依存性を持つため検出電圧も温度により変化する。このため温度により状態が変わる不安定な電源電圧範囲が多くなり回路や装置の設計が難しくなるという問題がある。
そこで,電源電圧検出電圧が温度変化による影響を受けることがなく,小規模で動作効率の高い電源電圧検出回路を提供することを目的とする。
本発明の実施形態にかかる電源電圧検出回路は,一方が検出端子に共通に接続された第1抵抗および第2抵抗と,一方が接地された第3抵抗と,コレクタ,ベースが前記第1抵抗の他方に接続され,エミッタが接地された第1半導体素子と,コレクタが前記第2抵抗の他方に接続され,ベースが前記第1半導体素子の前記コレクタ,ベースと第1抵抗の他方と共通接続され,エミッタが前記第3抵抗の他方と接続された第2半導体素子と,コレクタが信号回路に接続され,ベースが前記第2半導体素子の前記コレクタと前記第2抵抗の他方と共通接続され,エミッタが接地された第3半導体素子を有する。ここで,第3の半導体素子は,そのコレクタに流れる電流に応じて,前記信号回路の動作状態を切り替える。
以下,図面を参照しながら発明の実施の形態を説明する。
(第1の実施形態)
図1は第1の実施形態にかかる電源電圧検出回路100を示す回路図である。この電源電圧検出回路100は,検出端子1で検出される入力電圧Vin又はそれに比例した電圧を電源とする信号回路4と、信号回路の出力オンオフを制御するスイッチング素子3と、スイッチング素子3の負の温度特性を持ったオン電圧に対しこれを相殺する正の温度係数を持った電圧降下を生成する補償回路2と,を備える。
図1は第1の実施形態にかかる電源電圧検出回路100を示す回路図である。この電源電圧検出回路100は,検出端子1で検出される入力電圧Vin又はそれに比例した電圧を電源とする信号回路4と、信号回路の出力オンオフを制御するスイッチング素子3と、スイッチング素子3の負の温度特性を持ったオン電圧に対しこれを相殺する正の温度係数を持った電圧降下を生成する補償回路2と,を備える。
図2は,電源電圧検出回路100の電圧特性を模式的に示したグラフである。一例として,検出端子1に与えられた電源電圧等の入力電圧Vinが閾値電圧Vref以上である場合,スイッチング素子3がオンになり,信号回路4の出力電圧Voutは例えばHighとなり信号を出力可能となる。一方,補償回路2の出力電圧がスイッチング素子3の閾値電圧Vref以下である場合,信号回路4の出力電圧VoutはLow又は固定の電圧となり信号を出力しない。
以下,補償回路2およびスイッチング素子3について,より詳細に説明する。説明の便宜上,スイッチング素子3から説明する。
スイッチング素子3は,半導体素子から構成され,たとえば,NPNトランジスタであっても構わない。本実施形態では,第3のNPNトランジスタとして説明する。この第3のNPNトランジスタQ3は,ベース電極で補償回路2と,コレクタ電極で信号回路4と接続されており,エミッタ電極が接地されている。第3トランジスタQ3は,一般のドランジスタ同様,約−2.6mV/度Cのいわゆる負の温度係数を有する。このため,第3トランジスタQ3のベース・エミッタ間の順方向電圧は温度上昇に伴い小さくなり,抵抗分割でベース電極にバイアスを加える場合、閾値電圧Vrefは負の温度係数を持つ。そこで,本実施形態にかかる電源電圧検出回路100は,第3トランジスタQ3の負の温度係数を相殺する補償回路2を設けた。
補償回路2は,第3トランジスタQ3(スイッチング素子3)の負の温度係数を打ち消すために,第3トランジスタQ3がオンの時に正の温度係数を有するように設定され,複数の半導体素子を有する。ここでも,説明の便宜上,半導体素子はダイオード,あるいはNPNトランジスタとする。すなわち,この補償回路2は,検出端子1に共通接続された第1および第2抵抗R1,R2と,ベース電極同士が相互に接続された第1および第2のNPNトランジスタQ1,Q2と,第2のNPNトランジスタQ2のエミッタ電極に接続された第3抵抗R3を有する。
ここで,第2トランジスタQ2の電流増幅率は第1トランジスタQ1と第3トランジスタQ3のそれよりもN倍となるよう,第1トランジスタQ1,第2トランジスタQ2,第3トランジスタQ3のエミッタ面積比は1:N:1とする。また,第1抵抗R1と第2抵抗R2と第3抵抗R3の抵抗比をM:M:1とする。
以下,本実施形態にかかる電源電圧検出回路100では,スイッチング素子3がオンの時に,負の温度係数の影響を受けにくいことについて説明する。
まず,検出端子1で検出される入力電圧Vinは以下の式(1)で表される。
V in =R 2 ×I C2 +V BE3 … 式(1)
ただし,
V in :入力電圧値
R 2 :第2抵抗R2の抵抗値
I C2 :第2トランジスタQ2のコレクタ電流値
V BE3 :第3トランジスタQ3のベース・エミッタ電圧値
一般に,ダイオードやトランジスタのベース・エミッタ電圧VBEは負の温度係数を持つ。一例として,300K(常温27度)の時の電圧をVBE0,トランジスタの一般的な温度係数を−Yと置くと,VBEは以下の式(2)で表される。
V BE =V BE0 −Y×t … 式(2)
ただし,
Y:トランジスタ/ダイオードの温度係数(定数)
V BE :一般的なベース・エミッタ電圧
V BE0 :常温27度のベース・エミッタ電圧
また,第2トランジスタQ2のエミッタ電圧は以下の式(3)で示される。
ただし,
V in :入力電圧値
R 2 :第2抵抗R2の抵抗値
I C2 :第2トランジスタQ2のコレクタ電流値
V BE3 :第3トランジスタQ3のベース・エミッタ電圧値
一般に,ダイオードやトランジスタのベース・エミッタ電圧VBEは負の温度係数を持つ。一例として,300K(常温27度)の時の電圧をVBE0,トランジスタの一般的な温度係数を−Yと置くと,VBEは以下の式(2)で表される。
V BE =V BE0 −Y×t … 式(2)
ただし,
Y:トランジスタ/ダイオードの温度係数(定数)
V BE :一般的なベース・エミッタ電圧
V BE0 :常温27度のベース・エミッタ電圧
また,第2トランジスタQ2のエミッタ電圧は以下の式(3)で示される。
V E2 =V BE1 −V BE2
=k÷q×(300+t)×ln(N)
=X×(300+t)×ln(N) … 式(3)
ただし,
V E2 :第2トランジスタQ2のエミッタ電圧
V BE1 :第1トランジスタQ1のベース・エミッタ電圧
V BE2 :第2トランジスタQ1のベース・エミッタ電圧
t:27度を基準とした変動温度
k:ボルツマン定数
q:電子の電荷
N:エミッタ面積比
X:k/q
上記の式(1)ないし(3)より入力電圧Vinは以下の式(4)に示される。
=k÷q×(300+t)×ln(N)
=X×(300+t)×ln(N) … 式(3)
ただし,
V E2 :第2トランジスタQ2のエミッタ電圧
V BE1 :第1トランジスタQ1のベース・エミッタ電圧
V BE2 :第2トランジスタQ1のベース・エミッタ電圧
t:27度を基準とした変動温度
k:ボルツマン定数
q:電子の電荷
N:エミッタ面積比
X:k/q
上記の式(1)ないし(3)より入力電圧Vinは以下の式(4)に示される。
V in =R 2 ×I C2 +V BE3
=R 2 ×(V E2 ÷R 3 )+V BE
=(R 2 ÷R 3 )×{X×(300+t)×ln(N)}+V BE0 ×(−Yt)
=(M×X×ln(N)−Y)×t+M×X×300×ln(N)+V BE0 … 式(4)
ただし,
V in :入力電圧
V BE0 :27度を基準としたベース・エミッタ電圧
t:温度
N:エミッタ面積比
M:抵抗比
X:ボルツマン定数k/電子の電荷q
Y:温度係数(定数)
上述の通り,X,Yは定数であるから,式(4)において,下記式(5)が成り立つM及びNの値を設定するだけで,第3トランジスタQ3(スイッチ素子3)がオン時の温度変動の影響を取り除くことが可能となる。
=R 2 ×(V E2 ÷R 3 )+V BE
=(R 2 ÷R 3 )×{X×(300+t)×ln(N)}+V BE0 ×(−Yt)
=(M×X×ln(N)−Y)×t+M×X×300×ln(N)+V BE0 … 式(4)
ただし,
V in :入力電圧
V BE0 :27度を基準としたベース・エミッタ電圧
t:温度
N:エミッタ面積比
M:抵抗比
X:ボルツマン定数k/電子の電荷q
Y:温度係数(定数)
上述の通り,X,Yは定数であるから,式(4)において,下記式(5)が成り立つM及びNの値を設定するだけで,第3トランジスタQ3(スイッチ素子3)がオン時の温度変動の影響を取り除くことが可能となる。
(M×X×ln(N)−Y)=0 … 式(5)
ただし,
N:エミッタ面積比
M:抵抗比
Y:トランジスタ/ダイオードの温度係数(定数)
以上より,本実施形態にかかる電源電圧検出回路100では,上記式(5)を満たす抵抗比Mとエミッタ面積比Nの値を決めるだけで,スイッチング素子3がオンしている時に温度変動の影響を排除した安定した入力電圧Vinを検出端子1で容易に検出することが可能となる。
ただし,
N:エミッタ面積比
M:抵抗比
Y:トランジスタ/ダイオードの温度係数(定数)
以上より,本実施形態にかかる電源電圧検出回路100では,上記式(5)を満たす抵抗比Mとエミッタ面積比Nの値を決めるだけで,スイッチング素子3がオンしている時に温度変動の影響を排除した安定した入力電圧Vinを検出端子1で容易に検出することが可能となる。
(比較例)
図6は比較例の回路図である。この比較例は,入力電圧Vinが入力される一方が接続された第1および第2の抵抗R1,R2と,第2抵抗R2の他端がコレクタ電極と接続している第1トランジスタQ1と,第1トランジスタQ1のベース電極と接続されている第3抵抗R3と,第1トランジスタQ1のコレクタ電極と接続されている第2のNPNトランジスタQ2と,スイッチング素子として第2のNPNトランジスタQ2のコレクタ電極で接続されている信号回路4を備える。同図に示す通り,本実施形態にかかる電源電圧検出回路100と異なり,第1トランジスタQ1がカレントミラー回路を構成しない。
図6は比較例の回路図である。この比較例は,入力電圧Vinが入力される一方が接続された第1および第2の抵抗R1,R2と,第2抵抗R2の他端がコレクタ電極と接続している第1トランジスタQ1と,第1トランジスタQ1のベース電極と接続されている第3抵抗R3と,第1トランジスタQ1のコレクタ電極と接続されている第2のNPNトランジスタQ2と,スイッチング素子として第2のNPNトランジスタQ2のコレクタ電極で接続されている信号回路4を備える。同図に示す通り,本実施形態にかかる電源電圧検出回路100と異なり,第1トランジスタQ1がカレントミラー回路を構成しない。
図7は,比較例のスイッチング素子,すなわち第2トランジスタQ2の温度毎の電圧電流特性を示すグラフであり,縦軸は第2トランジスタQ2のコレクタ電流を,横軸は入力電圧Vinを示す。例えば,同図(A)は,温度が150度の際,(B)は100度の際,(C)は50度の際,(D)は0度の際,(E)は−50度の際の電圧電流特性を示す。同図に示される通り,比較例はスイッチング素子である第2トランジスタQ2の温度に拠って電圧電流特性が変化する。
図3は,本実施形態のスイッチング素子3,すなわち第3トランジスタQ3の温度ごとの電圧電流特性を示すグラフの一例であり,縦軸は第3トランジスタQ3のコレクタ電流を,横軸は第3トランジスタQ3のベース・エミッタ電圧を示す。同図も左から順に,(A)は,温度が150度の際,(B)は100度の際,(C)は50度の際,(D)は0度の際,(E)は−50度の際の電圧電流特性を示す。同図に示される通り,本実施形態はスイッチング素子である第3トランジスタQ3の最も温度が高いグラフ(A)と最も温度が低いグラフ(E)を比較した場合の変動を軽減させることが可能となる。
以上のように,本実施形態にかかる電源電圧検出回路100は,上記式(5)を充足する抵抗比M及びエミッタ面積比Nの値を設定するのみで,スイッチング素子3の有する負の温度係数を相殺し,温度変動の影響を排除することが可能となる。これにより,電源電圧検出回路の不定電圧範囲を軽減することにより,装置全体を安定的に動作させることが可能となる。
なお,本実施形態では,各抵抗同士の抵抗比と各トランジスタのエミッタ面積比が,M:M:1,1:N:1となるように設定しているが,右比率に限られるものではない。
(第2の実施形態)
図4は第2の実施形態にかかる電源電圧検出回路100を示す回路図である。同図に示される通り,本実施形態ではダイオードDを0〜L段検出回路1と直列接続される。本実施形態のように,アノード電極において入力電圧Vinが入力されるダイオードの段数を調整することで,スイッチング素子3がオンになる入力電圧Vinを適宜設定可能となる。
図4は第2の実施形態にかかる電源電圧検出回路100を示す回路図である。同図に示される通り,本実施形態ではダイオードDを0〜L段検出回路1と直列接続される。本実施形態のように,アノード電極において入力電圧Vinが入力されるダイオードの段数を調整することで,スイッチング素子3がオンになる入力電圧Vinを適宜設定可能となる。
上記は以下の式(6)で示される。
V in =R 2 ×I C2 +V BE3 +L×V BED
=R 2 ×(V E2 ÷R 3 )+(1+L)×V BE
={X×M×ln(N)−(1+L)×Y}×t+X×M×300×ln(N)+(1+L)×V BE0 … 式(6)
ただし,
V in :入力電圧
V BE0 :27度を基準としたベース・エミッタ電圧
X:ボルツマン定数k/電子の電荷q(定数)
Y:トランジスタ/ダイオードの温度係数(定数)
M:抵抗比
N:エミッタ面積比
L:ダイオードの段数
t:温度
以上の通り,本実施形態では,ダイオード数Lを調整すると共に,抵抗比M及びエミッタ面積比Nの値を上記式(6)の温度係数部分 X×M×ln(N)−(1+L)=0が充足する値に設定することで,スイッチング素子3がオンする入力電圧Vinの温度変動を排除することが可能となる。
=R 2 ×(V E2 ÷R 3 )+(1+L)×V BE
={X×M×ln(N)−(1+L)×Y}×t+X×M×300×ln(N)+(1+L)×V BE0 … 式(6)
ただし,
V in :入力電圧
V BE0 :27度を基準としたベース・エミッタ電圧
X:ボルツマン定数k/電子の電荷q(定数)
Y:トランジスタ/ダイオードの温度係数(定数)
M:抵抗比
N:エミッタ面積比
L:ダイオードの段数
t:温度
以上の通り,本実施形態では,ダイオード数Lを調整すると共に,抵抗比M及びエミッタ面積比Nの値を上記式(6)の温度係数部分 X×M×ln(N)−(1+L)=0が充足する値に設定することで,スイッチング素子3がオンする入力電圧Vinの温度変動を排除することが可能となる。
(第3の実施形態)
図5は第3の実施形態にかかる電源電圧検出回路100を示す回路図である。同図に示される通り,本実施形態は第1トランジスタQ1のコレクタ電極と接地間に第4抵抗R4を,第3トランジスタQ3のベース電極と接地間に第5抵抗R5を追加する。
図5は第3の実施形態にかかる電源電圧検出回路100を示す回路図である。同図に示される通り,本実施形態は第1トランジスタQ1のコレクタ電極と接地間に第4抵抗R4を,第3トランジスタQ3のベース電極と接地間に第5抵抗R5を追加する。
本実施形態では,R4,R5の値を調整することで,スイッチング素子3がオンになる入力電圧Vinを適宜設定可能となる。
上記は以下の式(7)で示される。
抵抗比をR1:R2:R3:R4:R5=M:M:1:K:Kとすると,第3トランジスタQ3がオンする条件ではI4=I5,すなわちI1=I2である。よって,第2の抵抗R2を流れる電流Ic2は以下の式で表される。
抵抗比をR1:R2:R3:R4:R5=M:M:1:K:Kとすると,第3トランジスタQ3がオンする条件ではI4=I5,すなわちI1=I2である。よって,第2の抵抗R2を流れる電流Ic2は以下の式で表される。
Ic2=I2+I5=(VE2÷R3)+(VBE3÷R5)
したがって,検出端子における電圧Vinは以下の式(7)で示される。
したがって,検出端子における電圧Vinは以下の式(7)で示される。
V in =R 2 ×I c2 +V BE3
=R 2 ÷R 3 ×V E2 +(R 2 ÷R 5 +1)×V BE3
={M×X×ln(N)−(M÷K+1)×Y}×t+M×X×300×ln(N)+(M÷K+1)×VBE0} … 式(7)
ただし,
V in :入力電圧
X:ボルツマン定数k/電子の電荷q(定数)
Y:トランジスタ/ダイオードの温度係数(定数)
N:エミッタ面積比
M:抵抗比
K:抵抗比
L:ダイオードの段数
t:温度
以上の通り,本実施形態では,M,N,Kの任意の値を調整し上記式(7)の温度係数部分M×X×ln(N)−(M÷K+1)×Y=0 とすることで,第3トランジスタQ3がオンになる入力電圧Vinの温度変動を排除することが可能となる。
=R 2 ÷R 3 ×V E2 +(R 2 ÷R 5 +1)×V BE3
={M×X×ln(N)−(M÷K+1)×Y}×t+M×X×300×ln(N)+(M÷K+1)×VBE0} … 式(7)
ただし,
V in :入力電圧
X:ボルツマン定数k/電子の電荷q(定数)
Y:トランジスタ/ダイオードの温度係数(定数)
N:エミッタ面積比
M:抵抗比
K:抵抗比
L:ダイオードの段数
t:温度
以上の通り,本実施形態では,M,N,Kの任意の値を調整し上記式(7)の温度係数部分M×X×ln(N)−(M÷K+1)×Y=0 とすることで,第3トランジスタQ3がオンになる入力電圧Vinの温度変動を排除することが可能となる。
なお,本発明は上記実施形態そのままに限定されるものではなく,実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また,上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより,種々の発明を形成できる。例えば,実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに,異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
1 検出回路,2 補償回路,3 スイッチング素子,4 信号回路,100 電源電圧検出回路,R1 第1抵抗,R2 第2抵抗,R3 第3抵抗,R4 第4抵抗,R5 第5抵抗,Q1 第1トランジスタ,Q2 第2トランジスタ,Q3 第3トランジスタ,D1 第1ダイオード
Claims (5)
- 一方が検出端子に共通に接続された第1抵抗および第2抵抗と,
一方が接地された第3抵抗と,
第1電極が前記第1抵抗の他方に接続され,第2電極が第1電極と接続され,第3電極が接地された第1半導体素子と,
第1電極が前記第2抵抗の他方に接続され,第2電極が前記第1半導体素子の前記第2電極と第1抵抗の他方と共通接続され,第3電極が前記第3抵抗の他方と接続された第2半導体素子と,
第1電極が信号回路に接続され,第2電極が前記第2半導体素子の前記第1電極と前記第2抵抗の他方と共通接続され,第3電極が接地され,この第1電極に流れる電流に応じて,この信号回路の動作状態を切り替える第3半導体素子と,
を具備することを特徴とする電源電圧検出回路。 - 前記第3半導体素子の持つ前記第2の電極と前記第3の電極間の負の温度特性を相殺するように前記第1又は第2の抵抗の電位差が正の温度特性を持つ事を特徴とする請求項1記載の電源電圧検出回路。
- 前記第1抵抗と前記第2抵抗と前記第3抵抗の抵抗比がM:M:1であり,
前記第1半導体素子と前記第2半導体素子と前記第3半導体素子のエミッタ面積比が1:N:1であるとき,このMおよびNの値が下記の式を充足することを特徴とする請求項1ないし2のいずれかに記載の電源電圧検出回路。
(M×X×ln(N)−2Y)=0
ただし,
X:ボルツマン定数を電荷で除算した値
Y:半導体素子の温度係数の値 - 前記検出端子と前記第1抵抗と前記第2抵抗との接続点の間に直列接続された1つ以上のダイオードをさらに具備することを特徴とする請求項1ないし3のいずれかに記載の電源電圧検出回路。
- 前記第1半導体素子の前記第3電極と接地との間に接続された第4抵抗と,
前記第2半導体素子の前記第3電極と接地との間に接続された第5抵抗とを具備することを特徴とする請求項1ないし4のいずれかに記載の電源電圧検出回路。
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