JP2012114110A - Method for manufacturing multilayer wiring board - Google Patents
Method for manufacturing multilayer wiring board Download PDFInfo
- Publication number
- JP2012114110A JP2012114110A JP2010259184A JP2010259184A JP2012114110A JP 2012114110 A JP2012114110 A JP 2012114110A JP 2010259184 A JP2010259184 A JP 2010259184A JP 2010259184 A JP2010259184 A JP 2010259184A JP 2012114110 A JP2012114110 A JP 2012114110A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- layer
- wiring board
- semiconductor element
- multilayer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
Description
本発明は、半導体パッケージに使用される多層配線基板の製造方法に関する。さらに詳しくは、半導体素子の電極と接合するための半導体素子用接続端子の製造方法に関する。 The present invention relates to a method for manufacturing a multilayer wiring board used in a semiconductor package. More specifically, the present invention relates to a method for manufacturing a connection terminal for a semiconductor element for joining with an electrode of the semiconductor element.
従来、半導体素子が実装される多層配線基板の製造方法として、仮基板上に、分離できる状態で所要の配線層と絶縁層を交互に積層形成した後、その多層配線層を仮基板から分離することで多層配線基板を得る方法がある。このような先行技術として特許文献1が知られている。
Conventionally, as a method of manufacturing a multilayer wiring board on which a semiconductor element is mounted, a required wiring layer and an insulating layer are alternately stacked on a temporary substrate in a state where they can be separated, and then the multilayer wiring layer is separated from the temporary substrate. Thus, there is a method for obtaining a multilayer wiring board.
特許文献1に示す多層配線基板の製造方法について図1〜図3を参照して説明する。
多層配線基板の製造に際しては、図1(a)に示すように、半硬化状態プリプレグ71の表裏両面の配線形成領域に下地層72を積層配置し、さらに下地層72より大きさが一回り大きな金属箔73を重ね合わせた後、これらを加熱・加圧することにより、図1(b)に示す仮基板90を製造する。次いで、図1(c)及び(d)に示すように、金属箔73上に配線基板の構成に必要な所要の貴金属めっき層74、第1配線層75、絶縁層76、ビアホール77、配線層78を形成する。以下同様にして絶縁層76、ビアホール77、配線層78からなる配線層を図2(e)に示すように多段に積層する。そして、ソルダーレジスト層79を形成することにより多層配線基板を形成する。次に、図2(f)に示すように、プリプレグ71と金属箔73が接着している外周領域よりも内側の箇所を破線で示す位置から切断することにより、仮基板90から最外層に金属箔73が密着している多層配線基板91を図2(g)に示すように分離する。次いで、図3(h)に示すように最外層の金属箔73を全面エッチングし、最後に図3(i)に示すように半導体素子接続パッド88に半田バンプ81を形成することにより多層配線基板92を製造する。
The manufacturing method of the multilayer wiring board shown in
When manufacturing a multilayer wiring board, as shown in FIG. 1A, a
しかしながら、上記した特許文献1では、金属箔73を有した多層配線基板91を分離した後、最外層の金属箔73を全面エッチングする必要がある。そのため、エッチング液に耐性を持つ貴金属めっき層74を金属箔73と第1配線層の界面に形成しておく必要があり、このことは、工程の増加によるコストアップにつながる。また、他の製造方法として、金属箔73と第1配線層75の界面に貴金属めっき層74を形成せずにエッチングを行う方法も考えられるが、この場合、結果として第1配線層75も同時にエッチングされてしまう。そのため、エッチングばらつきにより絶縁層76の最外面から第1配線層の最外面までの高さが制御することが困難となる。結果として、その後の工程となる半導体素子の電極と接合するための半田バンプの高さにばらつきが生じ、半導体素子の実装信頼性を低下させることとなる。
However, in
本発明は、上記のような問題を解決するために創作されたものであり、仮基板の上に分離できる状態で所要の配線層及び絶縁層を積層形成した後、その多層配線層を仮基板から分離して多層配線基板を得る製造方法において、半導体素子の電極と接合する半導体素子用接続端子を低コスト且つ高品質に製造することを可能とし、結果として半導体素子の実装の信頼性を向上させることが可能となる多層配線基板の製造方法を提供することを目的とする。 The present invention has been created to solve the above-described problems. After a required wiring layer and an insulating layer are laminated on a temporary substrate in a state where they can be separated, the multilayer wiring layer is formed on the temporary substrate. In a manufacturing method for obtaining a multilayer wiring board separated from a semiconductor device, it is possible to manufacture a semiconductor device connection terminal to be bonded to an electrode of a semiconductor device at low cost and high quality, and as a result, improve the reliability of mounting of the semiconductor device. It is an object of the present invention to provide a method for manufacturing a multilayer wiring board that can be made to operate.
上記の目的を達成するため、本発明にかかる多層配線基板の製造方法は、絶縁層と配線層とが交互に複数積層され、前記各配線層がビアホールを介して接続された多層配線基板の最外層上に第一金属層が形成され、前記第一金属層が半導体素子の接合面となる多層配線基板において、前記第一金属層上に感光性樹脂層を形成する工程と、前記感光性樹脂層に前記半導体素子の接続端子用開口部を前記配線層の配線パターンに対応して形成する工程と、前記第一金属層を給電層として前記接続端子用開口部内に電解めっきにより第二金属層を形成する工程と、前記感光性樹脂層を除去し、前記第二金属層の直下に位置する箇所の前記第一金属層を除いた他の第一金属層を除去して半導体素子用接続端子を形成する工程とを備えることを特徴とする。 In order to achieve the above object, a manufacturing method of a multilayer wiring board according to the present invention includes a multi-layered wiring board in which a plurality of insulating layers and wiring layers are alternately stacked, and the wiring layers are connected via via holes. Forming a photosensitive resin layer on the first metal layer in a multilayer wiring board in which a first metal layer is formed on an outer layer, and the first metal layer is a bonding surface of a semiconductor element; and the photosensitive resin Forming a connection terminal opening of the semiconductor element in the layer corresponding to the wiring pattern of the wiring layer, and using the first metal layer as a power feeding layer, the second metal layer by electrolytic plating in the connection terminal opening And the semiconductor resin connection terminal by removing the photosensitive resin layer and removing the other first metal layer except for the first metal layer located immediately below the second metal layer. And a step of forming .
請求項2の発明は、請求項1記載の多層配線基板の製造方法において、前記第一金属層の厚さは1〜50μmであることを特徴とする。 According to a second aspect of the present invention, in the method for manufacturing a multilayer wiring board according to the first aspect, the thickness of the first metal layer is 1 to 50 μm.
請求項3の発明は、請求項1または2記載の多層配線基板の製造方法において、前記第二金属層の厚さは1〜50μmであることを特徴とする。 According to a third aspect of the present invention, in the method for manufacturing a multilayer wiring board according to the first or second aspect, the thickness of the second metal layer is 1 to 50 μm.
請求項4の発明は、請求項1乃至3に何れか1項記載の多層配線基板の製造方法において、前記第一金属層と第二金属層の厚さの総和は2〜50μmであることを特徴とする。 According to a fourth aspect of the present invention, in the method for manufacturing a multilayer wiring board according to any one of the first to third aspects, the total thickness of the first metal layer and the second metal layer is 2 to 50 μm. Features.
請求項5の発明は、請求項1乃至4に何れか1項記載の多層配線基板の製造方法において、前記第二金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の何れからなることを特徴とする。
The invention according to claim 5 is the method for producing a multilayer wiring board according to any one of
以上のように、本発明に係わる多層配線基板の製造方法によれば、仮基板上に多層配線基板を形成する従来の製造方法において必要とされていた、多層配線基板の最外層の第一金属層の全面エッチング工程、及び前記第一金属層のエッチングから第一配線層を保護するために必要な第一金属層上の貴金属めっき工程が不要となるため工程を削減でき、結果としてコストダウンにつながることとなる。 As described above, according to the method for manufacturing a multilayer wiring board according to the present invention, the first metal in the outermost layer of the multilayer wiring board, which is required in the conventional manufacturing method for forming a multilayer wiring board on a temporary substrate, is provided. Since the entire surface etching process of the layer and the precious metal plating process on the first metal layer necessary for protecting the first wiring layer from the etching of the first metal layer are not required, the process can be reduced, resulting in cost reduction. Will be connected.
また本発明によれば、前記第一金属層をそのまま半導体素子と電極と接続する半導体素子用接続端子の一部として使用することが可能となるため、従来の多層配線基板に多く適用されている半田のみの半導体素子用接続端子と比較して半導体素子用接続端子の強度が増し結果として半導体素子の実装の信頼性が大きく向上する効果をもたらす。
また本発明によれば、錫系合金を用いることにより、低融点で且つ高い流動性、濡れ性を有した第二金属層を形成することが可能となる。その結果、半導体素子の電極との接続信頼性が向上し半導体素子との実装の信頼性を向上できる。
In addition, according to the present invention, the first metal layer can be used as it is as a part of a connection terminal for a semiconductor element that connects the semiconductor element and the electrode as it is, so that the first metal layer is often applied to a conventional multilayer wiring board. The strength of the connection terminal for the semiconductor element is increased as compared with the connection terminal for the semiconductor element using only solder, and as a result, the reliability of mounting the semiconductor element is greatly improved.
According to the present invention, the second metal layer having a low melting point and high fluidity and wettability can be formed by using a tin-based alloy. As a result, the connection reliability with the electrode of the semiconductor element is improved, and the mounting reliability with the semiconductor element can be improved.
以下、本発明の実施の形態について、図4〜図7を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS.
本実施の形態に示す多層配線基板の製造方法においては、図4(a)に示すように、まず、ガラスクロス、ガラス不織布などに熱硬化性樹脂などの樹脂を含浸させることにより形成されるプリプレグ11を用意する。その際、プリプレグ11は半硬化状態のものを使用する。次にプリプレグ11の両面側に5〜100μmの金属箔12と厚さが5〜35μmの第一金属層13とを用意する。この場合、金属箔12の大きさはプリプレグ11と同等の大きさであるが、第一金属層13の大きさはプリプレグ11、金属箔12よりも一回り小さい大きさとする。
In the method for manufacturing a multilayer wiring board shown in the present embodiment, as shown in FIG. 4A, first, a prepreg formed by impregnating a glass cloth, a glass nonwoven fabric, or the like with a resin such as a thermosetting resin. 11 is prepared. At that time, the
次に、プリプレグ11の両面側からそれぞれ上から順に第一金属層13、金属箔12を積層する。すなわち第一金属層13は金属箔12上で重なると共に、その外周部はプリプレグ11と接した状態で積層される。図4(a)に示す状態にて両面から真空雰囲気中にて150〜250℃の温度でプレスを行う。その結果、プリプレグ11中の熱硬化性樹脂が硬化することにより、プリプレグ11と金属箔12の全面、プリプレグ11と第一金属層13の外周部がそれぞれ接着される。すなわち図4(b)に示すような仮基板30が形成されることとなる。第一金属層13は、後述する図7(e)に示すように半導体素子用接続端子54として機能する。
Next, the
次に、図示省略したが、仮基板30の両面に、後述する第一配線層15の配線パターンに対応する所要部に第一配線層形成用の開口部が設けられためっき用レジストを形成する。その際使用するレジストは液状またはドライフィルムタイプのレジストが使用される。その後、図4(c)に示すように、第一金属層13をめっきの給電層として電解めっきにより第一配線層15を形成する。その場合、第一配線層15の材料としては電解Cuめっきが望ましい。
Next, although not shown in the drawing, a plating resist in which openings for forming a first wiring layer are provided in required portions corresponding to a wiring pattern of the
次いで、図4(d)に示すように、仮基板30の両面に第一配線層15及び第一金属層15を被覆する絶縁層16を形成する。絶縁層16の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。絶縁層16の形成方法としては、仮基板30の両面に樹脂フィルムをそれぞれラミネートした後に、樹脂フィルムをプレスしながら80〜130℃の温度で仮硬化、その後160〜200℃のオーブンにて本硬化することにより絶縁層16を得る。
Next, as illustrated in FIG. 4D, insulating
次いで、同じく図4(d)に示すように、仮基板30上の第一配線層13を狙ってレーザー加工等により絶縁層16に開口部としてのビアホール17を形成する。これにより、ビアホール17の底面に第一配線層15を露出させる。その後、例えば、セミアディティブ法等にビアホール17の底面及び壁面を含む領域を覆う金属層としてビア及び配線パターンからなる配線層18を形成する。
Next, as shown in FIG. 4D, via
同様にして図5(e)に示しているように、絶縁層16の積層、ビアホール17の形成、配線層18の形成の各工程を所要の多層配線基板を形成するのに必要な回数だけ繰り返し形成する。そして、最上層の絶縁層16及び配線層18を覆って誘電体層としてのソルダーレジスト層19を形成し、パターニングする。パターニングの方法としては、例えば、外部接続端子用パッド20に対応する位置に開口を有するマスク(図示せず)を利用して露光、現像することにより、露光されていない部分のソルダーレジストを除去し、最上層の配線層18の外部接続端子用パッド20が露出するように開口部19aを形成する。
Similarly, as shown in FIG. 5E, the steps of laminating the insulating
次いで、図5(f)に示すように、図4(b)の仮基板30の金属箔12の周縁に対応する部分で破線に沿って切断する。これにより、金属箔12と第一金属層13とが単に接触する多層配線形成領域が得られ、金属箔12と第一金属層13とを容易に分離することができる。これによって、仮基板30の両面側から図5(g)に示すように第一金属層13とその上に形成された多層配線層とからなる金属層を有した多層配線基板60がそれぞれ得られる。
Next, as shown in FIG. 5F, cutting is performed along the broken line at a portion corresponding to the peripheral edge of the
その後に、図6(a)に示すように、仮基板30の第一金属層13上に感光性樹脂51を形成する。その際使用するレジストはめっき耐性を有するレジストであり、液状、またはドライフィルムタイプのレジストが使用される。
Thereafter, as shown in FIG. 6A, a
次に、図6(b)に示すように、感光性樹脂51に半導体素子の接続端子用開口部52を第一配線層15(配線層18)の配線パターンに対応してパターニングする。このパターニングの方法としては、前述と同様、例えば、開口部52に対応する位置に開口を有するマスク(図示せず)を利用して露光、現像することにより、露光された部分の感光性樹脂51を除去し、第一金属層13が露出するように開口部52を形成する。
Next, as shown in FIG. 6B, the connection terminal opening 52 of the semiconductor element is patterned in the
次に、図6(c)に示すように、第一金属層13を給電層として開口パターン52に電解めっきを施し、第二金属層53を形成する。この場合第二金属層53の材料としては、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛があげられる。その後、図7(d)に示すように、感光性樹脂層51を除去する。
Next, as shown in FIG. 6C, electrolytic plating is performed on the
最後に、図7(d)に示すように、感光性樹脂層51を除去し、さらに第二金属層53の直下に位置する箇所の第一金属層13を除いた他の第一金属層13を除去する。第一金属層13を選択的に除去する方法としては、第二金属層53をエッチングマスクとしてアルカリエッチャント液などを用いたウェットエッチングにより、第二金属層53の直下に位置する箇所の第一金属層13を除いた他の第一金属層13を除去する。その結果、図7(e)に示すように、第一金属層13と第二金属層53からなる半導体素子用接続端子54が形成される。以上により、半導体素子用接続端子54を有した多層配線基板61が製造されることとなる。
Finally, as shown in FIG. 7 (d), the
本実施の形態において、第一金属層13の厚さは1〜50μmであることが好ましい。この場合、第一金属層13の厚さが1μm以下であると金属箔メーカーからの材料調達が非常に困難となり、且つ仮基板の製造の際に金属箔のハンドリングが非常に困難となる。また第一金属層13の厚さが50μmを超えると第二金属層53を加えた厚さの総和は50μmを超えることとなる。その結果、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。
In this Embodiment, it is preferable that the thickness of the
また、本実施の形態において、第二金属層53の厚さは1〜50μmであることが好ましい。この場合、第二金属層53の厚さが1μm以下であると半導体素子の電極と第二金属層53との濡れ性が低下し、半導体素子の電極との接続が不安定となる。結果として半導体素子の実装の信頼性が低下することとなる。また第二金属層53の厚さが50μmを超えると第一金属層を加えた厚さの総和は50μmを超えることとなる。その結果、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。
Moreover, in this Embodiment, it is preferable that the thickness of the
また、本実施の形態において、第一金属層13と第二金属層53の厚さの総和は2〜50μmであるが好ましい。この場合、第一金属層13と第二金属層53の厚さの総和が2μm以下であると、金属箔メーカーからの材料調達が非常に困難となり、且つ仮基板の製造の際に金属箔のハンドリングが非常に困難となる。加えて半導体素子の電極と第二金属層53との濡れ性が低下し、半導体素子の電極との接続が不安定となり、結果として半導体素子の実装の信頼性が低下することとなる。また第一金属層13と第二金属層53の厚さの総和が50μm超えると、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。
In the present embodiment, the total thickness of the
以上のように、本発明によれば、多層配線基板の最外層の第一金属層の全面エッチング工程、且つ前記第一金属層のエッチングから第一配線層を保護するために必要な第一金属層上の貴金属めっき工程が不要となるため、工程を削減でき、結果としてコストダウンにつながることとなる。加えて第一金属層をそのまま半導体素子と電極と接続する半導体素子用接続端子の一部として使用することが可能となるため、従来の多層配線基板に多く適用されている半田のみの半導体素子用接続端子と比較して半導体素子用接続端子の強度が増し、半導体素子の実装の信頼性が大きく向上する効果をもたらす。これに加えて、品質の向上につながり、このような特徴を有する多層配線基板として、例えば、MPU、チップセット、メモリー等を含む半導体パッケージ、或いはコアレスパッケージ等として広く適用することができる。 As described above, according to the present invention, the entire surface of the outermost first metal layer of the multilayer wiring substrate is etched, and the first metal necessary for protecting the first wiring layer from the etching of the first metal layer. Since the noble metal plating step on the layer is not necessary, the number of steps can be reduced, resulting in cost reduction. In addition, since the first metal layer can be used as part of a connection terminal for a semiconductor element that connects the semiconductor element and the electrode as it is, for a solder-only semiconductor element that is often applied to conventional multilayer wiring boards. Compared with the connection terminal, the strength of the connection terminal for the semiconductor element is increased, and the reliability of mounting the semiconductor element is greatly improved. In addition to this, quality can be improved and the multilayer wiring board having such characteristics can be widely applied as, for example, a semiconductor package including an MPU, a chip set, a memory, or a coreless package.
11…プリプレグ
12…金属箔
13…第一金属層
15…第一配線層
16…絶縁層
17…ビアホール
18…配線層
19…ソルダーレジスト層
20…外部接続端子用パッド
30…仮基板
51…感光性樹脂層
52…開口部
53…第二金属層
54…半導体素子用接続端子
60…多層配線基板
61…金属層を有した多層配線基板
DESCRIPTION OF
Claims (5)
前記第一金属層上に感光性樹脂層を形成する工程と、
前記感光性樹脂層に前記半導体素子の接続端子用開口部を前記配線層の配線パターンに対応して形成する工程と、
前記第一金属層を給電層として前記接続端子用開口部内に電解めっきにより第二金属層を形成する工程と、
前記感光性樹脂層を除去し、前記第二金属層の直下に位置する箇所の前記第一金属層を除いた他の第一金属層を除去して半導体素子用接続端子を形成する工程と、
を備えることを特徴とした多層配線基板の製造方法。 A plurality of insulating layers and wiring layers are alternately stacked, and a first metal layer is formed on the outermost layer of a multilayer wiring board in which each wiring layer is connected via a via hole, and the first metal layer is formed of a semiconductor element. In the multilayer wiring board that becomes the bonding surface,
Forming a photosensitive resin layer on the first metal layer;
Forming a connection terminal opening of the semiconductor element in the photosensitive resin layer corresponding to the wiring pattern of the wiring layer;
Forming the second metal layer by electrolytic plating in the connection terminal opening using the first metal layer as a power feeding layer;
Removing the photosensitive resin layer, removing the first metal layer other than the first metal layer located immediately below the second metal layer to form a semiconductor element connection terminal;
A method for producing a multilayer wiring board, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010259184A JP2012114110A (en) | 2010-11-19 | 2010-11-19 | Method for manufacturing multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010259184A JP2012114110A (en) | 2010-11-19 | 2010-11-19 | Method for manufacturing multilayer wiring board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012114110A true JP2012114110A (en) | 2012-06-14 |
Family
ID=46498034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010259184A Pending JP2012114110A (en) | 2010-11-19 | 2010-11-19 | Method for manufacturing multilayer wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012114110A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018194367A1 (en) * | 2017-04-18 | 2018-10-25 | (주)잉크테크 | Method for manufacturing printed circuit board |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019591A (en) * | 2004-07-02 | 2006-01-19 | Ngk Spark Plug Co Ltd | Method for manufacturing wiring board and wiring board |
JP2009032918A (en) * | 2007-07-27 | 2009-02-12 | Shinko Electric Ind Co Ltd | Wiring substrate, manufacturing method thereof, electronic component device, and manufacturing method thereof |
JP2010226075A (en) * | 2009-03-23 | 2010-10-07 | Ibiden Co Ltd | Wiring board and method for manufacturing the same |
-
2010
- 2010-11-19 JP JP2010259184A patent/JP2012114110A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019591A (en) * | 2004-07-02 | 2006-01-19 | Ngk Spark Plug Co Ltd | Method for manufacturing wiring board and wiring board |
JP2009032918A (en) * | 2007-07-27 | 2009-02-12 | Shinko Electric Ind Co Ltd | Wiring substrate, manufacturing method thereof, electronic component device, and manufacturing method thereof |
JP2010226075A (en) * | 2009-03-23 | 2010-10-07 | Ibiden Co Ltd | Wiring board and method for manufacturing the same |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018194367A1 (en) * | 2017-04-18 | 2018-10-25 | (주)잉크테크 | Method for manufacturing printed circuit board |
KR20180117550A (en) * | 2017-04-18 | 2018-10-29 | 주식회사 잉크테크 | Manufacturing method of printed circuit board |
TWI768029B (en) * | 2017-04-18 | 2022-06-21 | 韓商印可得股份有限公司 | Manufacturing method of printed circuit board |
KR102414959B1 (en) * | 2017-04-18 | 2022-07-05 | 주식회사 잉크테크 | Manufacturing method of printed circuit board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4055717B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4897281B2 (en) | Wiring board manufacturing method and electronic component mounting structure manufacturing method | |
JP4635033B2 (en) | Wiring board manufacturing method and electronic component mounting structure manufacturing method | |
US9899235B2 (en) | Fabrication method of packaging substrate | |
CN109788666B (en) | Circuit substrate and manufacturing method thereof | |
JP2011199077A (en) | Method of manufacturing multilayer wiring board | |
JP2010130003A (en) | Multi-layer printed circuit board, and manufacturing method thereof | |
JP2013135080A (en) | Manufacturing method of multilayer wiring board | |
KR101701380B1 (en) | Device embedded flexible printed circuit board and manufacturing method thereof | |
JP2008182039A (en) | Multilayer wiring board and its manufacturing method | |
JP2018032661A (en) | Printed wiring board and method for manufacturing the same | |
JP4863076B2 (en) | Wiring board and manufacturing method thereof | |
CN109788664B (en) | Circuit substrate and manufacturing method thereof | |
JP5530955B2 (en) | Multilayer wiring board | |
TW201927090A (en) | Wiring board and manufacturing method thereof | |
JP4549692B2 (en) | Wiring board manufacturing method | |
JP4549695B2 (en) | Wiring board manufacturing method | |
JP2008227538A (en) | Method for fabricating wiring board and the same | |
JP2012186270A (en) | Manufacturing method of semiconductor package | |
JP2014220402A (en) | Method of semiconductor package substrate | |
KR101441466B1 (en) | Ultra-thin package board and manufacturing method thereof | |
JP2012114110A (en) | Method for manufacturing multilayer wiring board | |
TWI658557B (en) | Load circuit board and methord for manufacturing the same | |
JP4549693B2 (en) | Wiring board manufacturing method | |
JP5625412B2 (en) | Circuit board manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131021 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140520 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141120 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150407 |