JP2012094889A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置に関し、特にはドリフト層が主に窒化ガリウム系化合物半導体で構成されたパワー半導体装置の耐圧構造に関する。 The present invention relates to a semiconductor device, and more particularly to a breakdown voltage structure of a power semiconductor device in which a drift layer is mainly composed of a gallium nitride-based compound semiconductor.
窒化ガリウム系化合物半導体装置に関しては、たとえばｐ型シリコン導電性基板上に高抵抗の窒化アルミニウムガリウムからなるバッファ層、ノンドープの窒化ガリウムからなるキャリア走行層およびｎ型の窒化アルミニウムガリウムからなる表面障壁層などが順に積層され、この表面障壁層上にショットキー性金属ゲート電極を備える高周波用ヘテロ接合電界効果トランジスタなどがよく知られている（特許文献１）。 Regarding a gallium nitride-based compound semiconductor device, for example, a buffer layer made of high-resistance aluminum gallium nitride, a carrier traveling layer made of non-doped gallium nitride, and a surface barrier layer made of n-type aluminum gallium nitride on a p-type silicon conductive substrate Are well-known, and a high frequency heterojunction field effect transistor including a Schottky metal gate electrode on the surface barrier layer is well known (Patent Document 1).
ところで、近時、パワー半導体装置の分野でも、ワイドバンドギャップの性質を生かして窒化ガリウム系化合物半導体等を用いる試みがなされている。たとえば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）として、シリコン基板結晶上に、窒化ガリウム系化合物半導体のｐ型およびｎ型半導体層が順に積層され、このｎ型半導体層上に、ｎ型半導体層よりも広いバンドギャップを有する窒化ガリウム系化合物半導体からなるｐ型不純物拡散領域およびｎ型不純物拡散領域が選択的に形成された構成となっている。そして、ゲート電極を、ｎ型半導体層の露出面からｐ型不純物拡散領域の露出面にかけて絶縁層を介して形成し、エミッタ電極およびコレクタ電極を、それぞれｎ型不純物拡散領域の上面およびｐ型半導体層の下面に形成する構成が発表されている（特許文献２）。また、シリコン基板上に炭化珪素や窒化ガリウムなどの層を形成して、表面にショットキーダイオードを形成するというデバイスが開示されている（特許文献３）。 Recently, in the field of power semiconductor devices, attempts have been made to use gallium nitride compound semiconductors and the like by taking advantage of the wide band gap. For example, as an insulated gate bipolar transistor (IGBT), p-type and n-type semiconductor layers of gallium nitride-based compound semiconductor are sequentially stacked on a silicon substrate crystal, and the n-type semiconductor layer is formed on the n-type semiconductor layer more than the n-type semiconductor layer. A p-type impurity diffusion region and an n-type impurity diffusion region made of a gallium nitride compound semiconductor having a wide band gap are selectively formed. Then, a gate electrode is formed through an insulating layer from the exposed surface of the n-type semiconductor layer to the exposed surface of the p-type impurity diffusion region, and an emitter electrode and a collector electrode are respectively formed on the upper surface of the n-type impurity diffusion region and the p-type semiconductor. The structure formed in the lower surface of a layer is announced (patent document 2). Further, a device is disclosed in which a layer of silicon carbide or gallium nitride is formed on a silicon substrate and a Schottky diode is formed on the surface (Patent Document 3).
しかし、前記特許文献２に開示された窒化ガリウム系化合物半導体を用いたＩＧＢＴでは、チャネル領域の抵抗成分が通常のシリコンデバイスよりも大幅に大きくなるという欠点がある。その理由は、通常のシリコンを用いたＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造において得られる反転層（チャネル層）の移動度が数百ｃｍ２／Ｖｓ程度（５００ｃｍ２／Ｖｓ程度との報告がある）であるのに対して、窒化ガリウム系化合物半導体を用いた場合の反転層の移動度は数十ｃｍ２／Ｖｓ程度と極めて低く、チャネル領域の抵抗成分が大きくなるからである。これは、半導体材料として炭化ケイ素（ＳｉＣ）を用いた場合も同様である。 However, the IGBT using the gallium nitride compound semiconductor disclosed in Patent Document 2 has a drawback that the resistance component of the channel region is significantly larger than that of a normal silicon device. The reason is that the mobility of an inversion layer (channel layer) obtained in a normal MOS (metal-oxide film-insulated gate made of semiconductor) structure using silicon is about several hundred cm 2 / Vs (about 500 cm 2 / Vs). On the other hand, the mobility of the inversion layer when using a gallium nitride compound semiconductor is extremely low, about several tens of cm 2 / Vs, and the resistance component of the channel region increases. is there. The same applies to the case where silicon carbide (SiC) is used as the semiconductor material.
また、前記特許文献１においては、擬似的に縦型とするため、高導電性基板へスルーホールを設けて電気的接続を行っており、そのため面積効率が悪くなり、本来パワーデバイスが有効に主電流を流すために縦型としている意味合いが無くなってしまう。 Further, in Patent Document 1, since a pseudo vertical type is provided, through-holes are provided in a highly conductive substrate for electrical connection, so that the area efficiency is deteriorated, and the power device is effectively effective. The meaning of the vertical type is lost to allow current to flow.
この点を回避するために、窒化ガリウム系化合物半導体（以降、窒化ガリウムまたはＧａＮと略すこともある）の単結晶基板を用いた縦型デバイスが発表されている（非特許文献１）。これは従来のシリコンや炭化珪素を用いたパワーデバイスと同じ発想であり、高耐圧で大きな主電流を維持できるという利点がある。 In order to avoid this point, a vertical device using a single crystal substrate of a gallium nitride-based compound semiconductor (hereinafter sometimes abbreviated as gallium nitride or GaN) has been announced (Non-patent Document 1). This is the same idea as a power device using conventional silicon or silicon carbide, and has an advantage that a large main current can be maintained with a high breakdown voltage.
一方、パワー半導体装置においては、大きな阻止電圧を維持するために、主電流が流れる領域である活性領域の外端辺の表面において生じ易い電界集中を避けるための特殊な耐圧構造が必要である。たとえば、前記非特許文献１においては、耐圧構造としてメサ溝によってｐｎ接合を分離するだけの構造が開示されているのみである。 On the other hand, in a power semiconductor device, in order to maintain a large blocking voltage, a special withstand voltage structure for avoiding electric field concentration that is likely to occur on the surface of the outer edge of the active region, which is a region through which the main current flows, is necessary. For example, the non-patent document 1 only discloses a structure that only separates a pn junction by a mesa groove as a breakdown voltage structure.
また、炭化珪素（ＳｉＣ）半導体装置においては、いくつかの耐圧構造が提案されている。代表的な耐圧構造を、図８の縦型ＳｉＣショトキーバリアダイオードの断面図を参照して説明する。図８の断面図によれば、ＳｉＣ基板１２上に形成されたエピタキシャルＳｉＣ層１３の表面に選択的に形成された電極膜４、５の周囲のＳｉＣ層１３の表面に低濃度のｐ型領域１４を設けることにより、このＳｉＣショトキーバリアダイオードに印加される逆電圧によって発生し、ＳｉＣ層１３の表面に延びる空乏層最終端を広げて等電位線間隔を広げ、前記表面における電界集中を緩和する構造となっている（非特許文献２）。 Also, several breakdown voltage structures have been proposed for silicon carbide (SiC) semiconductor devices. A typical breakdown voltage structure will be described with reference to a cross-sectional view of the vertical SiC Schottky barrier diode in FIG. According to the cross-sectional view of FIG. 8, a low concentration p-type region is formed on the surface of the SiC layer 13 around the electrode films 4 and 5 selectively formed on the surface of the epitaxial SiC layer 13 formed on the SiC substrate 12. 14 is generated by a reverse voltage applied to the SiC Schottky barrier diode, widens the end of the depletion layer extending to the surface of the SiC layer 13 to widen the equipotential line interval, and relaxes the electric field concentration on the surface. (Non-patent document 2).
さらにまた、活性層を貫く溝により包囲されるメサ（発光領域）を有するＧａＮ系化合物半導体発光素子が公開されている（特許文献４）。ＧａＮからなるチャネル層の上下にソース層とドレイン層を有する積層を備え、この積層の側面を傾斜面とし、チャネル層の側面にゲート絶縁膜を介してゲート電極を備えるＭＯＳＦＥＴが公開されている（特許文献５）。またさらに、半導体レーザーに関し、ＧａＡｓ基板上にクラッド層、光ガイド層、多重量子井戸構造からなる活性層、クラッド層がメサ形状に加工されている構造が知られている（特許文献６）。 Furthermore, a GaN-based compound semiconductor light-emitting element having a mesa (light-emitting region) surrounded by a groove penetrating the active layer is disclosed (Patent Document 4). A MOSFET is disclosed that includes a stack having a source layer and a drain layer above and below a channel layer made of GaN, the side surface of which is an inclined surface, and a gate electrode on the side surface of the channel layer via a gate insulating film. Patent Document 5). Furthermore, regarding a semiconductor laser, a structure is known in which a cladding layer, a light guide layer, an active layer having a multiple quantum well structure, and a cladding layer are processed into a mesa shape on a GaAs substrate (Patent Document 6).
しかしながら、窒化ガリウム系化合物半導体基板においては、シリコン半導体基板と比較して、熱膨張係数が５０％ほど違い、また格子不整合が１５％程度もあってシリコン基板に比べて多いために、窒化ガリウム層をシリコン基板上に積層すると反ってしまうという問題がある。そのために、ウェハのハンドリングが困難であり、チップの場合でも、反りのためにハンダ付けが困難という問題等もある。また、窒化ガリウム半導体ではｐ型のドーパントにＭｇなどを用いているが、ｐ型ドーパントの活性化率が非常に低いために、不純物濃度を正確に制御することが困難であり、公知のＳｉＣ半導体のような耐圧構造を設計することが困難という問題もある。 However, since the gallium nitride compound semiconductor substrate has a thermal expansion coefficient different by about 50% and a lattice mismatch of about 15% compared to the silicon semiconductor substrate, the gallium nitride compound semiconductor substrate is larger than the silicon substrate. There is a problem that the layer is warped when the layer is laminated on the silicon substrate. Therefore, it is difficult to handle the wafer, and even in the case of a chip, there is a problem that soldering is difficult due to warpage. In addition, although gallium nitride semiconductor uses Mg or the like as a p-type dopant, since the activation rate of the p-type dopant is very low, it is difficult to accurately control the impurity concentration. There is also a problem that it is difficult to design such a pressure-resistant structure.
本発明は、前述の問題点に鑑みてなされたものであり、ドリフト領域が主に窒化ガリウム化合物半導体層で構成された縦型の半導体装置において、電界集中を緩和して高耐圧を維持することができる耐圧構造を有する半導体装置を提供することを目的とする。 The present invention has been made in view of the above-mentioned problems. In a vertical semiconductor device in which a drift region is mainly composed of a gallium nitride compound semiconductor layer, electric field concentration is reduced and high breakdown voltage is maintained. An object of the present invention is to provide a semiconductor device having a withstand voltage structure.
特許請求の範囲の請求項１記載の発明によれば、シリコン基板上に、該基板と同導電型の窒化ガリウム化合物半導体を主成分とする半導体層を有し、主電流が流れる活性領域の周囲が、前記窒化ガリウム化合物半導体を主成分とする半導体層上に積層されるノンドープ窒化ガリウム化合物半導体層により包囲される構成の耐圧構造を備える半導体装置とすることにより、本発明の目的は達成される。 According to the invention of claim 1, wherein the range of patent claims, on a silicon substrate having a semiconductor layer mainly composed of gallium nitride compound semiconductor of the substrate and the same conductivity type, the active region which the main current flows The object of the present invention is achieved by providing a semiconductor device having a breakdown voltage structure in which the periphery is surrounded by a non-doped gallium nitride compound semiconductor layer stacked on a semiconductor layer mainly composed of the gallium nitride compound semiconductor. The
特許請求の範囲の請求項２記載の発明によれば、前記主電流が流れる活性領域の周囲が、前記窒化ガリウム化合物半導体を主成分とする半導体層上に積層されるノンドープの窒化ガリウム化合物半導体層とドープされた窒化ガリウム化合物半導体層または窒化アルミニウムガリウム化合物半導体を主成分とする層とにより包囲される構成の耐圧構造を備える特許請求の範囲の請求項１に記載の半導体装置とすることが好ましい。 According to a second aspect of the present invention, a non-doped gallium nitride compound semiconductor layer in which the periphery of the active region through which the main current flows is stacked on the semiconductor layer mainly composed of the gallium nitride compound semiconductor. it is preferable that the semiconductor device according to claim 1 of the appended claims comprising a pressure-resistant structure of the configuration surrounded by a layer composed mainly of doped gallium nitride compound semiconductor layer or the aluminum gallium nitride compound semiconductor and .
本発明によれば、ドリフト領域が主に窒化ガリウム化合物半導体層で構成された縦型の半導体装置において、電界集中を緩和して高耐圧を維持することができる耐圧構造を有する半導体装置を提供することができる。 According to the present invention, there is provided a semiconductor device having a breakdown voltage structure capable of maintaining a high breakdown voltage by relaxing electric field concentration in a vertical semiconductor device whose drift region is mainly composed of a gallium nitride compound semiconductor layer. be able to.
以下、図面を参照して、この発明にかかる半導体装置の好適な実施例を詳細に説明する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Preferred embodiments of a semiconductor device according to the present invention will be described below in detail with reference to the drawings. In the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
図１〜図３は、それぞれ本発明にかかる実施例１〜実施例３のショットキーバリアダイオードを示す半導体基板の断面図である。図４と図５はそれぞれ本発明にかかる実施例４で説明するショットキーバリアダイオードの半導体基板の断面図である。図６は本発明にかかる実施例５のショットキーバリアダイオードを示す半導体基板の断面図である。図７は前記実施例３と実施例４を組み合わせた構造のショットキーバリアダイオードを示す半導体基板の断面図である。 1 to 3 are cross-sectional views of a semiconductor substrate showing Schottky barrier diodes of Examples 1 to 3 according to the present invention, respectively. 4 and 5 are cross-sectional views of a semiconductor substrate of a Schottky barrier diode described in Example 4 according to the present invention. FIG. 6 is a cross-sectional view of a semiconductor substrate showing a Schottky barrier diode of Example 5 according to the present invention. FIG. 7 is a cross-sectional view of a semiconductor substrate showing a Schottky barrier diode having a structure in which Example 3 and Example 4 are combined.
図１の断面図に示すように、たとえば、リンまたは砒素が１×１０１９ｃｍ−３以上の高濃度にドープされた高導電性シリコン基板１の上に積層された窒化ガリウム化合物（以降、ＧａＮまたは窒化ガリウムと略す）半導体層２、３があり、そのＧａＮ半導体層３の表面にはショットキー接触性を示す金属、たとえば、Ａｕ、Ｎｉ、Ｐｄなどから選ばれる電極膜４が形成される。ワイヤボンディングなどを容易にするために、この電極膜４上にさらにＡｌやＡｕなどの金属膜５をかぶせてもよい。裏面側のシリコン基板１の表面には、シリコンとオーミック接触が得られる、たとえば、Ａｌ、Ｔｉ、Ｎｉ、Ａｕなどから選ばれる金属による電極膜６が形成される。半導体装置の種類については特に限定しないが、ここでは一例としてもっとも単純な構造のショットキーバリアダイオードとする。このほか、ｐｎダイオードやＭＯＳＦＥＴとすることもできる。 As shown in the sectional view of FIG. 1, for example, a gallium nitride compound (hereinafter referred to as GaN) laminated on a highly conductive silicon substrate 1 doped with phosphorus or arsenic at a high concentration of 1 × 10 19 cm −3 or more. There are semiconductor layers 2 and 3 (also abbreviated as gallium nitride). On the surface of the GaN semiconductor layer 3, an electrode film 4 selected from a metal exhibiting Schottky contact, for example, Au, Ni, Pd or the like is formed. In order to facilitate wire bonding or the like, a metal film 5 such as Al or Au may be further covered on the electrode film 4. On the surface of the silicon substrate 1 on the back side, an electrode film 6 made of a metal selected from, for example, Al, Ti, Ni, Au, or the like, which can obtain ohmic contact with silicon is formed. The type of the semiconductor device is not particularly limited, but here, as an example, a Schottky barrier diode having the simplest structure is used. In addition, a pn diode or a MOSFET can be used.
以下、説明する実施例１ではシリコン基板１は高濃度のｎ型であり、この上に積層されるＧａＮ半導体層２も同様に高濃度のｎ型である。通常、シリコン基板１上に結晶成長したＧａＮ半導体層には結晶欠陥が多い欠陥層が存在し、リーク電流が多く、また抵抗も高くなりやすいなどの不具合を持っている。そこで、この欠陥層近傍を高濃度、具体的にはＧａＮ半導体層２を５×１０１８ｃｍ−３以上にドーピングすることにより抵抗を低くすることができる。シリコン基板１上に結晶成長したＧａＮ半導体層２ではｎ型の場合、シリコンを不純物元素として用いるのが普通である。たとえば、１２００Ｖ耐圧の半導体装置とするには、低抵抗のＧａＮ半導体層２の上に積層されるＧａＮ半導体層３の厚さ１５μｍ、ドナー濃度１×１０１６ｃｍ−３程度にする必要がある。図１では、このような実施例１により得られる前記ＧａＮ半導体層２，３を備えるショトキーバリアダイオードを示した。 Hereinafter, in Example 1 to be described, the silicon substrate 1 is a high-concentration n-type, and the GaN semiconductor layer 2 stacked thereon is also a high-concentration n-type. Usually, the GaN semiconductor layer crystal-grown on the silicon substrate 1 has a defect layer with many crystal defects, which has a problem such as a large leakage current and a high resistance. Therefore, the resistance can be lowered by doping the vicinity of the defect layer at a high concentration, specifically, by doping the GaN semiconductor layer 2 to 5 × 10 18 cm −3 or more. In the case of the n-type GaN semiconductor layer 2 crystal-grown on the silicon substrate 1, silicon is usually used as an impurity element. For example, in order to obtain a semiconductor device with a withstand voltage of 1200 V, the GaN semiconductor layer 3 stacked on the low-resistance GaN semiconductor layer 2 needs to have a thickness of 15 μm and a donor concentration of about 1 × 10 16 cm −3 . FIG. 1 shows a Schottky barrier diode including the GaN semiconductor layers 2 and 3 obtained according to the first embodiment.
図１においては、ＧａＮ半導体層３の上に被着される電極膜４の周囲に、表面からＧａＮ半導体層３を貫通し、ＧａＮ半導体層２に到達し、シリコン基板１には達しない深さを有するメサ溝７−１が掘られ、さらにそのメサ溝７−１中を絶縁物８で埋め戻して充填する構造としている。この絶縁物８の熱膨張係数を適切な値にすることにより、ＧａＮ半導体層２、３とシリコン基板１との間で発生する前述の熱膨張係数差に起因する応力を緩和して、ウェハのそりを少なくすることができる。このような応力緩和を可能にするメサ溝７−１中への充填絶縁物８としては、ポリイミド樹脂、（ＣＶＤまたはＴＥＯＳ）ＳｉＯ２、ＳｉＮ材料などがある。このうち、ＳｉＯ２を用いれば、ウェハプロセスの初期にメサ溝構造を作成することができるために、ウェハプロセス全般にわたってウェハの反りを抑制して、製造工程を容易にすることができるので好ましい。このメサ溝構造は、ショトキーバリアダイオードの耐圧構造としても機能し、縦方向（基板の厚さ方向）への空乏層の広がりを容易にするものである。さらに応力緩和と耐圧維持を目的にしているため、ＧａＮ半導体層２、３の厚さ方向の８０％以上がメサ溝によって除去され、空乏層がメサ溝７−１の最下端に達しない設計にすれば、高耐圧を維持することが可能となる。 In FIG. 1, a depth that penetrates the GaN semiconductor layer 3 from the surface, reaches the GaN semiconductor layer 2, and does not reach the silicon substrate 1 around the electrode film 4 deposited on the GaN semiconductor layer 3. The mesa groove 7-1 having the structure is dug, and the mesa groove 7-1 is backfilled with the insulator 8 to be filled. By setting the thermal expansion coefficient of the insulator 8 to an appropriate value, stress due to the above-described difference in thermal expansion coefficient generated between the GaN semiconductor layers 2 and 3 and the silicon substrate 1 is relieved, and the wafer Sled can be reduced. Examples of the filling insulator 8 into the mesa groove 7-1 that enables such stress relaxation include polyimide resin, (CVD or TEOS) SiO 2 , SiN material, and the like. Of these, the use of SiO 2 is preferable because a mesa groove structure can be created at the initial stage of the wafer process, so that the warpage of the wafer can be suppressed throughout the wafer process and the manufacturing process can be facilitated. This mesa groove structure also functions as a breakdown voltage structure of the Schottky barrier diode, and facilitates the spread of the depletion layer in the vertical direction (the thickness direction of the substrate). Further, since the purpose is to relieve stress and maintain the breakdown voltage, 80% or more of the GaN semiconductor layers 2 and 3 in the thickness direction are removed by the mesa groove, and the depletion layer does not reach the lowest end of the mesa groove 7-1. As a result, it is possible to maintain a high breakdown voltage.
実施例２を示す図２においては、前記応力緩和と耐圧構造を兼ねたメサ溝７−２が、前記実施例１とは異なり、ＧａＮ半導体層２、３を貫通してシリコン基板１に達する深さを有することを示したものである。この結果、実施例１では発生し易い、メサ溝７−２の深さのばらつきがショトキーバリアダイオー特性へ与える影響を最小限にすることができる。その他の構成は実施例１と同じである。 In FIG. 2 showing the second embodiment, unlike the first embodiment, the mesa groove 7-2 serving both as the stress relaxation and the pressure-resistant structure penetrates the GaN semiconductor layers 2 and 3 and reaches the silicon substrate 1 in a depth. It shows that it has. As a result, the influence of the variation in the depth of the mesa groove 7-2, which is likely to occur in the first embodiment, on the Schottky barrier diode characteristics can be minimized. Other configurations are the same as those of the first embodiment.
実施例３を示す図３は、最終的にウェハからチップ状にデバイスを切り離すダイシング部とメサ溝７−３部分を兼ねる、すなわち、絶縁物８が充填されたメサ溝７−３の中央（基板の主表面に垂直な方向から見て）にダイシングラインが設けられるショトキーバリアダイオードの断面図である。その他の構成は実施例１と同じである。 FIG. 3 showing the third embodiment also serves as a dicing portion for finally separating the device from the wafer in a chip shape and the mesa groove 7-3 portion, that is, the center of the mesa groove 7-3 filled with the insulator 8 (substrate FIG. 3 is a cross-sectional view of a Schottky barrier diode in which a dicing line is provided (as viewed from a direction perpendicular to the main surface). Other configurations are the same as those of the first embodiment.
実施例４を示す図４は、空乏層終端部の表面に絶縁性のノンドープＧａＮ半導体層９部分を付加することによって、電極膜４、５の周囲のＧａＮ半導体層３表面における電界を緩和するものである。図４では基板として窒化ガリウム基板を用いた例を示したが、この実施例４においては前記図１〜図３と同様にシリコン基板１と低抵抗ＧａＮ半導体層２の積層基板にＧａＮ半導体層３とノンドープＧａＮ半導体層９を積層させた基板としてもかまわない。付加した絶縁性のノンドープＧａＮ半導体層９はエピタキシャル成長によって容易に形成することが可能となるだけでなく、さらに窒化ガリウム層（ドリフト層）３表面を保護する役割も持っている。この例では、またさらに絶縁性のノンドープＧａＮ半導体層９をチップの周辺から一部除去した構造としているが、この実施例４の変形例である図５の断面図に示すように、スクライブラインまで絶縁性のノンドープＧａＮ半導体層９を残していてもかまわない。絶縁性のノンドープＧａＮ半導体層９を周辺から一部除去した前記図４の場合には、絶縁性のノンドープＧａＮ半導体層９とドリフト層３の界面で発生しやすいリーク電流を抑制する効果があるので、好ましい。 FIG. 4 showing Example 4 is an example in which an electric field on the surface of the GaN semiconductor layer 3 around the electrode films 4 and 5 is relaxed by adding an insulating non-doped GaN semiconductor layer 9 portion to the surface of the depletion layer termination portion. It is. Although FIG. 4 shows an example in which a gallium nitride substrate is used as the substrate, in this Example 4, the GaN semiconductor layer 3 is formed on the laminated substrate of the silicon substrate 1 and the low resistance GaN semiconductor layer 2 as in FIGS. And a substrate on which the non-doped GaN semiconductor layer 9 is laminated. The added insulating non-doped GaN semiconductor layer 9 can be easily formed by epitaxial growth, and also has a role of protecting the surface of the gallium nitride layer (drift layer) 3. In this example, the insulating non-doped GaN semiconductor layer 9 is partly removed from the periphery of the chip. However, as shown in the cross-sectional view of FIG. The insulating non-doped GaN semiconductor layer 9 may be left. In the case of FIG. 4 in which the insulating non-doped GaN semiconductor layer 9 is partially removed from the periphery, there is an effect of suppressing a leak current that tends to occur at the interface between the insulating non-doped GaN semiconductor layer 9 and the drift layer 3. ,preferable.
実施例５を示す図６は、図４において絶縁性のノンドープＧａＮ半導体層９とした部分が、絶縁性のノンドープＧａＮ半導体層９とその上に積層される導電性ＧａＮ半導体層１１からなる。これは絶縁性のノンドープＧａＮ半導体層９だけの場合に生じ易い、外来イオンに起因する耐圧低下を回避して、付着した外来イオンを不活性化して半導体内部に発生する電界に及ぼす影響を小さくして耐圧を安定化させる役割を持っている。この導電性ＧａＮ半導体層１１は窒化ガリウム層にシリコンをドープしたｎ型窒化ガリウム層か、あるいはＡｌＧａＮ層を用いてもよい。ＡｌＧａＮ層の場合にはＨＥＭＴデバイスに応用されるので、よく知られているように、ＡｌＧａＮ半導体層とノンドープ窒化ガリウム層の間にピエゾ効果によってキャリア電荷が発生し、外部電荷をシールドすることができる。この場合においても、前記図４に対する図５に対応するように、チップの最周辺まで絶縁性のノンドープＧａＮ半導体層９と導電性ＧａＮ半導体層１１を除去しない構造（図示せず）であってもかまわない。この場合、導電性ＧａＮ半導体層１１を通して、リーク電流が発生するが、抵抗が十分に大きければそれを一定の値に制限することができるとともに、リーク電流により、導電性ＧａＮ半導体層１１に均一な電界が印加されるので、前述の外来の電荷による影響を小さく抑えることが可能となるメリットがある。 In FIG. 6 showing the fifth embodiment, the insulating non-doped GaN semiconductor layer 9 in FIG. 4 is composed of the insulating non-doped GaN semiconductor layer 9 and the conductive GaN semiconductor layer 11 stacked thereon. This avoids a decrease in breakdown voltage due to foreign ions, which is likely to occur when only the insulating non-doped GaN semiconductor layer 9 is used, and reduces the influence on the electric field generated inside the semiconductor by inactivating the attached foreign ions. Has a role to stabilize the pressure resistance. The conductive GaN semiconductor layer 11 may be an n-type gallium nitride layer doped with silicon in a gallium nitride layer, or an AlGaN layer. Since the AlGaN layer is applied to a HEMT device, as is well known, carrier charge is generated between the AlGaN semiconductor layer and the non-doped gallium nitride layer by the piezo effect, and external charges can be shielded. . Even in this case, as shown in FIG. 5 with respect to FIG. 4, the structure (not shown) in which the insulating non-doped GaN semiconductor layer 9 and the conductive GaN semiconductor layer 11 are not removed to the outermost periphery of the chip. It doesn't matter. In this case, a leakage current is generated through the conductive GaN semiconductor layer 11, but if the resistance is sufficiently large, it can be limited to a certain value, and the leakage current can cause the conductive GaN semiconductor layer 11 to be uniform. Since an electric field is applied, there is a merit that it is possible to suppress the influence of the above-described external charges.
実施例６を示す図７は、メサ溝７−２については、シリコン基板１に達する深さのメサ溝を有する前記実施例２と同様としてメサ溝７−２形成時の深さのばらつきを抑制し、空乏層終端部の表面に絶縁性のノンドープＧａＮ半導体層９部分を付加する点については、実施例４と同様にすることにより、電極膜４、５の周囲の電界を緩和する両耐圧構造を組み合わせてより大きな効果を得ようとするものである。 FIG. 7 showing Example 6 shows that the mesa groove 7-2 suppresses variation in depth when the mesa groove 7-2 is formed as in the case of Example 2 having a mesa groove having a depth reaching the silicon substrate 1. FIG. A double breakdown voltage structure that relaxes the electric field around the electrode films 4 and 5 by adding the insulating non-doped GaN semiconductor layer 9 portion to the surface of the depletion layer termination portion in the same manner as in Example 4. To obtain a greater effect.
さらに、同様にして、絶縁性のノンドープＧａＮ半導体層９とドリフト層３の界面で発生するリーク電流を抑制するために、同様に実施例１〜３と実施例４〜５を組み合わせた耐圧構造とすることができる。 Further, similarly, in order to suppress the leakage current generated at the interface between the insulating non-doped GaN semiconductor layer 9 and the drift layer 3, the breakdown voltage structure in which Examples 1 to 3 and Examples 4 to 5 are similarly combined. can do.
以上のように、本発明にかかる半導体装置は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for a power semiconductor device used in a power conversion device such as an inverter, a power supply device such as various industrial machines, and an automobile igniter.
１ シリコン基板、
２ 高濃度窒化ガリウム化合物（ＧａＮ）半導体層、
３ 高抵抗窒化ガリウム化合物（ＧａＮ）半導体層（ドリフト層）、
４ ショットキー金属電極膜、
５ 表面接合用の電極膜、
６ 裏面接合用の電極膜、
７−１ 応力と電界緩和のためのメサ溝、
７−２ 応力と電界緩和のためのメサ溝、
７−３ 応力と電界緩和のためのメサ溝、
７−４ 応力と電界緩和のためのメサ溝、
８ 絶縁物、
９ 絶縁性ノンドープ窒化ガリウム化合物半導体層、
１０ 窒化ガリウム基板、
１１ 導電性窒化ガリウム化合物半導体層。
1 silicon substrate,
2 High concentration gallium nitride compound (GaN) semiconductor layer,
3 high resistance gallium nitride compound (GaN) semiconductor layer (drift layer),
4 Schottky metal electrode film,
5 Electrode film for surface bonding,
6 Electrode film for backside bonding,
7-1 Mesa groove for stress and electric field relaxation,
7-2 Mesa groove for stress and electric field relaxation,
7-3 Mesa groove for stress and electric field relaxation,
7-4 Mesa groove for stress and electric field relaxation,
8 Insulator,
9 Insulating non-doped gallium nitride compound semiconductor layer,
10 Gallium nitride substrate,
11 Conductive gallium nitride compound semiconductor layer.
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