JP2012078582A - 表示パネル駆動回路、表示装置、及び電子機器 - Google Patents

Abstract

【課題】表示パネルの画素の残留電荷を適切に放電させることができる表示パネル駆動回路を提供する。
【解決手段】表示パネル（液晶パネル２１）を駆動する表示パネル駆動回路１は、各画素を駆動するアクティブ素子のソース線に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路２２と、アクティブ素子のゲート線に対してアクティブ素子をオン／オフさせるゲート電圧を印加するゲート線駆動回路２３と、電源オフの指令が入力された場合、駆動電圧と表示パネル（液晶パネル２１）の共通電極２５の電位とを基準電位に制御するとともに、各々のソース線に対して駆動電圧を印加し、且つ各々のゲート線に対してアクティブ素子をオンさせる制御をした後、全てのソース線に対して一斉に駆動電圧の印加を停止する制御をしてから電源オフする制御部３とを備える。
【選択図】図１

Description

本発明は、表示パネル駆動回路、表示装置、及び電子機器に関する。

従来、各画素の表示階調が各画素の電極間の蓄積電荷によって決まることにより映像が表示される表示パネルには、各画素に蓄積された電荷を保持するための保持容量が必要である。しかし、表示パネルにおいて、画素に直流電圧が印加され続けた場合、保持容量に直流電圧成分の電荷が保持されたままとなり、残像や焼き付きといった現象が生じる。このため、表示パネルに映像を表示する場合、表示パネルを駆動する表示パネル駆動回路が画素に対して印加する電圧を交流駆動することにより、画素に直流電圧が印加され続けることを防止している。

ところで、電源の停止時等の過渡的な状態において、表示パネル駆動回路が正常に交流駆動されない場合、画素に直流電圧が印加されてしまうことや保持容量に蓄積された電荷が放電されずに残ったままになることにより、画素に直流電圧が印加され続けた場合と同様の状態になる。これにより、表示パネルにおいて、残像や焼き付きといった現象が生じる。このため、電源の停止直前の一定期間において、各画素の電極間の蓄積電荷が零となるような所定の電圧を映像信号として印加することで、画素に直流電圧が印加されることを防止するとともに、保持容量の蓄積電荷を放電させる方法が提案されている（例えば、特許文献１）。

特開２００３−１７３１７２号公報

しかしながら、表示パネルの共通電極（対向電極）電位は、上述のように映像信号として印加される所定の電圧と必ずしも同電位とは限らず、その電位差によりわずかな直流電圧が画素に印加されてしまうことや保持容量の放電が十分にできないことにより、表示パネルの画素に電荷が残ってしまうという問題がある。

本発明は、このような事情に鑑みてなされたもので、その目的は、表示パネルの画素の残留電荷を適切に放電させることができる表示パネル駆動回路、表示装置、及び電子機器を提供することにある。

この発明は上述した課題を解決するためになされたもので、本発明に記載の表示パネル駆動回路は、各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる表示パネルを駆動する表示パネル駆動回路であって、前記各画素を駆動するアクティブ素子のソース線に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路と、前記アクティブ素子のゲート線に対して前記アクティブ素子をオン／オフさせるゲート電圧を印加するゲート線駆動回路と、電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、各々の前記ソース線に対して前記駆動電圧を印加し、且つ各々の前記ゲート線に対して前記アクティブ素子をオンさせる制御をした後、全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止する制御をしてから電源オフする制御部とを備えることを特徴とする。

この発明によると、電源オフの指令が入力された場合、制御部は、ソース線駆動回路により表示パネルの各画素を駆動するアクティブ素子のソース線に印加される駆動電圧と、表示パネルの共通電極とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、その後、制御部は、ソース線駆動回路により全ての画素の各ソース線に対して駆動電圧を印加させないように制御してから電源をオフする。そのため、電力供給が停止される過渡的な状態において当該駆動電圧及び共通電極に電圧変動が発生した場合でも、各画素の電極間に変動した電圧が印加されず、各画素の電極間の電荷が放電された状態が維持される。よって、本発明の表示パネル駆動回路は、表示パネルの画素の残留電荷を適切に放電させることができる。また、制御部は、全ての画素の各ソース線に対して一斉に駆動電圧を印加させないように制御するため、表示パネルに映像信号を表示させる際に各ソース線を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で放電制御処理を終了して電源をオフすることができる。

また、本発明に記載の表示パネル駆動回路は、各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる表示パネルを駆動する表示パネル駆動回路であって、前記各画素を駆動するアクティブ素子のソース線に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路と、前記アクティブ素子のゲート線に対して前記アクティブ素子をオン／オフさせるゲート電圧を印加するゲート線駆動回路と、電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、各々の前記ソース線に対して前記駆動電圧を印加し、且つ各々の前記ゲート線に対して前記アクティブ素子をオンさせる制御をした後、全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をしてから電源オフする制御部とを備えることを特徴とする。

この発明によると、電源オフの指令が入力された場合、制御部は、ソース線駆動回路により表示パネルの各画素を駆動するアクティブ素子のソース線に印加される駆動電圧と、表示パネルの共通電極とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、その後、制御部は、ゲート線駆動回路により全ての画素のアクティブ素子をオフさせる制御をしてから電源をオフする。そのため、電力供給が停止される過渡的な状態において当該駆動電圧及び共通電極に電圧変動が発生した場合でも、各画素の電極間に変動した電圧が印加されず、各画素の電極間の電荷が放電された状態が維持される。よって、本発明の表示パネル駆動回路は、表示パネルの画素の残留電荷を適切に放電させることができる。また、制御部は、全ての画素の各ゲート線に対して一斉に全ての画素のアクティブ素子をオフさせる制御をするため、表示パネルに映像信号を表示させる際に各ゲート線を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で放電制御処理を終了して電源をオフすることができる。

また、本発明に記載の表示パネル駆動回路において、前記制御部は、電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、全ての前記ソース線に対して一斉に前記駆動電圧を印加し、且つ全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御をした後、全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止する制御、または全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をしてから電源オフすることを特徴とする。

この発明によると、制御部は、ソース線駆動回路により表示パネルの各画素を駆動するアクティブ素子のソース線に印加される駆動電圧と、表示パネルの共通電極とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、全ての画素の各ソース線に対して一斉に前記駆動電圧を印加するとともに、全ての画素の各ゲート線に対して一斉にアクティブ素子をオンさせる制御をするため、表示パネルに映像信号を表示させる際に各ソース線及び各ゲート線を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で各画素のそれぞれの電極を基準電位にして電極間の蓄積電荷を放電することができる。

また、本発明に記載の表示パネル駆動回路は、外部電源から供給される電圧を検出する電圧検出部を備え、前記制御部は、前記電圧検出部により検出される電圧が所定の閾値以下の場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御することを特徴とする。
この発明によると、表示パネル駆動回路は、外部電源から供給される電力が遮断された場合であっても、表示パネルの画素の残留電荷を適切に放電させることができる。

また、本発明に記載の表示パネル駆動回路は、前記駆動電圧または前記基準電位の何れかを前記ソース線駆動回路に出力する第１の切替部と、所定の電位または基準電位の何れかを前記表示パネルの共通電極に出力する第２の切替部とを備え、前記制御部は、電源オフの指令が入力された場合、前記第１の切替部及び前記第２の切替部を制御してそれぞれ前記基準電位を出力させることを特徴とする。
この発明によると、制御部は、少なくとも１つの制御信号のみで第１の切替部及び第２の切替部を切替えることにより、ソース線駆動回路により表示パネルの各画素を駆動するアクティブ素子のソース線に印加される駆動電圧と、表示パネルの共通電極とを共通電位に制御することができる。

また、本発明に記載の表示パネル駆動回路において、前記基準電位は、接地電位であることを特徴とする。
この発明によると、制御部は、ソース線駆動回路により表示パネルの各画素を駆動するアクティブ素子のソース線に印加される駆動電圧と、表示パネルの共通電極とを接地電位に制御するため、各画素の電極間の蓄積電荷が放電される。よって、本発明の表示パネル駆動回路は、表示パネルの画素の残留電荷を適切に放電させることができる。

また、本発明に記載の表示パネル駆動回路において、前記ソース線駆動回路は、複数の出力端子を備えているシフトレジスターと、前記シフトレジスターの複数の出力端子にそれぞれ接続されている複数のソース出力制御部とを備え、複数の前記ソース出力制御部は、それぞれ、第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子にプリチャージ制御信号が入力され、第３の入力端子にソース線イネーブル信号が入力され、前記ソース出力制御部の出力端子が前記アクティブ素子の前記ソース線に接続されており、前記制御部は、電源オフの指令が入力された場合、前記プリチャージ制御信号を制御して全ての前記ソース線に対して一斉に前記駆動電圧を印加させる制御、または、前記プリチャージ制御信号及び前記ソース線イネーブル信号を制御して全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止させる制御をすることを特徴とする。
この発明によると、表示パネル駆動回路は、表示パネルを駆動するために必要な制御信号を放電制御処理の制御信号としているため、新たに別の制御信号を追加することなく、放電制御処理を実行することができる。

また、本発明に記載の表示パネル駆動回路において、複数の前記ソース出力制御部は、それぞれ、第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子に前記ソース線イネーブル信号が入力されるＡＮＤ回路と、第１の入力端子が前記ＡＮＤ回路の出力端子に接続され、第２の入力端子に前記プリチャージ制御信号が入力されるＯＲ回路と、ゲート端子が前記ＯＲ回路の出力端子に接続され、ソース端子に前記駆動電圧が印加され、ドレイン端子が前記アクティブ素子の前記ソース線に接続されているスイッチング素子との組みを備え、前記制御部は、電源オフの指令が入力された場合、前記プリチャージ制御信号をアサートレベルに制御して全ての前記スイッチング素子を一斉にオンさせる制御、または、前記プリチャージ制御信号及び前記ソース線イネーブル信号をネゲートレベルに制御して全ての前記スイッチング素子を一斉にオフさせる制御をすることを特徴とする。
この発明によると、表示パネル駆動回路は、表示パネルを駆動するために必要な制御信号および表示パネルに必要な駆動回路を放電制御処理の制御信号及び駆動回路としているため、新たな別の制御信号、及び表示パネルにおける駆動回路を追加することなく、放電制御処理を実行することができる。

また、本発明に記載の表示パネル駆動回路において、前記ゲート線駆動回路は、複数の出力端子を備えているシフトレジスターと、前記シフトレジスターの複数の出力端子にそれぞれ接続されている複数のゲート出力制御部とを備え、複数の前記ゲート出力制御部は、それぞれ、第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子にゲート線プリセット信号が入力され、第３の入力端子にゲート線イネーブル信号が入力され、前記ゲート出力制御部の出力端子が前記アクティブ素子の前記ゲート線に接続されており、前記制御部は、電源オフの指令が入力された場合、前記ゲート線プリセット信号を制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御、または、前記ゲート線プリセット信号及び前記ゲート線イネーブル信号を制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をすることを特徴とする。
この発明によると、表示パネル駆動回路は、表示パネルを駆動するために必要な制御信号を放電制御処理の制御信号としているため、新たに別の制御信号を追加することなく、放電制御処理を実行することができる。

また、本発明に記載の表示パネル駆動回路において、複数の前記ゲート出力制御部は、それぞれ、第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子に前記ゲート線イネーブル信号が入力されるＡＮＤ回路と、第１の入力端子が前記ＡＮＤ回路の出力端子に接続され、第２の入力端子に前記ゲート線プリセット信号が入力され、出力端子が前記アクティブ素子の前記ゲート線に接続されているＯＲ回路との組みを備え、前記制御部は、電源オフの指令が入力された場合、前記ゲート線プリセット信号をアサートレベルに制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御、または、前記ゲート線プリセット信号及び前記ゲート線イネーブル信号をネゲートレベルに制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をすることを特徴とする。
この発明によると、表示パネル駆動回路は、表示パネルを駆動するために必要な制御信号および表示パネルに必要な駆動回路を放電制御処理の制御信号及び駆動回路としているため、新たな別の制御信号、及び表示パネルにおける駆動回路を追加することなく、放電制御処理を実行することができる。

また、本発明に記載の表示装置は、各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる前記表示パネルと、本発明における表示パネル駆動回路とを備えることを特徴とする。
この発明によると、表示装置は、上述の表示パネル駆動回路を備えるため、表示装置の備えている表示パネルの画素の残留電荷を適切に放電させることができる。

また、本発明に記載の電子機器は、本発明における表示装置を備えることを特徴とする。
この発明によると、電子機器は、上述の表示装置を備えるため、電子機器の備えている表示パネルの画素の残留電荷を適切に放電させることができる。

第１実施形態における表示装置１０の構成を示す概略ブロック図である。 第１実施形態における表示部２０の構成を示す概略等価回路図である。 第１実施形態における放電制御処理を示すタイミングチャートである。 第２実施形態における表示部２０の構成を示す概略等価回路図である。 第２実施形態における放電制御処理を示すタイミングチャートである。 第３実施形態における表示装置１０の構成を示す概略ブロック図である。 第４実施形態のプロジェクター１００の構成を示す概略ブロック図である。

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。

＜第１実施形態＞
図１は、本発明の第１実施形態による表示パネル駆動回路１により液晶パネル２１（表示パネル）が駆動される表示装置１０の構成を示す概略ブロック図である。表示装置１０は、表示部２０、制御部３、映像信号処理部４、Ｄ／Ａ変換部５ａ,５ｂ、極性変換部６、増幅部８ａ,８ｂ、切替部９ａ（第１の切替部）、切替部９ｂ（第２の切替部）、コンデンサーＣ１、操作部１１、及び電源部１２を備えている。

表示部２０は、液晶パネル２１、ソース線駆動回路２２、及びゲート線駆動回路２３を備えている。液晶パネル２１は、各画素の表示階調が各画素の電極間の蓄積電荷によって決まる表示パネルである。例えば、液晶パネル２１は、ガラス基板などの透明基板が２枚貼りあわされ、その間に液晶が封入された構成となっており、マトリクス状に配列された各画素に蓄積される電荷により液晶が駆動されて各画素の表示階調が決まる。また、液晶パネル２１は、反射板を備え、外部からの入射光を反射して映像を表示する反射型の液晶パネル２１である。ソース線駆動回路２２及びゲート線駆動回路２３は、制御部３の制御により、液晶パネル２１においてマトリクス状に配列された各画素に電荷を蓄積させる駆動をする。表示部２０の詳細な構成については、図２を用いて後述する。
なお、液晶パネル２１は、反射型に限定されるものではなく、バックライトの光を透過して映像を表示する透過型や、反射型と透過型との両方の特性を有する半透過型としてもよい。

映像信号処理部４は、制御部３の制御により、入力されるデジタル映像信号に対して信号処理を実行し、Ｄ／Ａ変換部５ａに出力する。ここで、映像信号処理部４が実行する信号処理は、例えば、コントラスト補正処理、階調補正処理、または色補正処理等である。Ｄ／Ａ変換部５ａは、制御部３の制御により、映像信号処理部４から入力される映像信号をデジタル信号からアナログ信号に変換して極性変換部６に出力する。

極性変換部６は、液晶パネル２１に対して直流電圧が印加され続けないように映像信号を直流信号から交流信号に変換する。極性変換部６は、制御部３の制御により、Ｄ／Ａ変換部５ａから入力される映像信号を、例えば１水平期間毎に極性変換して増幅部８ａに出力する。増幅部８ａは、極性変換部６から入力される極性変換された映像信号を、切替部９ａ（第１の切替部）に出力する。切替部９ａ（第１の切替部）は、制御部３の制御により、増幅部８ａから入力される映像信号、または接地電位の何れかを選択して、表示部２０のソース線駆動回路２２に出力する。ここで、切替部９ａ（第１の切替部）は、液晶パネル２１に映像が表示される通常の駆動状態においては、制御部３の制御により、増幅部８ａから入力される映像信号を選択して表示部２０のソース線駆動回路２２に出力する。

また、Ｄ／Ａ変換部５ｂは、制御部３から共通電極２５に印加するための所定の電位が入力され、入力された所定の電位をデジタル信号からアナログ信号に変換して増幅部８ｂに出力する。増幅部８ｂは、Ｄ／Ａ変換部５ｂから入力された所定の電位を増幅して切替部９ｂ（第２の切替部）に出力する。切替部９ｂ（第２の切替部）は、制御部３の制御により、増幅部８ｂから入力される共通電極２５に印加するための所定の電位、または接地電位の何れかを選択して、表示部２０の共通電極２５に出力する。また、増幅部８ｂの出力端子には、一端が接地されているコンデンサーＣ１の他端が接続されている。このコンデンサーＣ１は、共通電極２５に対して共通電極２５の電位を安定して供給するための容量を有している。ここで、切替部９ｂ（第２の切替部）は、液晶パネル２１に映像が表示される通常の駆動状態においては、制御部３の制御により、増幅部８ｂから入力される共通電極２５に印加するための所定の電位を選択して表示部２０の共通電極２５に出力する。

操作部１１は、操作スイッチを備えており、ユーザーに操作されることに応じて操作信号を制御部３または電源部１２に出力する。操作部１１は、電源オン／オフ操作スイッチを備えており、ユーザーに操作されることに応じて、電源オンまたは電源オフの指令を示す電源オン／オフ信号を制御部３及び電源部１２に出力する。例えば、操作部１１において、電源オンの操作がされた場合、電源オン／オフ信号はＨｉｇｈレベルの状態になる。また、操作部１１において、電源オフの操作がされた場合、電源オン／オフ信号はＬｏｗレベルの状態になる。

電源部１２は、操作部１１において電源オンの操作がされることに基づいて、表示装置１０が備えている各部に電力を供給する電源（電源Ａ及び電源Ｂ）を備えている。電源Ａの電力は、制御系回路を駆動する直流電力であり、制御部３、映像信号処理部４、及びＤ／Ａ変換部５ａ,５ｂに供給される。また、電源Ｂの電力は、液晶パネル２１を駆動する直流電力であり、極性変換部６、増幅部８ａ,８ｂ、及び表示部２０に供給される。ここで、電源Ａの電圧と電源Ｂの電圧との関係は、例えば「電源Ａの電圧」＜「電源Ｂの電圧」の関係であって、一例として、電源Ａの電圧は５Ｖ、電源Ｂの電圧は１５Ｖである。また、操作部１１において電源オフの操作がされることに基づいて、電源部１２は、制御部３の制御により電源（電源Ａ及び電源Ｂ）をオフして電力の供給を停止する。

制御部３は、表示制御部３１、及び電源制御部３２を備えている。表示制御部３１は、液晶パネル２１に入力する映像信号を生成するために、映像信号処理部４、Ｄ／Ａ変換部５ａ、及び極性変換部６に制御信号を出力する。また、表示制御部３１は、共通電極２５に出力する電位が液晶パネル２１の特性によって決まる所定の電位に設定される様に、Ｄ／Ａ変換部５ｂに制御信号を出力する。また、表示制御部３１は、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）に切替制御信号（Ｓｅｌ）を出力する。例えば、表示制御部３１が切替制御信号（Ｓｅｌ）をＨｉｇｈレベルに制御した場合、切替部９ａ（第１の切替部）において映像信号が選択され、また、切替部９ｂ（第２の切替部）において共通電極２５に印加するための所定の電位が選択される。一方、表示制御部３１が切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御した場合、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）において接地電位が選択される。

また、制御部３の表示制御部３１は、表示部２０のソース線駆動回路２２及びゲート線駆動回路２３に、液晶パネル２１を駆動するための制御信号を出力する。例えば、表示制御部３１は、水平スタート信号（Ｈ−Ｓｔａｒｔ）、水平クロック信号（Ｈ−Ｃｌｏｃｋ）、ソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）を表示部２０のソース線駆動回路２２に出力する。また、表示制御部３１は、垂直スタート信号（Ｖ−Ｓｔａｒｔ）、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）、ゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）、及びゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）を表示部２０のゲート線駆動回路２３に出力する。

制御部３の電源制御部３２は、操作部１１において電源オンの操作がされた場合、電源部１２から電力が供給されて起動する。そして、電源制御部３２は、起動した後、所定のタイミングにより表示制御部３１のリセットを解除して動作を開始させる。また、電源制御部３２は、操作部１１において電源オフの操作がされた場合、所定のタイミングにより表示制御部３１をリセットして表示制御部３１から出力される制御信号をＬｏｗレベルに制御した後、所定のタイミングにより電源部１２に電源（電源Ａ及び電源Ｂ）をオフする制御をして電力の供給を停止させる。

ここで、例えば、電源制御部３２は、表示制御部３１のリセットを解除する場合、電源制御部３２から表示制御部３１へ入力するリセット信号（Ｒｅｓｅｔ）をＨｉｇｈレベルに制御する。また、電源制御部３２は、表示制御部３１をリセットする場合、電源制御部３２から表示制御部３１へ入力するリセット信号（Ｒｅｓｅｔ）をＬｏｗレベルに制御する。

図２は、本第１実施形態における表示部２０の構成を示す概略等価回路図である。表示部２０は、液晶パネル２１、ソース線駆動回路２２、及びゲート線駆動回路２３を備えている。液晶パネル２１は、各画素の表示階調が各画素の電極間の蓄積電荷によって決まる表示パネルである。また、液晶パネル２１においてマトリクス状に配列された各画素には、アクティブ素子４１として薄膜トランジスター（ＴＦＴ）が備えられている。ソース線駆動回路２２は、各画素を駆動するアクティブ素子４１のソース線４５に対して表示階調に対応した駆動電圧を印加するか否かを切替える。また、ゲート線駆動回路２３は、アクティブ素子４１のゲート線４６に対してアクティブ素子４１をオン／オフさせるゲート電圧を印加する。

図２に示す液晶パネル２１は、水平（Ｘ）方向にｎ列のソース線４５と垂直（Ｙ）方向にｍ行のゲート線４６とを備えている。また、液晶パネル２１は、ｎ列のソース線４５とｍ行のゲート線４６との交差に対応して、水平ｎ列×垂直ｍ行のマトリクス状に配列された複数の画素Ｐ１１〜Ｐｍｎを備えている。

液晶パネル２１において、水平ｎ列×垂直ｍ行の複数の画素Ｐ１１〜Ｐｍｎは、それぞれ同様の構成であり、画素Ｐ１１の構成について説明する。画素Ｐ１１は、アクティブ素子４１、液晶４２、画素電極４２ａ、対向電極４２ｂ、及び保持容量４３を備えている。
アクティブ素子４１のソース端子はソース線４５に接続され、ゲート端子はゲート線４６に接続されている。また、アクティブ素子４１のドレイン端子は、画素電極４２ａに接続されている。液晶４２は、画素電極４２ａと、画素電極４２ａに対向して配置されている対向電極４２ｂとの間に挟持されている。保持容量４３の一端は画素電極４２ａに、他端は対向電極４２ｂに接続されている。また、対向電極４２ｂは共通電極２５に接続されている。

水平ｎ列のうちのそれぞれ同じ１列に配列されている画素、例えば画素Ｐ１１〜Ｐｍ１におけるそれぞれのアクティブ素子４１のソース端子は、ｎ列のソース線４５のうち同じ１列のソース線４５にそれぞれ接続されている。また、垂直ｍ行のうちのそれぞれ同じ１行に配列されている画素、例えば画素Ｐ１１〜Ｐ１ｎにおけるそれぞれのアクティブ素子４１のゲート端子は、ｍ行のゲート線４６のうち同じ１行のゲート線４６にそれぞれ接続されている。

ソース線駆動回路２２は、複数の出力端子を備えているシフトレジスター５０ａと、シフトレジスター５０ａの複数の出力端子にそれぞれ接続されているｎ個のソース出力制御部５１とを備えている。ソース線駆動回路２２のシフトレジスター５０ａのデータ端子（Ｄ）は、水平スタート信号（Ｈ−Ｓｔａｒｔ）が入力される端子に接続されている。また、シフトレジスター５０ａのクロック端子（ＣＬＫ）は、水平クロック信号（Ｈ−Ｃｌｏｃｋ）が入力される端子に接続されている。そして、シフトレジスター５０ａの出力端子ＱＸ１〜ＱＸｎは、ｎ個のソース出力制御部５１の入力端子にそれぞれ接続されている。

ｎ個のソース出力制御部５１は、それぞれ、ＡＮＤ回路５２、ＯＲ回路５３、及びスイッチング素子５４を備えている。ｎ個のソース出力制御部５１はそれぞれ同様の構成であり、シフトレジスター５０ａの出力端子ＱＸ１に接続されている１つのソース出力制御部５１についての構成について説明する。ＡＮＤ回路５２の第１の入力端子はシフトレジスター５０ａの出力端子ＱＸ１に接続され、第２の入力端子はソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）が入力される端子に接続されている。ＯＲ回路５３の第１の入力端子はＡＮＤ回路５２の出力端子に接続され、第２の入力端子はプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）が入力される端子に接続されている。スイッチング素子５４のゲート端子はＯＲ回路５３の出力端子Ｘ１に接続され、ソース端子は映像信号が入力される端子（表示階調に対応した駆動電圧が印加される端子）、ドレイン端子はアクティブ素子４１のソース線４５が接続されている。本実施形態においては、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）のアサートレベルをＨｉｇｈレベルとし、ネゲートレベルをＬｏｗレベルとする。

ゲート線駆動回路２３は、シフトレジスター５０ｂを備えている。ゲート線駆動回路２３のシフトレジスター５０ｂのデータ端子（Ｄ）は、垂直スタート信号（Ｖ−Ｓｔａｒｔ）が入力される端子に接続されている。また、シフトレジスター５０ｂのクロック端子（ＣＬＫ）は、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）が入力される端子に接続されている。そして、シフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍは、液晶パネル２１のｍ行のゲート線４６にそれぞれ接続されている。

上述した表示部２０において、ソース線駆動回路２２、及びゲート線駆動回路２３の駆動により、入力される映像信号に基づく表示階調に対応した駆動電圧が液晶パネル２１のアクティブ素子４１を介して画素電極４２ａに印加される。また、対向電極４２ｂには、共通電極２５の電位が供給される。これにより、各画素の画素電極４２ａと対向電極４２ｂ（共通電極２５）との電極間にある液晶４２及び保持容量４３に電荷が蓄積され、この蓄積された電荷に基づいて液晶４２が駆動されて、液晶パネル２１に映像が表示される。

以上、説明した第１実施形態の表示装置１０の構成において、操作部１１から電源オフの指令が入力された場合、制御部３は、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）を制御することにより、映像信号（表示階調に対応した駆動電圧）と液晶パネル２１（表示パネル）の共通電極２５の電位とを接地電位に制御する。更に、制御部３は、液晶パネル２１の各々のソース線４５に対して接地電位に制御した駆動電圧を印加し、且つ各々のゲート線４６に対してアクティブ素子４１を順次オンさせる制御をすることで、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位を接地電位にする。これにより、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とが同一の接地電位に制御されて、画素Ｐ１１〜Ｐｍｎの全ての電極間に蓄積されている電荷が放電される。その後、制御部３は、全てのソース出力制御部５１のスイッチング素子５４をオフさせることにより全てのソース線４５に対して一斉に駆動電圧の印加を停止する制御をしてから、電源をオフする。

上述の制御をより詳しく説明する。ソース出力制御部５１は、制御部３から入力されるプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）に基づいて、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に駆動電圧を印加するか否かを切替える。
電源オフの指令が入力された場合、制御部３は、切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御することにより、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）において駆動電圧と共通電極２５の電位とを接地電位に制御する。また、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）をＨｉｇｈレベルすなわちアサートレベルに制御することにより、ＯＲ回路５３の出力端子Ｘ１〜Ｘｎの全てをＨｉｇｈレベルにさせて全てのスイッチング素子５４をオンさせる。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に接地電位に制御した駆動電圧を印加する。

次に、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）をＬｏｗレベルすなわちネゲートレベルに制御することにより、ＯＲ回路５３の出力端子Ｘ１〜Ｘｎの全てをＬｏｗレベルにさせて全てのスイッチング素子５４をオフさせる。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に駆動電圧の印加を停止する。その後、制御部３は、電源部１２に電源をオフする制御をして電力の供給を停止させる。

次に、本第１実施形態における、動作について説明する。
図３は、本第１実施形態における電源オフ時の放電制御処理を示すタイミングチャートである。図３は、表示パネル駆動回路１が液晶パネル２１に画像を表示させている状態から、操作部１１において電源オフの操作がされて電源の供給を停止するまでの各部の信号を示している。図３に示す時刻ｔ１から時刻ｔ１０の期間において、表示パネル駆動回路１は、液晶パネル２１に画像を表示させている状態にある。また、図３に示す時刻ｔ１０において電源オフの操作がされ、時刻ｔ１６において、制御部３は電源部１２に電源をオフする制御をして電力の供給を停止させている。

まず、時刻ｔ１から時刻ｔ１０の期間において、表示パネル駆動回路１が液晶パネル２１に画像を表示させている場合について説明する。操作部１１において電源オンされた場合、電源オン／オフ信号はＨｉｇｈレベルの状態になり、制御部３の電源制御部３２は、電源部１２から電力が供給されて起動する。そして、電源制御部３２は、制御部３の表示制御部３１へ入力するリセット信号（Ｒｅｓｅｔ）をＨｉｇｈレベルに制御して表示制御部３１のリセットを解除する。次に、表示制御部３１は、切替制御信号（Ｓｅｌ）をＨｉｇｈレベルに制御する。これにより、切替部９ａ（第１の切替部）において映像信号が選択され、また切替部９ｂ（第２の切替部）において共通電極２５に印加するための所定の電位が選択されて、表示制御部３１は、選択された映像信号と共通電極２５に印加するための所定の電位とを表示部２０にそれぞれ出力する。

また、制御部３の制御によりソース線駆動回路２２及びゲート線駆動回路２３は、入力される映像信号に基づいた映像を液晶パネル２１に表示させる。
ソース線駆動回路２２のシフトレジスター５０ａは、制御部３から水平スタート信号（Ｈ−Ｓｔａｒｔ）及び水平クロック信号（Ｈ−Ｃｌｏｃｋ）が入力され、水平スタート信号（Ｈ−Ｓｔａｒｔ）のパルスを、水平クロック信号（Ｈ−Ｃｌｏｃｋ）のパルスのタイミングに従ってシフトレジスター５０ａの出力端子ＱＸ１〜ＱＸｎに順次出力する。シフトレジスター５０ａの出力端子ＱＸ１〜ＱＸｎから順次出力されるパルスは、ソース出力制御部５１のＡＮＤ回路５２においてソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）のパルス幅に制限され、ＯＲ回路５３の一方の入力端子に入力される。映像表示期間においては、ＯＲ回路５３の他方の入力端子に入力されているプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）が制御部３によりＬｏｗレベルに制御される。そのため、上述のパルス幅が制限されたパルスがｎ個のソース出力制御部５１のＯＲ回路５３の出力端子Ｘ１〜Ｘｎに順次出力されることによりスイッチング素子５４が順次オンになり、映像信号が、１〜ｎ列のソース線４５の列毎に順次印加される。

ゲート線駆動回路２３のシフトレジスター５０ｂは、制御部３から垂直スタート信号（Ｖ−Ｓｔａｒｔ）及び垂直クロック信号（Ｖ−Ｃｌｏｃｋ）が入力され、垂直スタート信号（Ｖ−Ｓｔａｒｔ）のパルスを、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）のパルスのタイミングに従ってシフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍに順次出力する。ゲート線駆動回路２３のシフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍから順次出力されるパルスが１〜ｍ行のゲート線４６に順次印加されることにより、１〜ｍ行のゲート線４６に接続されているアクティブ素子４１は、行毎に順次オンになる。このように、制御部３の制御により、ソース線駆動回路２２及びゲート線駆動回路２３は、画素Ｐ１１〜Ｐｍｎのそれぞれのアクティブ素子４１を水平方向及び垂直方向に順次駆動して、画素Ｐ１１〜Ｐｍｎのそれぞれの画素電極４２ａに映像信号（表示階調に対応した駆動電圧）を印加する。これにより、液晶パネル２１には、画素Ｐ１１〜Ｐｍｎのそれぞれの画素電極４２ａと対向電極４２ｂ（共通電極２５）との間に蓄積された電荷に対応した映像が表示される。

なお、制御部３は、１水平期間毎にプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）を、１水平期間のうち映像表示期間以外の所定の期間においてＨｉｇｈレベルに制御する。これにより、制御部３は、全てのＯＲ回路５３の出力端子Ｘ１〜Ｘｎを一斉にＨｉｇｈレベルにすることでスイッチング素子５４が全てオンになり、液晶パネル２１にプリチャージするための電荷をソース線４５の全てに印加する。１水平期間毎にソース線４５の全てに印加されたプリチャージするための電荷は、ゲート線駆動回路２３により垂直方向に順次アクティブ素子４１がオンされるのに従って、順次１〜ｍ行の各行の画素に印加される。

次に、図３に示す時刻ｔ１０において、電源オフの操作がされた後の動作について説明する。時刻ｔ１０において電源オフされたため、操作部１１から制御部３及び電源部１２に出力される電源オン／オフ信号は、Ｈｉｇｈレベルの状態からＬｏｗレベルになる。制御部３は、電源オン／オフ信号がＬｏｗレベルになることに応じて、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）に出力する切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御する。これにより、制御部３は、映像信号と液晶パネル２１の共通電極２５の電位とを接地電位に制御する。

また、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及び垂直スタート信号（Ｖ−Ｓｔａｒｔ）を、Ｈｉｇｈレベルに制御する。制御部３によりプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）がＨｉｇｈレベルに制御されたため、ソース線駆動回路２２のＯＲ回路５３の出力端子Ｘ１〜Ｘｎは、Ｈｉｇｈレベルになる。よって、ソース線駆動回路２２の全てのスイッチング素子５４がオンされて、１〜ｎ列の全てのソース線４５に接地電位が印加される。また、制御部３により垂直スタート信号（Ｖ−Ｓｔａｒｔ）がＨｉｇｈレベルに制御されたため、ゲート線駆動回路２３のシフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍは、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）のパルスのタイミングに従って順次Ｈｉｇｈレベルになる。そして、１垂直期間後に全ての出力端子ＱＹ１〜ＱＹｍがＨｉｇｈレベルになるため、１〜ｍ行のゲート線４６が全てＨｉｇｈレベルになりアクティブ素子４１が全てオンされる。

このようにして、制御部３は、映像信号と共通電極２５の電位とを接地電位に制御するとともに、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）のパルスのタイミングに従ってアクティブ素子４１を順次オンさせることにより、時刻ｔ１０から少なくとも１垂直期間後において、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とを同一の接地電位にさせて、電極間に蓄積されている電荷を放電させる。
ここで、図３の時刻ｔ１０において電源がオフされてから時刻ｔ１５までの電極間に蓄積されている電荷を放電させる期間は、予め制御部３に設定されている所定の期間である。図３においては、時刻ｔ１０から時刻ｔ１５までの期間は、一例として５０ｍｓｅｃに設定されている。これは、時刻ｔ１０において、制御部３が切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御してから、共通電極２５の電位が実際に接地電位になるまでにタイムラグがあり、時刻ｔ１２において共通電極２５の電位が接地電位になった後に、時刻ｔ１５までの期間において１垂直期間以上確保できるように設定されている。

次に、制御部３は、時刻ｔ１０から時刻ｔ１５までの期間において画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａに接地電位を印加していた状態から、時刻ｔ１５から時刻ｔ１６の期間において、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａに電圧が印加されない状態に制御してから、時刻ｔ１６において電源部１２に電力の供給を停止させる。これにより、電力の供給が停止される際の過渡的な状態において、映像信号または共通電極２５に意図しない電位が生じても、画素Ｐ１１〜Ｐｍｎに再度電荷が蓄積されることを防止する。

時刻ｔ１５から時刻ｔ１６までの期間において、制御部３の電源制御部３２は、表示制御部３１へ入力するリセット信号（Ｒｅｓｅｔ）をＬｏｗレベルにして表示制御部３１をリセット状態にしている。これにより、表示制御部３１の出力信号はＬｏｗレベルになる。制御部３からソース線駆動回路２２に入力されるプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）がＬｏｗレベルになることにより、ＯＲ回路５３の出力端子Ｘ１〜Ｘｎの全てがＬｏｗレベルになり全てのスイッチング素子５４が一斉にオフされる。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に駆動電圧の印加を停止して、全ての画素電極４２ａに電圧が印加されない状態に制御する。

ここで、図３の時刻ｔ１５から時刻ｔ１６までの期間は、予め制御部３に設定されている所定の期間である。図３においては、時刻ｔ１５から時刻ｔ１６までの期間は、一例として５ｍｓｅｃに設定されている。これは、時刻ｔ１５において制御部３の表示制御部３１がリセットされてから、全てのスイッチング素子５４がオフされるまでに必要な期間として設定されている。

時刻ｔ１６において、制御部３の電源制御部３２は、電源部１２に電力の供給を停止させる制御をする。これにより、電源部１２は、電源をオフして電力の供給を停止する。時刻ｔ１６から時刻ｔ１８の期間において、映像信号及び共通電極２５に意図しない電位が生じているが、全てのスイッチング素子５４がオフされているため、画素Ｐ１１〜Ｐｍｎに電荷は蓄積されない。

以上のように、本第１実施形態における表示装置１０は、操作部１１から電源オフの指令が入力された場合、制御部３は、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）を制御することにより、映像信号（表示階調に対応した駆動電圧）と液晶パネル２１（表示パネル）の共通電極２５の電位とを接地電位に制御する。更に、制御部３は、液晶パネル２１の各々のソース線４５に対して接地電位に制御した駆動電圧を印加し、且つ各々のゲート線４６に対してアクティブ素子４１を順次オンさせる制御をすることで、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位を接地電位にする。これにより、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とが同一の接地電位に制御されて、画素Ｐ１１〜Ｐｍｎの全ての電極間に蓄積されている電荷が放電される。その後、制御部３は、全てのソース出力制御部５１のスイッチング素子５４をオフさせることにより全てのソース線４５に対して一斉に駆動電圧の印加を停止する制御をしてから、電源をオフする。

これにより、本第１実施形態における表示装置１０は、液晶パネル２１の画素の残留電荷を適切に放電させることができる。また、表示装置１０は、画素の電極間に蓄積されている電荷を放電させた後、全てのソース線４５に対して一斉に駆動電圧の印加を停止する制御をするため、水平クロック信号（Ｈ−Ｃｌｏｃｋ）のパルスのタイミングに従って順次ソース線４５に対して駆動電圧の印加を停止する場合に比較して、短い時間で放電制御処理を終了して電源をオフすることができる。

なお、図３の時刻ｔ１５から時刻ｔ１６までの期間において、制御部３の電源制御部３２は、表示制御部３１をリセット状態にすることで、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御しているが、これに限定されるものではない。例えば、表示制御部３１がプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御してから、図３の時刻ｔ１６において制御部３の電源制御部３２は、表示制御部３１をリセット状態にするとともに、電源部１２に電力の供給を停止させる制御をしてもよい。

＜第２実施形態＞
以下、本第２実施形態における表示装置１０について説明する。第１実施形態における図３の時刻ｔ１０から時刻ｔ１５の期間において、制御部３は、アクティブ素子４１をオンさせるゲート電圧を、ｍ行のゲート線４６に順次印加させる制御をしたが、本第２実施形態においては、ｍ行のゲート線４６の全てに一斉に印加させる制御をする。

本第２実施形態による表示パネル駆動回路１により液晶パネル２１が駆動される表示装置１０の構成は、図１に示す構成と同様であり、その説明を省略する。
図４は、本第２実施形態における表示部２０の構成を示す概略等価回路図である。同図において図２の各部に対応する部分には同一の符号を付け、その説明を省略する。
表示部２０は、液晶パネル２１、ソース線駆動回路２２、及びゲート線駆動回路２３を備えており、図４の液晶パネル２１、及びソース線駆動回路２２は、図２の液晶パネル２１、及びソース線駆動回路２２にそれぞれ対応している。

図４のゲート線駆動回路２３は、複数の出力端子を備えているシフトレジスター５０ｂとシフトレジスター５０ｂの複数の出力端子にそれぞれ接続されているｎ個のゲート出力制御部６１とを備えている。ゲート線駆動回路２３のシフトレジスター５０ｂのデータ端子（Ｄ）は、垂直スタート信号（Ｖ−Ｓｔａｒｔ）が入力される端子に接続されている。また、シフトレジスター５０ｂのクロック端子（ＣＬＫ）は、垂直クロック信号（Ｖ−Ｃｌｏｃｋ）が入力される端子に接続されている。そして、シフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍは、ｎ個のゲート出力制御部６１の入力端子にそれぞれ接続されている。

ｎ個のゲート出力制御部６１は、それぞれ、ＡＮＤ回路６２、及びＯＲ回路６３を備えている。ｎ個のゲート出力制御部６１はそれぞれ同様の構成であり、シフトレジスター５０ｂの出力端子ＱＹ１に接続されている１つのゲート出力制御部６１についての構成について説明する。ＡＮＤ回路６２の第１の入力端子はシフトレジスター５０ｂの出力端子ＱＹ１に接続され、第２の入力端子はゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）が入力される端子に接続されている。ＯＲ回路６３の第１の入力端子はＡＮＤ回路６２の出力端子に接続され、第２の入力端子はゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）が入力される端子に接続されている。ＯＲ回路６３の出力端子Ｙ１は、液晶パネル２１の１行目のゲート線４６に接続されている。本実施形態においては、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）のアサートレベルをＨｉｇｈレベルとし、ネゲートレベルをＬｏｗレベルとする。

本第２実施形態の表示装置１０の構成において、操作部１１から電源オフの指令が入力された場合、制御部３は、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）を制御することにより、映像信号（表示階調に対応した駆動電圧）と液晶パネル２１（表示パネル）の共通電極２５の電位とを接地電位に制御する。更に、制御部３は、液晶パネル２１の全てのソース線４５に対して一斉に接地電位に制御した駆動電圧を印加し、且つ全てのゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御をすることで、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位を一斉に接地電位にする。これにより、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とが一斉に同一の接地電位に制御されて、画素Ｐ１１〜Ｐｍｎの全ての電極間に蓄積されている電荷が放電される。その後、制御部３は、全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をしてから、電源をオフする。

上述の制御をより詳しく説明する。ソース出力制御部５１は、制御部３から入力されるプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）に基づいて、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に駆動電圧を印加するか否かを切替える。また、ゲート出力制御部６１は、制御部３から入力されるゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）に基づいて、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のゲート線４６に対して一斉にアクティブ素子４１をオン／オフさせるゲート電圧を印加する。

電源オフの指令が入力された場合、制御部３は、切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御することにより、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）において駆動電圧と共通電極２５の電位とを接地電位に制御する。また、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）をＨｉｇｈレベルに制御することにより、ＯＲ回路５３の出力端子Ｘ１〜Ｘｎの全てをＨｉｇｈレベルにさせて全てのスイッチング素子５４をオンさせる。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１のソース線４５に対して一斉に接地電位に制御した駆動電圧を印加させる。更に、制御部３は、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）をＨｉｇｈレベルすなわちアサートレベルに制御することにより、ＯＲ回路６３の出力端子Ｙ１〜Ｙｍの全てをＨｉｇｈレベルにさせて全てのゲート線４６を一斉にＨｉｇｈレベルに制御する。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１を一斉にオンさせる。
よって、制御部３は、切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御するとともに、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）の両方の信号をＨｉｇｈレベルに制御することにより、全てのアクティブ素子４１の画素電極４２ａに対して一斉に接地電位に制御した駆動電圧を印加する制御をする。

次に、制御部３は、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）を制御して全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をする。この場合、制御部３は、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）をＬｏｗレベルすなわちネゲートレベルに制御することにより、ＯＲ回路６３の出力端子Ｙ１〜Ｙｍの全てをＬｏｗレベルにさせて全てのゲート線４６を一斉にＬｏｗレベルに制御する。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１を一斉にオフさせる。その後、制御部３は、電源部１２に電源をオフする制御をして電力の供給を停止させる。

次に、本第２実施形態における、動作について説明する。
図５は、本第２実施形態における電源オフ時の放電制御処理を示すタイミングチャートである。図５は、表示パネル駆動回路１が液晶パネル２１に画像を表示させている状態から、操作部１１において電源オフの操作がされて電源の供給を停止するまでの各部の信号を示している。同図において図３の各部に対応する部分には同一の符号を付け、その説明を省略する。

図５の時刻ｔ１から時刻ｔ１０の期間における表示パネル駆動回路１が液晶パネル２１に画像を表示させている期間は、図３の時刻ｔ１から時刻ｔ１０の期間に対応しており、表示パネル駆動回路１は、図３に示す動作と同様の動作を実行している。図５に示す、制御部３から出力されるゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）は、ゲート線駆動回路２３に入力されて液晶パネル２１のゲート線４６に対して垂直方向の駆動を制御する制御信号である。この時刻ｔ１から時刻ｔ１０の期間において、制御部３は、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）をＬｏｗレベルに制御し、且つゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）をＨｉｇｈレベルに制御する。この制御により、ゲート線駆動回路２３のシフトレジスター５０ｂの出力端子ＱＹ１〜ＱＹｍから出力されるパルスがゲート出力制御部６１のＯＲ回路６３の出力端子Ｙ１〜Ｙｍにスルーされて出力されるため、図３におけるゲート線駆動回路２３による動作と同様の動作が実行される。

次に、図５に示す時刻ｔ１０において、電源オフの操作がされた後の動作について説明する。時刻ｔ１０において電源オフされたため、操作部１１から制御部３及び電源部１２に出力される電源オン／オフ信号は、Ｈｉｇｈレベルの状態からＬｏｗレベルになる。制御部３は、電源オン／オフ信号がＬｏｗレベルになることに応じて、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）に出力する切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御する。これにより、制御部３は、映像信号と液晶パネル２１の共通電極２５の電位とを接地電位に制御する。

また、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）を、Ｈｉｇｈレベルに制御する。制御部３によりプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）がＨｉｇｈレベルに制御されたため、ソース線駆動回路２２のＯＲ回路５３の出力端子Ｘ１〜Ｘｎは、Ｈｉｇｈレベルになる。よって、ソース線駆動回路２２の全てのスイッチング素子５４が一斉にオンされて、１〜ｎ列の全てのソース線４５に接地電位が印加される。また、制御部３によりゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）がＨｉｇｈレベルに制御されたため、ゲート線駆動回路２３のＯＲ回路６３の出力端子Ｙ１〜Ｙｍは、Ｈｉｇｈレベルになる。よって、液晶パネル２１の１〜ｍ行の全てのゲート線４６が一斉にＨｉｇｈレベルになりアクティブ素子４１が全てオンされる。

このようにして、制御部３は、映像信号と共通電極２５の電位とを接地電位にさせるとともに、全てのソース線４５に接地電位を一斉に印加し、且つ全てのアクティブ素子４１を一斉にオンさせることにより、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とを一斉に同一の接地電位にさせて、電極間に蓄積されている電荷を放電させる。
ここで、図５の時刻ｔ１０において電源がオフされてから時刻ｔ１５までの電極間に蓄積されている電荷を放電させる期間は、予め制御部３に設定されている所定の期間である。図５においては、時刻ｔ１０から時刻ｔ１５までの期間は、一例として２０ｍｓｅｃに設定されている。これは、時刻ｔ１０において、制御部３が切替制御信号（Ｓｅｌ）をＬｏｗレベルに制御してから、共通電極２５の電位が実際に接地電位になるまでにタイムラグがあり、時刻ｔ１２において共通電極２５の電位が接地電位になった後、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とが接地電位になるまでの期間が確保できるように設定されている。

次に、図５の時刻ｔ１５から時刻ｔ１６の期間において図３の時刻ｔ１５から時刻ｔ１６の期間と同様に、制御部３は、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａに電圧が印加されない状態に制御してから、時刻ｔ１６において電源部１２に電力の供給を停止させる。図５の時刻ｔ１５から時刻ｔ１６までの期間において、制御部３の電源制御部３２は、表示制御部３１へ入力するリセット信号（Ｒｅｓｅｔ）をＬｏｗレベルにして表示制御部３１をリセット状態にしている。これにより、表示制御部３１の出力信号はＬｏｗレベルになる。よって、制御部３からソース線駆動回路２２に入力されるゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）がＬｏｗレベルになることにより、ＯＲ回路６３の出力端子Ｙ１〜Ｙｍの全てがＬｏｗレベルになり全てのゲート線４６が一斉にＬｏｗレベルになる。これにより、制御部３は、全ての画素Ｐ１１〜Ｐｍｎのアクティブ素子４１を一斉にオフさせて、全ての画素電極４２ａに電圧が印加されない状態に制御する。ここで、図５の時刻ｔ１５から時刻ｔ１６までの期間は、図３の時刻ｔ１５から時刻ｔ１６までの期間と同様であって、予め制御部３に設定されている所定の期間である。

図５の時刻ｔ１６において図３の時刻ｔ１６と同様に、制御部３の電源制御部３２は、電源部１２に電力の供給を停止させる制御をする。これにより、電源部１２は、電源オフして電力の供給を停止する。時刻ｔ１６から時刻ｔ１８の期間において、映像信号及び共通電極２５に意図しない電位が生じているが、全てのスイッチング素子５４がオフされているため、画素Ｐ１１〜Ｐｍｎに電荷は蓄積されない。

以上のように、本第２実施形態における表示装置１０は、操作部１１から電源オフの指令が入力された場合、制御部３は、切替部９ａ（第１の切替部）、及び切替部９ｂ（第２の切替部）を制御することにより、映像信号（表示階調に対応した駆動電圧）と液晶パネル２１（表示パネル）の共通電極２５の電位とを接地電位に制御する。更に、制御部３は、液晶パネル２１の全てのソース線４５に対して一斉に接地電位に制御した駆動電圧を印加し、且つ全てのゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御をすることで、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位を一斉に接地電位にする。これにより、画素Ｐ１１〜Ｐｍｎの全ての画素電極４２ａの電位と対向電極４２ｂ（共通電極２５）の電位とが一斉に同一の接地電位に制御されて、画素Ｐ１１〜Ｐｍｎの全ての電極間に蓄積されている電荷が放電される。その後、制御部３は、全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をしてから、電源をオフする。

これにより、本第２実施形態における表示装置１０は、液晶パネル２１の画素の残留電荷を適切に放電させることができる。また、表示装置１０は、画素の電極間に蓄積されている電荷を放電させる際、全てのゲート線４６を一斉に制御してアクティブ素子４１をオンすることで、全ての画素電極４２ａの電位を一斉に接地電位にする制御をする。そのため、本第２実施形態における表示装置１０は、第１実施形態における表示装置１０が垂直クロック信号（Ｖ−Ｃｌｏｃｋ）のパルスのタイミングに従って順次ゲート線４６を制御してアクティブ素子４１をオンする場合に比較して、更に短い時間で放電制御処理を終了して電源をオフすることができる。

なお、図５の時刻ｔ１５から時刻ｔ１６までの期間において、制御部３の電源制御部３２は、表示制御部３１をリセット状態にすることで、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御しているが、これに限定されるものではない。例えば、表示制御部３１がゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御してから、図５の時刻ｔ１６において制御部３の電源制御部３２は、表示制御部３１をリセット状態にするとともに、電源部１２に電源の供給を停止させる制御をしてもよい。また、図５の時刻ｔ１５から時刻ｔ１６までの期間においては、第１実施形態における図３の時刻ｔ１５から時刻ｔ１６までの期間と同様に、制御部３は、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御してもよい。

＜第３実施形態＞
図６は、本発明の第３実施形態による表示パネル駆動回路１により液晶パネル２１が駆動される表示装置１０の構成を示す概略ブロック図である。図６に示す表示パネル駆動回路１は、外部電源から供給される電圧を検出する電圧検出部１３を備えている。同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。

電圧検出部１３は、電源部１２にＡＣプラグを介して外部から供給される商用交流電源の電圧を検出し、検出した電圧が所定の閾値以下であるか否かの検出信号を制御部３に出力する。ここで、電圧検出部１３により検出された電圧が所定の閾値以下になる場合とは、例えば、電源部１２に外部から供給される商用交流電源の接続が遮断されることにより、電源部１２に外部から電力が供給されなくなる場合である。例えば、電圧検出部１３は、検出した電圧が所定の閾値より高い場合、制御部３に出力する検出信号をＨｉｇｈレベルの状態にし、検出した電圧が所定の閾値以下の場合、制御部３に出力する検出信号をＬｏｗレベルの状態にする。

制御部３は、電圧検出部１３からＬｏｗレベルの検出信号が入力された場合、操作部１１から電源オフの指令が入力された場合と同様に、第１実施形態または第２実施形態における放電制御処理を実行してから電源をオフする。この場合、電源部１２は不図示の補助電源を備えており、外部から供給される電源が遮断されてから電源がオフされるまでの期間、表示装置１０は補助電源から供給される電力により動作を実行する。
これにより、本第３実施形態の表示装置１０は、電源部１２に外部から供給される電源が遮断された場合でも、液晶パネル２１の全ての画素Ｐ１１〜Ｐｍｎの残留電荷を適切に放電させることができる。

ここで、電源部１２に備えられている補助電源は、例えば、電源部１２に外部電源から供給される電力により電荷が蓄積されるスーパーキャパシター（大容量コンデンサー）である。外部電源から供給される電力が遮断された場合、電源部１２は、スーパーキャパシターを補助電源として、スーパーキャパシターに蓄積された電荷に基づいて所定の期間のみ電力を供給する。また、電源部１２がスーパーキャパシターから電力を供給する所定の期間は、電源部１２が外部電源から供給される電力が遮断されてから制御部３が放電制御処理動作を実行して電源オフするまでの期間が必要である。そのため、電源部１２は、制御部３が放電制御処理動作を実行してから電源をオフするまでの期間に対して電力を供給することが可能な容量のスーパーキャパシターを備えている。

以上のように、本第３実施形態における表示装置１０は、電源部１２に外部電源から供給される電力が遮断された場合、制御部３が電源オフの指令が入力された場合と同様に放電制御処理を実行してから電源をオフする。これにより、本第３実施形態における表示装置１０は、電源部１２に外部電源から供給される電力が遮断された場合であっても、液晶パネル２１の画素の残留電荷を適切に放電させることができる。

また、本第３実施形態の表示装置１０において、電源部１２に外部から供給される電源が遮断された場合、制御部３は、液晶パネル２１の全てのソース線４５、または全てのゲート線４６に対して一斉に制御を実行するため、ソース線４５またはゲート線４６に対して順次制御を実行する場合に比較して、短い時間で放電制御処理を実行することができる。これにより、本第３実施形態の表示装置１０においては、電源部１２が備えるスーパーキャパシターの容量を小さくすることが可能であって、回路部品面積の削減及びコスト低減が可能である。

なお、電圧検出部１３は、電源部１２に外部から供給される商用交流電源の電圧を検出する場合について説明したが、これに限定されるものではない。例えば、電源部１２に商用交流電源から直流電源に変換された電源が電源部１２に外部から供給される場合において、電圧検出部１３は、電源部１２に外部から供給される直流電源の電圧を検出してもよい。また、電圧検出部１３は、電源部１２から表示装置１０の各部に供給される電源電圧を検出することにより、電源部１２に外部電源から供給される電力が遮断されたか否かを検出してもよい。

＜第４実施形態＞
図７は、本発明における表示装置１０を備えている電子機器の一例であり、液晶パネル２１を液晶ライトバルブ１２２〜１２４として用いた、プロジェクター１００の構成を示す概略ブロック図である。
図７に示すように、プロジェクター１００は、表示装置１０、照明装置１１０、色分離光学系１２１、クロスダイクロイックプリズム１２５、及び投射光学系１２６を備えており、外部から入力される画像を、スクリーン１２７に投射する。また、表示装置１０は、液晶パネル２１として、液晶ライトバルブ１２２〜１２４を備えている。

照明装置１１０は、光源装置１０１と、第１レンズアレイ１１１及び第２レンズアレイ１１２とを備えている。また、第１レンズアレイ１１１及び第２レンズアレイ１１２は、それぞれ複数のレンズ１１１ａ及びレンズ１１２ａを備えている。そして、光源装置１０１から射出された光は、第１レンズアレイ１１１及び第２レンズアレイ１１２を介すことにより、被照明領域である液晶ライトバルブ１２２〜１２４において、照度分布が均一化されるようになっている。

色分離光学系１２１は、ダイクロイックミラー１１３、１１４と、反射ミラー１１５〜１１７と、レンズ１１８〜１２０とを備えており、照明装置１１０から入射された光を、赤色光ＬＲ、緑色光ＬＧ、及び青色光ＬＢに分離して、液晶ライトバルブ１２２〜１２４にそれぞれ入射する。ダイクロイックミラー１１３、１１４は、所定の波長領域の光を選択的に反射して、それ以外の波長領域の光を透過させるミラーであり、例えば透明基板上に誘電体多層膜が積層されたミラーである。ダイクロイックミラー１１３は、照明装置１１０からの光のうち赤色光ＬＲを透過させ、緑色光ＬＧ、及び青色光ＬＢを反射する。ダイクロイックミラー１１４は、反射された緑色光ＬＧ、及び青色光ＬＢのうち、青色光ＬＢを透過させ、緑色光ＬＧを反射する。

これにより、照明装置１１０からの光のうち、赤色光ＬＲは、ダイクロイックミラー１１３を透過した後、反射ミラー１１７で反射され、赤色光用の液晶ライトバルブ１２２に入射される。緑色光ＬＧは、ダイクロイックミラー１１３で反射された後、ダイクロイックミラー１１４で反射され、緑色光用の液晶ライトバルブ１２３に入射される。青色光ＬＢは、ダイクロイックミラー１１３で反射され、ダイクロイックミラー１１４を透過した後、レンズ１１８、反射ミラー１１５、レンズ１１９、反射ミラー１１６、及びレンズ１２０を介して、青色光用の液晶ライトバルブ１２４に入射される。

液晶ライトバルブ１２２〜１２４は、外部から入力される映像信号に基づいて、入射された赤色光ＬＲ、緑色光ＬＧ、及び青色光ＬＢを変調して赤色の画像光、緑色の画像光、及び青色の画像光を生成し、それぞれクロスダイクロイックプリズム１２５に入射する。

クロスダイクロイックプリズム１２５は、入射された赤色の画像光、緑色の画像光、及び青色の画像光を合成してカラー画像光を生成する。クロスダイクロイックプリズム１２５は、直角プリズムが貼り合わされた構造となっており、その内面に赤色の画像光を反射するミラー面と青色の画像光を反射するミラー面とが十字状に形成されている。これにより、入射された赤色の画像光、緑色の画像光、及び青色の画像光が、このミラー面を介して合成され、カラー画像光が生成される。生成されたカラー画像光は、投射光学系１２６を介して、スクリーン１２７に拡大投射される。

本発明の電子機器の一例であるプロジェクター１００によれば、本実施形態における表示装置１０を備えているので、液晶ライトバルブ１２２〜１２４（液晶パネル２１）の画素の残留電荷を適切に放電させることができる。

なお、電子機器の一例として、表示装置１０を備えるプロジェクター１００とした場合について説明したが、これに限定されるものではない。表示装置１０を備える電子機器は、例えば、携帯電話、パーソナルコンピューター、デジタルスチルカメラ、ビデオカメラ、フォトフレーム、テレビ、カーナビゲーション装置、電子手帳、及びワードプロセッサー等の電子機器としてもよい。

以上、第１実施形態から第４実施形態において説明してきたように、本実施形態における表示パネル駆動回路１、表示装置１０、及びプロジェクター１００（電子機器）は、液晶パネル２１（表示パネル）の画素の残留電荷を適切に放電させることができる。また、本実施形態における表示パネル駆動回路１、表示装置１０、及びプロジェクター１００（電子機器）は、液晶パネル２１（表示パネル）において、画素の残留電荷を適切に放電させることにより、残留電荷による焼き付き現象及び液晶パネル２１の劣化を防止することができる。

なお、本発明の実施形態に記載の表示パネル駆動回路１は、各画素の表示階調が各画素の電極間の蓄積電荷によって決まる液晶パネル２１を駆動する表示パネル駆動回路１であって、各画素を駆動するアクティブ素子４１のソース線４５に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路２２と、アクティブ素子４１のゲート線４６に対してアクティブ素子４１をオン／オフさせるゲート電圧を印加するゲート線駆動回路２３と、電源オフの指令が入力された場合、駆動電圧と液晶パネル２１の共通電極２５の電位とを基準電位に制御するとともに、各々のソース線４５に対して駆動電圧を印加し、且つ各々のゲート線４６に対してアクティブ素子４１をオンさせる制御をした後、全てのソース線４５に対して一斉に駆動電圧の印加を停止する制御をしてから電源オフする制御部３とを備えている。

これにより、電源オフの指令が入力された場合、制御部３は、ソース線駆動回路２２により液晶パネル２１の各画素を駆動するアクティブ素子４１のソース線４５に印加される駆動電圧と、液晶パネル２１の共通電極２５とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、その後、制御部３は、ソース線駆動回路２２により全ての画素のソース線４５に駆動電圧を印加させないように制御してから電源をオフする。そのため、電力供給が停止される過渡的な状態において当該駆動電圧及び共通電極２５に電圧変動が発生した場合でも、各画素の電極間に変動した電圧が印加されず、各画素の電極間の電荷が放電された状態が維持される。よって、本発明の表示パネル駆動回路１は、液晶パネル２１の画素の残留電荷を適切に放電させることができる。また、制御部３は、全ての画素の各ソース線４５に対して一斉に駆動電圧を印加させないように制御するため、液晶パネル２１に映像信号を表示させる際に各ソース線４５を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で放電制御処理を終了して電源をオフすることができる。

また、本発明の実施形態に記載の表示パネル駆動回路１は、各画素の表示階調が各画素の電極間の蓄積電荷によって決まる液晶パネル２１を駆動する表示パネル駆動回路１であって、各画素を駆動するアクティブ素子４１のソース線４５に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路２２と、アクティブ素子４１のゲート線４６に対してアクティブ素子４１をオン／オフさせるゲート電圧を印加するゲート線駆動回路２３と、電源オフの指令が入力された場合、駆動電圧と液晶パネル２１の共通電極２５の電位とを基準電位に制御するとともに、各々のソース線４５に対して駆動電圧を印加し、且つ各々のゲート線４６に対してアクティブ素子４１をオンさせる制御をした後、全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をしてから電源オフする制御部３とを備えている。

これにより、電源オフの指令が入力された場合、制御部３は、ソース線駆動回路２２により液晶パネル２１の各画素を駆動するアクティブ素子４１のソース線４５に印加される駆動電圧と、液晶パネル２１の共通電極２５とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、その後、制御部３は、ゲート線駆動回路２３により全ての画素のアクティブ素子４１をオフさせる制御をしてから電源をオフする。そのため、電力供給が停止される過渡的な状態において当該駆動電圧及び共通電極２５に電圧変動が発生した場合でも、各画素の電極間に変動した電圧が印加されず、各画素の電極間の電荷が放電された状態が維持される。よって、本発明の表示パネル駆動回路１は、液晶パネル２１の画素の残留電荷を適切に放電させることができる。また、制御部３は、全ての画素の各ゲート線４６に対して一斉に全ての画素のアクティブ素子４１をオフさせる制御をするため、液晶パネル２１に映像信号を表示させる際に各ゲート線４６を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で放電制御処理を終了して電源をオフすることができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、制御部３は、電源オフの指令が入力された場合、駆動電圧と液晶パネル２１の共通電極２５の電位とを基準電位に制御するとともに、全てのソース線４５に対して一斉に駆動電圧を印加し、且つ全てのゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御をした後、全てのソース線４５に対して一斉に駆動電圧の印加を停止する制御、または全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をしてから電源オフする。

これにより、制御部３は、ソース線駆動回路２２により液晶パネル２１の各画素を駆動するアクティブ素子４１のソース線４５に印加される駆動電圧と、液晶パネル２１の共通電極２５とを基準電位に制御するため、各画素の電極間の蓄積電荷が放電される。また、全ての画素の各ソース線４５に対して一斉に駆動電圧を印加するとともに、全ての画素の各ゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御をするため、液晶パネル２１に映像信号を表示させる際に各ソース線４５及び各ゲート線４６を順次制御して１画面分を制御する場合に比較して、電源オフの指令が入力された場合、短い時間で各画素のそれぞれの電極を基準電位にして電極間の蓄積電荷を放電することができる。

また、本発明の実施形態に記載の表示パネル駆動回路１は、外部電源から供給される電圧を検出する電圧検出部１３を備え、制御部３は、電圧検出部１３により検出される電圧が所定の閾値以下の場合、駆動電圧と液晶パネル２１の共通電極２５の電位とを基準電位に制御する。これにより、表示パネル駆動回路１は、外部から供給される電源が遮断された場合であっても、液晶パネル２１の画素の残留電荷を適切に放電させることができる。

また、本発明の実施形態に記載の表示パネル駆動回路１は、駆動電圧または基準電位の何れかをソース線駆動回路２２に出力する第１の切替部９ａと、所定の電位または基準電位の何れかを液晶パネル２１の共通電極２５に出力する第２の切替部９ｂとを備え、制御部３は、電源オフの指令が入力された場合、第１の切替部９ａ及び第２の切替部９ｂを制御してそれぞれ基準電位を出力させる。
これにより、制御部３は、少なくとも１つの制御信号のみで第１の切替部９ａ及び第２の切替部９ｂを切替えることにより、ソース線駆動回路２２により液晶パネル２１の各画素を駆動するアクティブ素子４１のソース線４５に印加される駆動電圧と、液晶パネル２１の共通電極２５とを接地電位に制御することができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、基準電位は、接地電位である。これにより、制御部３は、ソース線駆動回路２２により液晶パネル２１の各画素を駆動するアクティブ素子４１のソース線４５に印加される駆動電圧と、液晶パネル２１の共通電極２５とを接地電位に制御するため、各画素の電極間の蓄積電荷が放電される。よって、本発明の表示パネル駆動回路１は、液晶パネル２１の画素の残留電荷を適切に放電させることができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、ソース線駆動回路２２は、複数の出力端子を備えているシフトレジスター５０ａと、シフトレジスター５０ａの複数の出力端子にそれぞれ接続されている複数のソース出力制御部５１とを備え、複数のソース出力制御部５１は、それぞれ、第１の入力端子がシフトレジスター５０ａの出力端子に接続され、第２の入力端子にプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）が入力され、第３の入力端子にソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）が入力され、ソース出力制御部５１の出力端子がアクティブ素子４１のソース線４５に接続されており、制御部３は、電源オフの指令が入力された場合、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）を制御して全てのソース線４５に対して一斉に駆動電圧を印加させる制御、または、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）を制御して全てのソース線４５に対して一斉に駆動電圧の印加を停止させる制御をする。
これにより、表示パネル駆動回路１は、液晶パネル２１を駆動するために必要な制御信号を放電制御処理の制御信号としているため、新たに別の制御信号を追加することなく、放電制御処理を実行することができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、複数のソース出力制御部５１は、それぞれ、第１の入力端子がシフトレジスター５０ａの出力端子に接続され、第２の入力端子にソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）が入力されるＡＮＤ回路５２と、第１の入力端子がＡＮＤ回路５２の出力端子に接続され、第２の入力端子にプリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）が入力されるＯＲ回路５３と、ゲート端子がＯＲ回路５３の出力端子に接続され、ソース端子に駆動電圧が印加され、ドレイン端子がアクティブ素子４１のソース線４５に接続されているスイッチング素子５４との組みを備え、制御部３は、電源オフの指令が入力された場合、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）をＨｉｇｈレベルに制御して全てのスイッチング素子５４を一斉にオンさせる制御、または、プリチャージ制御信号（ＰｒｅＣｈａｒｇｅ）及びソース線イネーブル信号（Ｈ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御して全てのスイッチング素子５４を一斉にオフさせる制御をする。
これにより、表示パネル駆動回路１は、液晶パネル２１を駆動するために必要な制御信号および液晶パネル２１に必要な駆動回路を放電制御処理の制御信号及び駆動回路としているため、新たな別の制御信号、及び液晶パネル２１における駆動回路を追加することなく、放電制御処理を実行することができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、ゲート線駆動回路２３は、複数の出力端子を備えているシフトレジスター５０ｂと、シフトレジスター５０ｂの複数の出力端子にそれぞれ接続されている複数のゲート出力制御部６１とを備え、複数のゲート出力制御部６１は、それぞれ、第１の入力端子がシフトレジスター５０ｂの出力端子に接続され、第２の入力端子にゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）が入力され、第３の入力端子にゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）が入力され、ゲート出力制御部６１の出力端子がアクティブ素子４１のゲート線４６に接続されており、制御部３は、電源オフの指令が入力された場合、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）を制御して全てのゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御、または、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）を制御して全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をする。
これにより、表示パネル駆動回路１は、液晶パネル２１を駆動するために必要な制御信号を放電制御処理の制御信号としているため、新たに別の制御信号を追加することなく、放電制御処理を実行することができる。

また、本発明の実施形態に記載の表示パネル駆動回路１において、複数のゲート出力制御部６１は、それぞれ、第１の入力端子がシフトレジスター５０ｂの出力端子に接続され、第２の入力端子にゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）が入力されるＡＮＤ回路６２と、第１の入力端子がＡＮＤ回路６２の出力端子に接続され、第２の入力端子にゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）が入力され、出力端子がアクティブ素子４１のゲート線４６に接続されているＯＲ回路６３との組みを備え、制御部３は、電源オフの指令が入力された場合、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）をＨｉｇｈレベルに制御して全てのゲート線４６に対して一斉にアクティブ素子４１をオンさせる制御、または、ゲート線プリセット信号（Ｖ−Ｐｒｅｓｅｔ）及びゲート線イネーブル信号（Ｖ−Ｅｎａｂｌｅ）をＬｏｗレベルに制御して全てのゲート線４６に対して一斉にアクティブ素子４１をオフさせる制御をする。
これにより、表示パネル駆動回路１は、液晶パネル２１を駆動するために必要な制御信号および液晶パネル２１に必要な駆動回路を放電制御処理の制御信号及び駆動回路としているため、新たな別の制御信号、及び液晶パネル２１における駆動回路を追加することなく、放電制御処理を実行することができる。

また、本発明の実施形態に記載の表示装置１０は、各画素の表示階調が各画素の電極間の蓄積電荷によって決まる液晶パネル２１と、本実施形態における表示パネル駆動回路１とを備えている。これにより、表示装置１０は、上述の表示パネル駆動回路１を備えるため、表示装置１０の備えている液晶パネル２１の画素の残留電荷を適切に放電させることができる。

また、本発明の実施形態に記載のプロジェクター１００（電子機器）は、本実施形態における表示装置１０を備えている。これにより、プロジェクター１００（電子機器）は、上述の表示装置１０を備えるため、プロジェクター１００（電子機器）の備えている液晶パネル２１の画素の残留電荷を適切に放電させることができる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、表示パネルとして、薄膜トランジスター（ＴＦＴ）により駆動される液晶パネル２１を例としたが、これに限定されるものではない。表示パネルとして、画素がアクティブ素子４１により駆動され、各画素の電極間に蓄積された電荷によって表示階調が決まる液晶パネル２１以外の表示パネルとしてもよい。
また、上述した実施形態においては、アサートレベルをＨｉｇｈレベルとし、ネゲートレベルをＬｏｗレベルとする態様を例示したが、論理回路の構成に応じて、アサートレベルをＬｏｗレベルに、ネゲートレベルをＨｉｇｈレベルに、それぞれ入れ替えてもよい。

なお、電源部１２に外部電源から供給される電源は、商用交流電源、または商用交流電源から直流電圧に変換された電源に限定されるものではない。例えば、外部電源から供給される電源は、表示装置１０または電子機器が有している１次電池または２次電池から供給される電源であってもよい。
また、電源オフの指令が入力された場合、制御部３は、映像信号と共通電極２５の電位とを接地電位に制御するのに代えて、映像信号と共通電極２５の電位とを所定の基準電位に制御してもよい。

なお、本実施形態における制御部３における表示制御部３１及び電源制御部３２は、専用のハードウェアにより実現されるものであってもよく、また、メモリー及びＣＰＵ（Central Processing Unit）により構成され、上述の制御部３の各部の機能を実現するためのプログラムをメモリーにロードして実行することによりその機能を実現させるものであってもよい。

また、上述の制御部３における各部の機能を実現するためのプログラムをコンピューター読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピューターシステムに読み込ませ、実行することにより制御部３の各部の処理を行ってもよい。なお、ここでいう「コンピューターシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。

また、「コンピューターシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピューター読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピューターシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピューター読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバーやクライアントとなるコンピューターシステム内部の揮発性メモリーのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピューターシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。

１…表示パネル駆動回路、３…制御部、９ａ,９ｂ…切替部、１０…表示装置、１１…操作部、１２…電源部、１３…電圧検出部、２０…表示部、２１…液晶パネル、２２…ソース線駆動回路、２３…ゲート線駆動回路、２５…共通電極、３１…表示制御部、３２…電源制御部、４１…アクティブ素子、４２…液晶、４２ａ…画素電極、４２ｂ…対向電極、４３…保持容量、４５…ソース線、４６…ゲート線、５０ａ,５０ｂ…シフトレジスター、５１…ソース出力制御部、５２,６２…ＡＮＤ回路、５３,６３…ＯＲ回路、５４…スイッチング素子、６１…ゲート出力制御部、１００…プロジェクター

Claims (12)

1. 各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる表示パネルを駆動する表示パネル駆動回路であって、
   前記各画素を駆動するアクティブ素子のソース線に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路と、
   前記アクティブ素子のゲート線に対して前記アクティブ素子をオン／オフさせるゲート電圧を印加するゲート線駆動回路と、
   電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、
   各々の前記ソース線に対して前記駆動電圧を印加し、且つ各々の前記ゲート線に対して前記アクティブ素子をオンさせる制御をした後、全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止する制御をしてから電源オフする制御部と、
   を備えることを特徴とする表示パネル駆動回路。
2. 各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる表示パネルを駆動する表示パネル駆動回路であって、
   前記各画素を駆動するアクティブ素子のソース線に対して表示階調に対応した駆動電圧を印加するか否かを切替えるソース線駆動回路と、
   前記アクティブ素子のゲート線に対して前記アクティブ素子をオン／オフさせるゲート電圧を印加するゲート線駆動回路と、
   電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、
   各々の前記ソース線に対して前記駆動電圧を印加し、且つ各々の前記ゲート線に対して前記アクティブ素子をオンさせる制御をした後、全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をしてから電源オフする制御部と、
   を備えることを特徴とする表示パネル駆動回路。
3. 前記制御部は、
   電源オフの指令が入力された場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御するとともに、
   全ての前記ソース線に対して一斉に前記駆動電圧を印加し、且つ全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御をした後、全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止する制御、または全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をしてから電源オフする
   ことを特徴とする請求項１または請求項２に記載の表示パネル駆動回路。
4. 外部電源から供給される電圧を検出する電圧検出部を備え、
   前記制御部は、
   前記電圧検出部により検出される電圧が所定の閾値以下の場合、前記駆動電圧と前記表示パネルの共通電極の電位とを基準電位に制御する
   ことを特徴とする請求項１から請求項３の何れか１項に記載の表示パネル駆動回路。
5. 前記駆動電圧または前記基準電位の何れかを前記ソース線駆動回路に出力する第１の切替部と、
   所定の電位または基準電位の何れかを前記表示パネルの共通電極に出力する第２の切替部と、
   を備え、
   前記制御部は、電源オフの指令が入力された場合、前記第１の切替部及び前記第２の切替部を制御してそれぞれ前記基準電位を出力させることを特徴とする請求項１から請求項４の何れか１項に記載の表示パネル駆動回路。
6. 前記基準電位は、接地電位であることを特徴とする請求項１から請求項５の何れか１項に記載の表示パネル駆動回路。
7. 前記ソース線駆動回路は、
   複数の出力端子を備えているシフトレジスターと、
   前記シフトレジスターの複数の出力端子にそれぞれ接続されている複数のソース出力制御部と、
   を備え、
   複数の前記ソース出力制御部は、それぞれ、
   第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子にプリチャージ制御信号が入力され、第３の入力端子にソース線イネーブル信号が入力され、前記ソース出力制御部の出力端子が前記アクティブ素子の前記ソース線に接続されており、
   前記制御部は、
   電源オフの指令が入力された場合、前記プリチャージ制御信号を制御して全ての前記ソース線に対して一斉に前記駆動電圧を印加させる制御、または、前記プリチャージ制御信号及び前記ソース線イネーブル信号を制御して全ての前記ソース線に対して一斉に前記駆動電圧の印加を停止させる制御をする
   ことを特徴とする請求項１から請求項６の何れか１項に記載の表示パネル駆動回路。
8. 複数の前記ソース出力制御部は、それぞれ、
   第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子に前記ソース線イネーブル信号が入力されるＡＮＤ回路と、
   第１の入力端子が前記ＡＮＤ回路の出力端子に接続され、第２の入力端子に前記プリチャージ制御信号が入力されるＯＲ回路と、
   ゲート端子が前記ＯＲ回路の出力端子に接続され、ソース端子に前記駆動電圧が印加され、ドレイン端子が前記アクティブ素子の前記ソース線に接続されているスイッチング素子と、
   の組みを備え、
   前記制御部は、
   電源オフの指令が入力された場合、前記プリチャージ制御信号をアサートレベルに制御して全ての前記スイッチング素子を一斉にオンさせる制御、または、前記プリチャージ制御信号及び前記ソース線イネーブル信号をネゲートレベルに制御して全ての前記スイッチング素子を一斉にオフさせる制御をする
   ことを特徴とする請求項７に記載の表示パネル駆動回路。
9. 前記ゲート線駆動回路は、
   複数の出力端子を備えているシフトレジスターと、
   前記シフトレジスターの複数の出力端子にそれぞれ接続されている複数のゲート出力制御部と、
   を備え、
   複数の前記ゲート出力制御部は、それぞれ、
   第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子にゲート線プリセット信号が入力され、第３の入力端子にゲート線イネーブル信号が入力され、前記ゲート出力制御部の出力端子が前記アクティブ素子の前記ゲート線に接続されており、
   前記制御部は、
   電源オフの指令が入力された場合、前記ゲート線プリセット信号を制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御、または、前記ゲート線プリセット信号及び前記ゲート線イネーブル信号を制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をする
   ことを特徴とする請求項１から請求項６の何れか１項に記載の表示パネル駆動回路。
10. 複数の前記ゲート出力制御部は、それぞれ、
    第１の入力端子が前記シフトレジスターの出力端子に接続され、第２の入力端子に前記ゲート線イネーブル信号が入力されるＡＮＤ回路と、
    第１の入力端子が前記ＡＮＤ回路の出力端子に接続され、第２の入力端子に前記ゲート線プリセット信号が入力され、出力端子が前記アクティブ素子の前記ゲート線に接続されているＯＲ回路と、
    の組みを備え、
    前記制御部は、
    電源オフの指令が入力された場合、前記ゲート線プリセット信号をアサートレベルに制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオンさせる制御、または、前記ゲート線プリセット信号及び前記ゲート線イネーブル信号をネゲートレベルに制御して全ての前記ゲート線に対して一斉に前記アクティブ素子をオフさせる制御をする
    ことを特徴とする請求項９に記載の表示パネル駆動回路。
11. 各画素の表示階調が前記各画素の電極間の蓄積電荷によって決まる前記表示パネルと、
    請求項１から請求項１０の何れか１項に記載の表示パネル駆動回路と、
    を備えることを特徴とする表示装置。
12. 請求項１１に記載の表示装置を備えることを特徴とする電子機器。

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