JP2012069616A - カレントミラー回路、電流生成回路及び発光装置 - Google Patents

Abstract

【課題】負荷に供給する電流を精度よく出力する。
【解決手段】ゲート電極とドレイン電極が短絡されている第１トランジスタＴｒ１と、第１トランジスタＴｒ１のゲート電極に、ゲート電極が接続された第２トランジスタＴｒ２と、を備えるカレントミラー回路１０において、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、絶縁膜１２を介してゲート電極１の上部に設けられてチャネル領域が形成される半導体膜２と、半導体膜２上のチャネル領域を覆う領域に設けられる保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられるとともに保護膜３の一部に重なって設けられソース電極６及びドレイン電極７とをそれぞれ有するとともに、少なくとも第２トランジスタＴｒ２は、ソース電極６の保護膜３に対するチャネル長方向への重なり長がドレイン電極７の保護膜３に対する重なり長より長い構造を有する。
【選択図】図１

Description

本発明は、カレントミラー回路、電流生成回路及び発光装置に関する。

近年、ＥＬ（Electro Luminescence）素子を用いた発光装置であるＥＬディスプレイ装置が知られている。ＥＬディスプレイ装置には複数のＥＬ素子が備えられており、各ＥＬ素子に供給する電流を制御するアクティブマトリクス方式によって、ＥＬディスプレイ装置は様々な画像や映像を表示する。
そして、ＥＬディスプレイ装置をアクティブマトリクス駆動する際に、各ＥＬ素子の発光階調を調整するための駆動電流を各ＥＬ素子に対して供給する回路として、カレントミラー回路を含んだ電流生成回路が知られている（例えば、特許文献１参照。）。

特開２００３−２３３３４７号公報

上記の電流生成回路におけるカレントミラー回路においてはトランジスタを飽和領域で動作させるように構成されているが、電界効果型トランジスタ（薄膜トランジスタ）をカレントミラー回路に用いた場合、基板浮遊効果などのために閾値電圧が低下するなどして、トランジスタの電圧−電流特性が良好な飽和特性を示さなくなることがある。
トランジスタの飽和特性が良好でないと、その回路において基準電流（入力電流）に対する駆動電流（出力電流）の電流値が設計値からずれてしまい、適正な駆動電流が所定の負荷であるＥＬ素子に供給されないために、ＥＬ素子を所望の輝度で発光させることができず、ＥＬディスプレイ装置の表示画質の劣化を招いてしまうことがある。

本発明は、負荷に供給する電流を精度よく出力できる、カレントミラー回路、電流生成回路及び発光装置を提供することを、その目的とする。

以上の課題を解決するため、本発明の一の態様は、カレントミラー回路であって、
カレントミラー回路を構成する、入力側トランジスタと出力側トランジスタとを有し、
前記入力側トランジスタは入力用電流路を有し、該入力用電流路の一端側に入力電流が供給されて該入力電流が前記入力用電流路に流れ、
前記出力側トランジスタは出力用電流路を有し、該出力用電流路に出力電流が流れ、該出力用電流路の一端側から前記出力電流を出力し、
前記入力用電流路の他端側と前記出力用電流路の他端側とは接続され、
前記出力側トランジスタは、前記出力用電流路を構成する第１チャネル領域が形成される第１半導体膜と、前記第１半導体膜上の前記第１チャネル領域を挟む一対の端部に、互いに離間して設けられ、前記出力用電流路の前記一端側をなす第１ドレイン電極及び前記出力用電流路の前記他端側をなす第１ソース電極と、を有し、
前記第１ドレイン電極及び前記第１ソース電極は、それぞれ、前記第１チャネル領域の一部に重なる、第１ドレイン側重なり領域と第１ソース側重なり領域とを有し、前記第１ソース側重なり領域におけるチャネル長方向の重なり長が、前記第１ドレイン側重なり領域におけるチャネル長方向の重なり長より長いことを特徴とする。
好ましくは、前記第１ソース側重なり領域における前記重なり長は、前記チャネル領域におけるチャネル長の１／３乃至１／２の値である。
好ましくは、前記チャネル長は８〜１０μｍであり、前記第１ドレイン側重なり領域における前記重なり長は２μｍ以下であり、前記第１ソース側重なり領域における前記重なり長は３〜５μｍである。
好ましくは、前記出力側トランジスタは、前記第１半導体膜上に設けられて、該第１半導体膜の前記第１チャネル領域上を覆う第１保護膜を有し、前記第１ドレイン電極及び前記第１ソース電極は前記第１保護膜上の一部に重なって、前記第１チャネル領域の一部に重なるように設けられている。
好ましくは、前記入力側トランジスタは、前記入力用電流路を構成する第２チャネル領域が形成される第２半導体膜と、前記第２半導体膜上の前記第２チャネル領域を挟む一対の端部に離間して設けられ、前記入力用電流路の前記一端側をなす第２ドレイン電極及び前記入力用電流路の前記他端側をなす第２ソース電極と、を有し、前記第２ドレイン電極及び前記第２ソース電極は、それぞれ、前記第２チャネル領域の一部に重なる、第２ドレイン側重なり領域と第２ソース側重なり領域とを有して設けられ、前記第２ソース側重なり領域におけるチャネル長方向の重なり長が、前記第２ドレイン電極の前記第２ドレイン側重なり領域におけるチャネル長方向の重なり長より長い構造を有する。
好ましくは、前記第２ソース側重なり領域における前記重なり長は、前記第２チャネル領域におけるチャネル長の１／３乃至１／２の値である。
好ましくは、前記入力側トランジスタは、前記第２半導体膜上に設けられて、該第２半導体膜の前記第２チャネル領域上を覆う第２保護膜を有し、前記第２ドレイン電極及び前記第２ソース電極は前記第２保護膜上の一部に重なって、前記第２チャネル領域の一部に重なるように設けられている。

また、本発明の他の態様は、電流生成回路であって、
カレントミラー回路を構成する、入力側トランジスタと互いにトランジスタサイズが異なる複数の階調トランジスタとを有し、前記入力用トランジスタは入力用電流路を有し、該入力用電流路の一端側に基準電流が供給されて該基準電流が前記入力用電流路に流れ、前記複数の階調トランジスタの各々は出力用電流路を有し、該出力用電流路に、前記基準電流と前記階調トランジスタのトランジスタサイズに応じた電流値の階調電流が流れて、該出力用電流路の一端側から前記階調電流を出力し、前記入力用電流路の他端側と前記出力用電流路の他端側とが接続されたカレントミラー回路部と、
前記複数の階調トランジスタから表示データの階調値に応じた前記階調トランジスタを選択して、選択した前記階調トランジスタの前記出力用電流路に流れる前記階調電流を合成した合成階調電流を負荷駆動電流として生成して出力するスイッチ回路部と、
を備え、
前記複数の階調トランジスタの各々は、前記出力用電流路を構成する第１チャネル領域が形成される第１半導体膜と、前記第１半導体膜上の前記第１チャネル領域を挟む一対の端部に、互いに離間して設けられ、前記出力用電流路の一端側をなす第１ドレイン電極及び前記出力用電流路の他端側をなす第１ソース電極と、を有し、
前記第１ドレイン電極及び前記第１ソース電極は、それぞれ、前記第１チャネル領域の一部に重なる、第１ドレイン側重なり領域と第１ソース側重なり領域とを有し、前記第１ソース側重なり領域におけるチャネル長方向の重なり長が、前記第１ドレイン側重なり領域におけるチャネル長方向の重なり長より長いことを特徴とする。
好ましくは、前記第１ソース側重なり領域における前記重なり長は、前記第１チャネル領域におけるチャネル長の１／３乃至１／２の値である。
好ましくは、前記複数の階調トランジスタの各々は、前記第１半導体膜上に設けられて、該第１半導体膜の前記第１チャネル領域上を覆う第１保護膜を有し、前記第１ドレイン電極及び前記第１ソース電極は前記第１保護膜上の一部に重なって、前記第１チャネル領域の一部に重なるように設けられている。
好ましくは、前記入力側トランジスタは、前記入力用電流路を構成する第２チャネル領域が形成される第２半導体膜と、前記第２半導体膜上の前記第２チャネル領域を挟む一対の端部に離間して設けられ、前記入力用電流路の一端側をなす第２ドレイン電極及び前記入力用電流路の他端側をなす第２ソース電極と、を有し、前記第２ドレイン電極及び前記第２ソース電極は、それぞれ、前記第２チャネル領域の一部に重なる、第２ドレイン側重なり領域と第２ソース側重なり領域とを有して設けられ、前記第２ソース側重なり領域におけるチャネル長方向の重なり長が、前記第２ドレイン側重なり領域電極における重なり長より長い。
好ましくは、前記第２ソース側重なり領域における前記重なり長は、前記第２チャネル領域におけるチャネル長の１／３乃至１／２の値である。
好ましくは、前記入力側トランジスタは、前記第２半導体膜上に設けられて、該第２半導体膜の前記第２チャネル領域上を覆う第２保護膜を有し、前記第２ドレイン電極及び前記第２ソース電極は前記第２保護膜上の一部に重なって、前記第２チャネル領域の一部に重なるように設けられている。
そして、このような電流生成回路と、その電流生成回路より出力される負荷駆動電流により駆動される発光素子を有する複数の画素が配設された発光パネルとを備える発光装置は好適に機能する。

本発明によれば、負荷に供給する電流を精度よく出力できる。

本発明の実施形態に係る、ｎチャネル型の薄膜トランジスタを用いたカレントミラー回路の一例を示す回路図である。 本発明の実施形態に係るカレントミラー回路に用いるｎチャネル型の薄膜トランジスタの構造を示す説明図である。 薄膜トランジスタの飽和特性を説明するためのドレイン−ソース間電圧・ドレイン−ソース間電流特性曲線である。 従来の薄膜トランジスタの構造を示す説明図である。 本発明の実施形態に係る、ｐチャネル型の薄膜トランジスタを用いたカレントミラー回路の一例を示す回路図である。 本発明の実施形態に係るカレントミラー回路に用いるｐチャネル型の薄膜トランジスタの構造を示す説明図である。 ＥＬディスプレイの内部構成を示す説明図である。 ＥＬディスプレイの１画素に相当する画素回路を示す回路図である。 ｎチャネル型の薄膜トランジスタを用いた電流生成回路を示す回路図である。 ｐチャネル型の薄膜トランジスタを用いた電流生成回路を示す回路図である。

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

（カレントミラー回路）
図１は、本実施形態におけるｎチャネル型の薄膜トランジスタを用いたカレントミラー回路の一例を示した回路図であり、図２は、本実施形態のカレントミラー回路に用いるｎチャネル型の薄膜トランジスタの構造を示す断面図である。

カレントミラー回路１０は、図１に示すように、第１トランジスタ（入力側トランジスタ）Ｔｒ１と、第２トランジスタ（出力側トランジスタ）Ｔｒ２と、電流源ＣＳ１と、を備えている。第１トランジスタＴｒ１と第２トランジスタＴｒ２はｎチャネル型の薄膜トランジスタである。
このカレントミラー回路１０において、第１トランジスタＴｒ１のゲート電極（ｇ）に、第２トランジスタＴｒ２のゲート電極（ｇ）が接続されている。第１トランジスタＴｒ１のソース電極（ｓ）と第２トランジスタＴｒ２のソース電極（ｓ）とは接地電位Ｖgndに設定されて、接地されている。また、第１トランジスタＴｒ１のゲート電極（ｇ）とドレイン電極（ｄ）が短絡されている。第１トランジスタＴｒ１のドレイン電極（ｄ）には第１電圧（＋Ｖ１）が印加されるとともに、電流源ＣＳ１から入力電流Ｉ１が、第１トランジスタＴｒ１側に引き込む方向に供給される。また、第２トランジスタＴｒ２のドレイン電極（ｄ）には第２電圧（＋Ｖ２）が印加され、第２トランジスタＴｒ２のドレイン電極（ｄ）から出力電流Ｉ２が、第２トランジスタＴｒ２に引き込む方向に出力される。

具体的に、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、図２に示すように、ゲート電極１（ｇ）と、第１絶縁膜１２を介してゲート電極１（ｇ）の上部に設けられて、チャネル領域が形成される真性な半導体膜２と、半導体膜２のチャネル領域を覆う保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられ、保護膜３に一部が重なるソース電極６（ｓ）及びドレイン電極７（ｄ）と、ソース電極６（ｓ）及びドレイン電極７（ｄ）を覆う第２絶縁膜１３等をそれぞれ有している。
なお、第１絶縁膜１２と、第２絶縁膜１３と、保護膜３とは、例えば、シリコン窒化物又はシリコン酸化物を含有する絶縁膜である。また、ゲート電極１（ｇ）、ソース電極６（ｓ）及びドレイン電極７（ｄ）は、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成された電極である。

ゲート電極１（ｇ）は、基板１１上に設けられており、ゲート電極１（ｇ）を覆うように基板１１の上面に第１絶縁膜１２が成膜されている。この第１絶縁膜１２の上であってゲート電極１（ｇ）の上方に真性な半導体膜２が設けられている。この半導体膜２の略中央側に保護膜３が設けられている。
半導体膜２の一端部の上には、不純物半導体膜４が一部保護膜３に重なるようにして形成されており、その不純物半導体膜４の上にソース電極６（ｓ）が設けられている。また、半導体膜２の他端部の上には、不純物半導体膜５が一部保護膜３に重なるようにして形成されており、その不純物半導体膜５の上にドレイン電極７（ｄ）が設けられている。なお、不純物半導体膜４，５はｎ型不純物（ドナー型の不純物）を含むｎ型半導体である。
そして、ドレイン電極７（ｄ）とソース電極６（ｓ）との間にオン電流が流れるとき、半導体膜２の保護膜３に対応する領域にチャネルが形成され、ドレイン電極７（ｄ）及びソース電極６（ｓ）は不純物半導体膜４、５及び保護膜３を介して半導体膜２に形成されるチャネルに重なるように設けられている。ここで、ドレイン電極７（ｄ）の、保護膜３上に設けられて半導体膜２のチャネルに重なる領域は本発明のドレイン側重なり領域に対応し、ソース電極６（ｓ）の、保護膜３上に設けられて半導体膜２のチャネルに重なる領域は本発明のソース側重なり領域に対応する。また、ゲート電極１（ｇ）は本発明の制御電極に対応し、チャネル領域は本発明の電流路に対応し、チャネル領域のドレイン電極７（ｄ）側が本発明の電流路の一端側に対応し、チャネル領域のソース電極６（ｓ）が本発明の電流路の他端側に対応する。
本実施形態においては、特に、図２に示すように、第１トランジスタＴｒ１及び第２トランジスタＴｒ２における少なくとも第２トランジスタＴｒ２が、ソース電極６（ｓ）とドレイン電極７（ｄ）のうち、入力電流が供給される側又は出力電流を出力する側でなく、接地電位に設定される側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓが、ドレイン電極７（ｄ）の保護膜３への重なり長Ｌｄより長く形成された構造を有している。これにより、トランジスタの飽和特性を向上させている。
詳しく後述する。ここで、ソース電極６（ｓ）の保護膜３への重なり長Ｌｓは、半導体膜２のチャネル領域におけるチャネル長Ｌの１／３〜１／２程度であることが好ましい。すなわち、例えば、チャネル長Ｌを８〜１０μｍ、ドレイン電極７（ｄ）の重なり長Ｌｄを２μｍ程度としたとき、ソース電極６（ｓ）の重なり長Ｌｓを３〜５μｍ程度にする。具体的には、チャネル長Ｌを８μｍ程度としたとき、ドレイン電極７（ｄ）の重なり長Ｌｄを２μｍ程度、ソース電極６（ｓ）の重なり長Ｌｓを３μｍ程度とし、チャネル長Ｌを９μｍ程度としたとき、ドレイン電極７（ｄ）の重なり長Ｌｄを２μｍ程度、ソース電極６（ｓ）の重なり長Ｌｓを３〜４μｍ程度とし、チャネル長Ｌを１０μｍ程度としたとき、ドレイン電極７（ｄ）の重なり長Ｌｄを２μｍ程度、ソース電極６（ｓ）の重なり長Ｌｓを３〜５μｍ程度とする。
ここで、上記の値の根拠について説明する。２μｍ程度に設定されるドレイン電極７（ｄ）の重なり長Ｌｄの値は、フォトリソグラフィー技術によりドレイン電極パターンを加工する際に見込まれる誤差範囲に基づいて設定されている値である。また、保護膜３上において対向して配置されるソース電極６（ｓ）とドレイン電極７（ｄ）とが確実に短絡されないようにするために、両者の間隔はフォトリソグラフィー技術による加工の分解能以上の３μｍ以上の値にする必要がある。一方、飽和特性を向上させるという観点では、ソース電極６（ｓ）の重なり長Ｌｓはできるだけ長い方がよい。しかしながら、ソース電極６（ｓ）の重なり長Ｌｓを長くするにはチャネル長Ｌを増加させることが必要になるが、チャネル長Ｌが増加するとオン電流が減少することになり、且つ、トランジスタの外形寸法も増加する。このため、ソース電極６（ｓ）の重なり長Ｌｓをむやみに長くすることはできない。このようなことから、例えばチャネル長Ｌを８〜１０μｍ、ドレイン電極７（ｄ）の重なり長Ｌｄを２μｍとしたとき、ソース電極６（ｓ）の重なり長Ｌｓを３〜５μｍ程度に設定するとした。

そして、図１に示すように、このカレントミラー回路１０の第１トランジスタＴｒ１に電流源ＣＳ１より入力電流Ｉ１を流すと、第１トランジスタＴｒ１のゲート電極（ｇ）とドレイン電極（ｄ）は短絡しているので、第１トランジスタＴｒ１のゲート−ソース電圧Ｖｇ１とドレイン−ソース電圧Ｖｄ１が等しくなる。これにより第１トランジスタＴｒ１は飽和領域で動作し、入力電流Ｉ１の電流値を変化させたときに、例えば図３に示す動作曲線ＳＰ１に沿って動作する。
また、第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲート電極（ｇ）は接続されているうえ、第１トランジスタＴｒ１と第２トランジスタＴｒ２のソース電極（ｓ）はどちらも接地されているので、第２トランジスタＴｒ２のゲート−ソース電圧Ｖｇ２は、Ｖｇ１と等しくなる。ここで、第２トランジスタＴｒ２は、ドレイン−ソース間電圧Ｖｄ２（＝Ｖ２）を変化させたとき、例えば図３に示す動作曲線ＳＰ２に沿って動作する。
こうした回路において、第２トランジスタＴｒ２に印加するドレイン−ソース電圧Ｖｄ２（＝Ｖ２）を充分にＶｄ１より大きくし（図３においては、Ｖｄ２＝８Ｖとした場合を示す）、第１トランジスタＴｒ１と第２トランジスタＴｒ２とが飽和領域において良好な飽和特性を有して、第１トランジスタＴｒ１と第２トランジスタＴｒ２とが同じトランジスタサイズ（チャネル長及びチャネル幅）を有しているとき、第２トランジスタＴｒ２に流れる出力電流Ｉ２の電流値は、入力電流Ｉ１の電流値とほぼ等しくなる。
すなわち、カレントミラー回路１０において、第１トランジスタＴｒ１のドレイン電極（ｄ）とソース電極（ｓ）間に流れる入力電流Ｉ１と、第２トランジスタＴｒ２のドレイン電極（ｄ）とソース電極（ｓ）間に流れる出力電流Ｉ２とがほぼ等しい電流値となる。
そして、このカレントミラー回路１０は、第１トランジスタＴｒ１と第２トランジスタＴｒ２とが同じトランジスタサイズを有しているとき、第１トランジスタＴｒ１に流す入力電流Ｉ１とほぼ等しい電流値の出力電流Ｉ２を、第２トランジスタＴｒ２を通じて所定の負荷に供給することができ、例えば第１トランジスタＴｒ１に対して第２トランジスタＴｒ２のチャネル幅が２倍であるとき、入力電流Ｉ１のほぼ２倍の電流値を有する出力電流Ｉ２を負荷に供給することができる。

特に、少なくとも第２トランジスタＴｒ２は、図２に示すように、ソース電極とドレイン電極のうち、電流が供給される側又は電流を出力する側でなく、接地電位に設定される側のソース電極６（ｓ）の方がドレイン電極７（ｄ）よりも保護膜３への重なり長が長く形成されている。これによって、第２トランジスタＴｒ２のドレイン電極（ｄ）とソース電極（ｓ）間に流れるオン電流が抑制されて、第２トランジスタＴｒ２のトランジスタの飽和特性が向上しているので、出力電流Ｉ２を精度よく流すことができる。
つまり、第２トランジスタＴｒ２におけるソース電極６（ｓ）側の重なり長Ｌｓによるチャネルへの重なり部分は、チャネルに対して負の電圧を印加する、チャネルを減少させる方向に作用するバックゲートとして機能して、のオン電流を抑制して、減少させる。これによって、図３の動作曲線ＳＰ２に示すように、トランジスタの飽和領域でのオン電流のドレイン電圧に対する増加が減少して、飽和特性が向上し、第２トランジスタＴｒ２に流れる出力電流Ｉ２を、入力電流Ｉ１とほぼ等しくすることができるのである。ここで、第１トランジスタＴｒ１も、第２トランジスタＴｒ２と同様に、ソース電極６（ｓ）の方がドレイン電極７（ｄ）よりも保護膜３への重なり長が長く形成されていて、飽和特性が向上していることが好ましいが、第１トランジスタＴｒ１においては、入力電流Ｉ１の電流値が一定値に固定されて、その動作曲線ＳＰ１上の動作点が固定されているため、その良好な飽和特性を有することは必須ではない。そして、第２トランジスタＴｒ２のトランジスタサイズを適当な値に設定することで、出力電流Ｉ２の電流値が入力電流Ｉ１の電流値とほぼ等しくなるようにすることができる。

これに対し、従来の薄膜トランジスタＴｒは、図４に示すように、保護膜３に重なるソース電極６とドレイン電極７の重なり長が同じ程度に設定されている。このため、ソース電極６側のチャネルへの重なりによるバックゲート効果の影響は少なく、オン電流が抑制されることがないので、例えば図３の動作曲線ＳＰ２’に示すように、トランジスタの飽和領域における特性が良好でなく、飽和領域でのオン電流のドレイン電圧に対する増加率が比較的大きい。
このようにトランジスタの飽和特性が良好でないと、第１トランジスタＴｒ１に流れる入力電流Ｉ１’と、第２トランジスタＴｒ２に流れる出力電流Ｉ２’との差が大きくなってしまい、Ｉ１＝Ｉ２とした設計値通りの出力電流Ｉ２が流れない不具合が生じてしまう。

以上のように、本実施形態においては、カレントミラー回路１０を構成するｎチャネル型の第１トランジスタＴｒ１及び第２トランジスタＴｒ２のうちの少なくとも第２トランジスタＴｒ２におけるソース電極とドレイン電極のうち、電流が供給される側又は電流を出力する側でなく、接地電位に設定された側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓを、ドレイン電極７（ｄ）における重なり長Ｌｄよりも長く形成することによって、第２トランジスタＴｒ２のトランジスタの飽和特性を向上させることができて、カレントミラー回路１０によって入力電流Ｉ１に対して出力電流Ｉ２を精度よく流して、その出力電流Ｉ２を所定の負荷に供給することができる。
なお、更に、第１トランジスタＴｒ１も、第２トランジスタＴｒ２と同様に、ソース電極６（ｓ）の保護膜３へのチャネル長方向の重なり長Ｌｓを、ドレイン電極７（ｄ）における重なり長Ｌｄよりも長く形成した構造を有していてもよい。

次に、ｐチャネル型の薄膜トランジスタを用いたカレントミラー回路について説明する。なお、カレントミラー回路１０と同様の構成については、同符号を付して説明を割愛する。

図５は、本実施形態におけるｐチャネル型の薄膜トランジスタを用いたカレントミラー回路の一例を示した回路図である。

カレントミラー回路２０は、図５に示すように、第１トランジスタＴｒ３と、第２トランジスタＴｒ４とを備えている。第１トランジスタＴｒ３と第２トランジスタＴｒ４は、ｐチャネル型の薄膜トランジスタである。
このカレントミラー回路２０において、第１トランジスタＴｒ３のゲート電極（ｇ）に、第２トランジスタＴｒ４のゲート電極（ｇ）が接続されている。第１トランジスタＴｒ３のソース電極（ｓ）と第２トランジスタＴｒ４のソース電極（ｓ）とは接地電位Ｖgndに設定されて、接地されている。また、第１トランジスタＴｒ３のゲート電極（ｇ）とドレイン電極（ｄ）が短絡されている。第１トランジスタＴｒ３のドレイン電極（ｄ）には第１電圧（−Ｖ３）が印加されるとともに、電流源ＣＳ２から入力電流Ｉ１が、第１トランジスタＴｒ３から押し出す方向に供給される。また、第２トランジスタＴｒ４のドレイン電極（ｄ）には第２電圧（−Ｖ４）が印加され、第２トランジスタＴｒ４のドレイン電極（ｄ）から出力電流Ｉ２が、第２トランジスタＴｒ４から押し出す方向に出力される。

具体的に、第１トランジスタＴｒ３と第２トランジスタＴｒ４は、図６に示すように、第１絶縁膜１２を介してゲート電極１（ｇ）の上部に設けられた真性な半導体膜２と、半導体膜２のチャネル領域を覆う保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられ、保護膜３に一部が重なるソース電極６（ｓ）及びドレイン電極７（ｄ）と、ソース電極６（ｓ）及びドレイン電極７（ｄ）を覆う第２絶縁膜１３等をそれぞれ有している。
そして、半導体膜２の一端部の上には、不純物半導体膜４が一部保護膜３に重なるようにして形成されており、その不純物半導体膜４の上にソース電極６（ｓ）が設けられている。また、半導体膜２の他端部の上には、不純物半導体膜５が一部保護膜３に重なるようにして形成されており、その不純物半導体膜５の上にドレイン電極７（ｄ）が設けられている。なお、不純物半導体膜４，５はｐ型不純物（アクセプター型の不純物）を含むｐ型半導体である。そして、第１トランジスタＴｒ３及び第２トランジスタＴｒ４においても、ドレイン電極７（ｄ）とソース電極６（ｓ）との間にオン電流が流れるとき、半導体膜２の保護膜３に対応する領域にチャネルが形成され、ドレイン電極７（ｄ）及びソース電極６（ｓ）は不純物半導体膜４、５及び保護膜３を介して半導体膜２に形成されるチャネルに重なるように設けられている。
特に、図２と同様に、図６に示すように、第１トランジスタＴｒ３及び第２トランジスタＴｒ４における少なくとも第２トランジスタＴｒ４が、ソース電極６（ｓ）とドレイン電極７（ｄ）のうち、入力電流が供給される側又は出力電流を出力する側でなく、接地電位に設定される側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓが、ドレイン電極７（ｄ）の保護膜３への重なり長Ｌｄより長く形成された構成を有している。これにより、少なくとも第２トランジスタＴｒ４のトランジスタの飽和特性を向上させている。ここで、ソース電極６（ｓ）の保護膜３への重なり長Ｌｓは、半導体膜２のチャネル領域におけるチャネル長Ｌの１／３から１／２程度であることが好ましい。

このようなカレントミラー回路２０において、第１トランジスタＴｒ３のドレイン電極（ｄ）とソース電極（ｓ）間に流れる入力電流Ｉ１と、第２トランジスタＴｒ４のドレイン電極（ｄ）とソース電極（ｓ）間に流れる出力電流Ｉ２とがほぼ等しくなる。
こうして、カレントミラー回路２０は、第１トランジスタＴｒ３と第２トランジスタＴｒ４とが同じトランジスタサイズを有しているとき、第１トランジスタＴｒ３に流す入力電流Ｉ１とほぼ等しい電流値の出力電流Ｉ２を、第２トランジスタＴｒ４を通じて所定の負荷に供給することができ、例えば第１トランジスタＴｒ３に対して第２トランジスタＴｒ４のチャネル幅が２倍であるとき、入力電流Ｉ１のほぼ２倍の電流値を有する出力電流Ｉ２を負荷に供給することができる。

特に、少なくとも第２トランジスタＴｒ４は、図６に示すように、ソース電極とドレイン電極のうち、電流が供給される側又は電流を出力する側でなく、接地電位に設定される側のソース電極６（ｓ）の方がドレイン電極７（ｄ）よりも保護膜３への重なり長が長く形成されていることによって、第１トランジスタＴｒ３と第２トランジスタＴｒ４のドレイン電極（ｄ）とソース電極（ｓ）間に流れるオン電流が抑制されて、第１トランジスタＴｒ３と第２トランジスタＴｒ４のトランジスタの飽和特性が向上しているので（図３参照）、出力電流Ｉ２を精度よく流すことができる。

以上のように、カレントミラー回路２０を構成するトランジスタが薄膜トランジスタであっても、ｐチャネル型の第２トランジスタＴｒ４におけるソース電極とドレイン電極のうち、電流が供給される側又は電流を出力する側でなく、接地電位に設定された側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓを、ドレイン電極７（ｄ）における重なり長Ｌｄよりも長く形成することによって、少なくとも第２トランジスタＴｒ４のトランジスタの飽和特性を向上させることができて、カレントミラー回路２０によって入力電流Ｉ１に対して出力電流Ｉ２を精度よく流して、その出力電流Ｉ２を所定の負荷に供給することができる。
なお、更に、第１トランジスタＴｒ３も、第２トランジスタＴｒ４と同様に、ソース電極６（ｓ）の保護膜３へのチャネル長方向の重なり長Ｌｓを、ドレイン電極７（ｄ）における重なり長Ｌｄよりも長く形成した構造を有していてもよい。
また、上記において、第１トランジスタＴｒ１、Ｔｒ３及び第２トランジスタＴｒ２、Ｔｒ４は、ゲート電極上に半導体膜が設けられ、半導体膜上にドレイン電極及びソース電極が設けられるボトムゲート構造を有するものとしたが、本発明はこれに限るものではなく、半導体膜の上部にゲート電極が設けられるトップゲート構造を有するものであってもよい。

（電流生成回路、発光装置）
次に、カレントミラー回路を含む電流生成回路及び電流生成回路を備える発光装置について説明する。
本実施形態では、電流生成回路を利用して発光素子を発光させる発光装置を例に説明する。

図７は、発光装置であるＥＬディスプレイの内部構成を示す説明図である。
ＥＬディスプレイ１００は、図７に示すように、例えば、表示パネル１０１と、走査線駆動回路１０２と、データ線駆動回路１０３と、電圧供給線駆動回路１０４等を備えている。

表示パネル１０１は、図７に示すように、マトリクス状に配置された複数の画素回路１１０を有している。
表示パネル１０１には、その列方向に延在された複数のデータ線Ｘｍ（ｍ＝１〜Ｍ）と、各データ線Ｘｍと交差して行方向に延在された複数の走査線Ｙｎ（ｎ＝１〜Ｎ）と、各データ線Ｘｍと交差して行方向に延在された複数の電圧供給線Ｚｎ（ｎ＝１〜Ｎ）とが配設され、各画素回路には各データ線Ｘｍ、各走査線Ｙｎ及び各電圧供給線Ｚｎが接続されている。

画素回路１１０は、図８に示すように、ゲート端子が走査線Ｙに、ソース端子が電圧供給線Ｚに、ドレイン端子が接点Ｎ１１に各々接続されたｎチャネル型トランジスタＴｒ１１１と、ゲート端子が走査線Ｙに、ソース端子及びドレイン端子がデータ線Ｘ及び接点Ｎ１２に各々接続されたｎチャネル型トランジスタＴｒ１１２と、ゲート端子が接点Ｎ１１に、ソース端子及びドレイン端子が電圧供給線Ｚ及び接点Ｎ１２に各々接続されたｎチャネル型トランジスタＴｒ１１３と、接点Ｎ１１と接点Ｎ１２間に接続されたコンデンサＣｓと、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎ１２に接続され、カソード端子が一定電圧Ｖｃｏｍ（例えば、接地電位Ｖｇｎｄに設定される）に各々接続された有機ＥＬ素子ＯＥＬと、を備えている。

この表示パネル１０１の周囲において各走査線Ｙが走査ドライバ（図示省略）を有する走査線駆動回路１０２に接続され、各データ線Ｘがデータドライバ１０５を有するデータ線駆動回路１０３に接続され、各電圧供給線Ｚが電圧ドライバ（図示省略）を有する電圧供給線駆動回路１０４に接続されており、これら駆動回路によって表示パネル１０１（ＥＬディスプレイ１００）がアクティブマトリクス駆動方式で駆動される。

電圧供給線駆動回路１０４は、適宜電圧信号を出力する電圧ドライバ（図示省略）によって、各電圧供給線Ｚｎに所定レベルの電圧を印加して、各画素回路１１０に駆動電流を供給可能とする。
走査線駆動回路１０２は、複数の走査線Ｙｎの中の１本に選択信号を順次印加して１行分の画素回路１１０群を順次選択する。この選択された走査線Ｙｎに接続されている画素回路１１０のスイッチトランジスタ１１１がオンになる。
データ線駆動回路１０３は、各データドライバ１０５により各データ線Ｘｍをそれぞれ駆動して、走査線駆動回路１０２によって選択された走査線Ｙｎに接続されている画素回路１１０に所定の階調に応じたレベルの電流信号を出力する。画素回路１１０における有機ＥＬ素子ＯＥＬの駆動制御動作は書込動作期間と発光動作期間とを有し、まず、書込動作期間において、走査線駆動回路１０２より走査線Ｙに対して選択レベルの選択信号を印加するとともに、電圧供給線駆動回路１０４より電圧供給線Ｚにローレベルの電源電圧Ｖｓｃを印加し、データ線駆動回路１０３よりデータ線Ｘに、電流信号として、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるために必要な所定の書込電流Ｉｐｉｘを供給する。書込電流Ｉｐｉｘはデータ線駆動回路１０３方向に引き込む方向に供給する。これにより、画素回路１１０のトランジスタＴｒ１１１及びＴｒ１１２がオン動作して、接点Ｎ１１にローレベルの電源電圧Ｖｓｃが印加され、トランジスタＴｒ１１２を介してローレベルの電源電圧Ｖｓｃよりも低電位の電圧レベルが接点Ｎ１２に印加される。これにより、電圧供給線ＺからトランジスタＴｒ１１３、接点Ｎ１２、トランジスタＴｒ１１２を介して、データ線Ｘ方向に書込電流Ｉｐｉｘに対応した書込動作電流が流れ、コンデンサＣｓには、接点Ｎ１１及びＮ１２間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。次いで、発光動作期間においては、走査線Ｙに対して非選択レベルの選択信号を印加するとともに、電圧供給線Ｚにハイレベルの電源電圧Ｖｓｃを印加し、書込電流Ｉｐｉｘの引き込み動作を停止する。これにより、トランジスタＴｒ１１１及びＴｒ１１２がオフ動作して、接点Ｎ１１への電源電圧Ｖｓｃの印加が遮断され、コンデンサＣｘは、書込動作において蓄積された電荷を保持する。これによりトランジスタＴｒ１１３はオン状態を維持し、電圧供給線Ｚにはハイレベルの電源電圧Ｖｓｃが印加されているので、電圧供給線ＺからトランジスタＴｒ１１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。

次に、データ線駆動回路１０３のデータドライバ１０５の回路構成について説明する。

データドライバ１０５は、例えば、図９に示すような、電流生成回路３０を備えている。
電流生成回路３０は、図９に示すように、基準電流Ｉrefに対して、各々異なる比率の電流値を有する複数の階調電流Ｉｄsa、Ｉｄsb、Ｉｄsc、Ｉｄsdを生成するカレントミラー回路部３１と、図示しない信号ラッチ部から出力される出力信号ｄ１０〜ｄ１３に基づいて、複数の階調電流Ｉｄsa〜Ｉｄsdのうち、任意の階調電流を選択する選択手段としてのスイッチ回路部３２と、を備えている。

具体的に、カレントミラー回路部３１は、図９に示すように、基準電流Ｉrefが供給される電流入力接点ＩＮｉと接地電位Ｖgndとの間にドレイン電極−ソース電極が接続されるとともに、ゲート電極とドレイン電極とが接点Ｎｇに接続されたｎチャネル型の基準トランジスタ（入力側トランジスタ）Ｔｒ２１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと接地電位Ｖgndとの間にドレイン電極−ソース電極が接続されるとともに、各ゲート電極が接点Ｎｇに共通に接続された複数（本実施形態では４つ）の、互いにトランジスタサイズが異なる、ｎチャネル型の階調トランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５と、を備えた構成を有している。また、接点Ｎｇと接地電位Ｖgndとの間に容量Ｃ１が設けられている。

また、スイッチ回路部３２は、図９に示すように、所定の負荷である有機ＥＬ素子ＯＥＬを備える画素回路１１０（図７参照）に接続される電流出力接点ＯＵＴｉと各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間にドレイン電極−ソース電極が接続されるとともに、各ゲート電極に図示しない信号ラッチ部から個別に出力される出力信号ｄ１０〜ｄ１３が印加される複数（本実施形態では４つ）のｎチャネル型のトランジスタＴｒ２６、Ｔｒ２７、Ｔｒ２８、Ｔｒ２９と、を備えた構成を有している。

ここで、本実施形態の電流生成回路３０においては、特に、カレントミラー回路部３１を構成する各階調トランジスタＴｒ２２〜Ｔｒ２５に流れる階調電流Ｉｄsa〜Ｉｄsdが、基準トランジスタＴｒ２１に流れる基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。具体的には、各階調トランジスタＴｒ２２〜Ｔｒ２５のトランジスタサイズが、各々異なる比率、例えば、各階調トランジスタＴｒ２２〜Ｔｒ２５のチャネル長を一定とした場合の各チャネル幅の比（Ｗ２：Ｗ３：Ｗ４：Ｗ５）が１：２：４：８になるように形成されている。
これにより、各階調トランジスタＴｒ２２〜Ｔｒ２５に流れる階調電流Ｉｄsa〜Ｉｄsdの電流値は、基準トランジスタＴｒ２１のチャネル幅をＷ１とすると、各々Ｉｄsa＝（Ｗ２／Ｗ１）×Ｉref、Ｉｄsb＝（Ｗ３／Ｗ１）×Ｉref、Ｉｄsc＝（Ｗ４／Ｗ１）×Ｉref、Ｉｄsd＝（Ｗ５／Ｗ１）×Ｉrefに設定される。すなわち、階調トランジスタＴｒ２２〜Ｔｒ２５のチャネル幅を、各々２^ｎ（ｎ＝０、１、２、３、…；２^ｎ＝１、２、４、８、…）に設定することにより、階調電流間の電流値を２^ｎで規定される比率に設定することができる。

このように電流値が設定された各階調電流Ｉｄsa〜Ｉｄsdから、任意の階調電流を選択して合成することにより、２^ｎ段階の電流値を有する合成階調電流である負荷駆動電流ＩＤが生成され、電流出力接点ＯＵＴｉから出力されることになる。
例えば、４ビットのデジタル信号が適用された出力信号ｄ１０〜ｄ１３に基づくトランジスタＴｒ２６〜Ｔｒ２９のオン状態に応じて、トランジスタＴｒ２６〜Ｔｒ２９にそれぞれ接続されている階調電流トランジスタＴｒ２２〜Ｔｒ２５を選択し、選択された階調電流トランジスタＴｒ２２〜Ｔｒ２５に流れる階調電流Ｉｄsa〜Ｉｄsdを合成する場合、２^４＝１６段階の異なる電流値を有する負荷駆動電流ＩＤが生成されて出力される。

このような構成を有する電流生成回路３０において、図示しない信号ラッチ部から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部３２の特定のトランジスタがオン動作（トランジスタＴｒ２６〜Ｔｒ２９の何れか１つ以上がオン動作する場合のほか、全てのトランジスタＴｒ２６〜Ｔｒ２９がオフ動作する場合を含む）し、オン動作したトランジスタ（Ｔｒ２６〜Ｔｒ２９）に接続されたカレントミラー回路部３１の階調トランジスタ（Ｔｒ２２〜Ｔｒ２５の何れか１つ以上）に、基準トランジスタＴｒ２１に流れる基準電流Ｉrefに対して、所定比率（ａ×２^ｎ倍；ａは基準トランジスタＴｒ２１のチャネル幅Ｗ１により規定される定数）の電流値を有する階調電流Ｉｄsa〜Ｉｄsdが流れる。そして、上述したように、電流出力接点ＯＵＴｉにおいて、これらの階調電流（Ｉｄsa〜Ｉｄsd）の合成値となる電流値を有する負荷駆動電流ＩＤが、所定の負荷側（図７に示す画素回路１１０、図８に示す有機ＥＬ素子ＯＥＬ）から、電流出力接点ＯＵＴｉ、オン状態にあるトランジスタ（Ｔｒ２６〜Ｔｒ２９のいずれか）及び階調トランジスタ（Ｔｒ２２〜Ｔｒ２５のいずれか）を介して接地電位Ｖgndに流れる。

従って、電流生成回路３０においては、図示しない信号ラッチ部の出力信号ｄ１０〜ｄ１３に応じて、スイッチ回路部３２とカレントミラー回路部３１により、所定の電流値を有する負荷駆動電流ＩＤが電流信号として生成されて、所定の負荷である有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給されることになる。
なお、この電流生成回路３０では、負荷側から電流生成回路３０側に電流を引き込む方向に負荷駆動電流ＩＤが流れる。

特に、この電流生成回路３０の少なくとも各階調トランジスタＴｒ２２〜Ｔｒ２５は、前述したカレントミラー回路１０の第１トランジスタＴｒ１と第２トランジスタＴｒ２と同様に、第１絶縁膜１２を介してゲート電極１（ｇ）の上部に設けられた半導体膜２と、半導体膜２のチャネル領域を覆う保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられ、保護膜３に一部が重なるソース電極６（ｓ）及びドレイン電極７（ｄ）と、ソース電極６（ｓ）及びドレイン電極７（ｄ）を覆う第２絶縁膜１３等をそれぞれ備えた構造を有している（図２参照）。
そして、各階調トランジスタＴｒ２２〜Ｔｒ２５のソース電極とドレイン電極のうち、階調電流を出力する側でなく、接地電位に設定される側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓが、ドレイン電極７（ｄ）の保護膜３への重なり長Ｌｄより長く形成されている（図２参照）。
こうして少なくとも各階調トランジスタＴｒ２２〜Ｔｒ２５において、電流が流れ込む側のソース電極（ｓ）の方がドレイン電極（ｄ）よりも保護膜への重なり長が長く形成されていることによって、少なくとも各トランジスタ（Ｔｒ２２〜Ｔｒ２５）のドレイン電極（ｄ）とソース電極（ｓ）間に流れるオン電流が抑制されて、少なくとも各トランジスタ（Ｔｒ２２〜Ｔｒ２５）の飽和特性が向上しているので、基準電流Ｉrefに応じた各比率の階調電流を精度よく流すことができ、好適な負荷駆動電流ＩＤを有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給することができる。

以上のように、電流生成回路３０におけるｎチャネル型の基準トランジスタＴｒ２１及び各階調トランジスタＴｒ２２〜Ｔｒ２５のうちの少なくとも各階調トランジスタＴｒ２２〜Ｔｒ２５の各々におけるソース電極とドレイン電極のうち、基準電流Ｉrefが供給される側又は出力電流を出力する側でなく、接地電位に設定される側の電極であるソース電極（ｓ）の保護膜への重なり長Ｌｓを、ドレイン電極（ｄ）の保護膜への重なり長Ｌｄよりも長く形成することによって、少なくとも各トランジスタＴｒ２２〜Ｔｒ２５のトランジスタの飽和特性を向上させることができ、基準電流Ｉrefに応じた各比率の階調電流を生成して、その階調電流を合成した負荷駆動電流ＩＤを精度よく流すことができる。
そして、精度よい負荷駆動電流ＩＤを有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給することができ、ＥＬディスプレイ１００を良好に発光させて、画像や映像を好適に表示することが可能になる。
なお、更に、基準トランジスタＴｒ２１も、各階調トランジスタＴｒ２２〜Ｔｒ２５と同様に、ソース電極（ｓ）の保護膜へのチャネル長方向の重なり長Ｌｓを、ドレイン電極（ｄ）における重なり長Ｌｄよりも長く形成した構造を有していてもよい。

次に、ｐチャネル型のトランジスタを用いた電流生成回路４０について説明する。
なお、ＥＬディスプレイ１００（表示パネル１０１、走査線駆動回路１０２、データ線駆動回路１０３、電圧供給線駆動回路１０４）の構成については、説明を割愛する。

ＥＬディスプレイ１００におけるデータ線駆動回路１０３のデータドライバ１０５は、例えば、図１０に示すような、電流生成回路４０を備えていてもよい。

電流生成回路４０は、図１０に示すように、基準電流Ｉrefに対して、各々異なる比率の電流値を有する複数の階調電流Ｉｄsi、Ｉｄsj、Ｉｄsk、Ｉｄslを生成するカレントミラー回路部４１と、図示しない信号ラッチ部から出力される出力信号ｄ１０〜ｄ１３に基づいて、複数の階調電流Ｉｄsi〜Ｉｄslのうち、任意の階調電流を選択する選択手段としてのスイッチ回路部４２と、を備えている。

具体的に、カレントミラー回路部４１は、図１０に示すように、電流入力接点ＩＮｉと接地電位Ｖgndとの間にドレイン電極−ソース電極が接続されるとともに、ゲート電極とドレイン電極とが接点Ｎｈに接続されたｐチャネル型の基準トランジスタＴｒ５１と、各接点Ｎｉ、Ｎｊ、Ｎｋ、Ｎｌと接地電位Ｖgndとの間にドレイン電極−ソース電極が接続されるとともに、各ゲート電極が接点Ｎｈに共通に接続された複数（本実施形態では４つ）の、互いにトランジスタサイズが異なる、ｐチャネル型の階調トランジスタＴｒ５２、Ｔｒ５３、Ｔｒ５４、Ｔｒ５５と、を備えた構成を有している。また、接点Ｎｈと接地電位Ｖgndとの間に容量Ｃ１が設けられている。

また、スイッチ回路部４２は、図１０に示すように、所定の負荷である有機ＥＬ素子ＯＥＬを備える画素回路１１０（図７参照）に接続される電流出力接点ＯＵＴｉと各接点Ｎｉ、Ｎｊ、Ｎｋ、Ｎｌとの間にドレイン電極−ソース電極が接続されるとともに、各ゲート電極に図示しない信号ラッチ部から個別に出力される出力信号ｄ１０〜ｄ１３が印加される複数（本実施形態では４つ）のｐチャネル型のトランジスタＴｒ５６、Ｔｒ５７、Ｔｒ５８、Ｔｒ５９と、を備えた構成を有している。

ここで、本実施形態の電流生成回路４０においては、特に、カレントミラー回路部４１を構成する各階調トランジスタＴｒ５２〜Ｔｒ５５に流れる階調電流Ｉｄsi〜Ｉｄslが、基準トランジスタＴｒ５１に流れる基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。具体的には、各階調トランジスタＴｒ５２〜Ｔｒ５５のトランジスタサイズが、各々異なる比率、例えば、各階調トランジスタＴｒ５２〜Ｔｒ５５のチャネル長を一定とした場合の各チャネル幅の比（Ｗ２：Ｗ３：Ｗ４：Ｗ５）が１：２：４：８になるように形成されている。
これにより、各階調トランジスタＴｒ５２〜Ｔｒ５５に流れる階調電流Ｉｄsi〜Ｉｄslの電流値は、基準トランジスタＴｒ５１のチャネル幅をＷ１とすると、各々Ｉｄsi＝（Ｗ２／Ｗ１）×Ｉref、Ｉｄsj＝（Ｗ３／Ｗ１）×Ｉref、Ｉｄsk＝（Ｗ４／Ｗ１）×Ｉref、Ｉｄsl＝（Ｗ５／Ｗ１）×Ｉrefに設定される。すなわち、階調トランジスタＴｒ５２〜Ｔｒ５５のチャネル幅を、各々２^ｎ（ｎ＝０、１、２、３、…；２^ｎ＝１、２、４、８、…）に設定することにより、階調電流間の電流値を２^ｎで規定される比率に設定することができる。

このように電流値が設定された各階調電流Ｉｄsi〜Ｉｄslから、任意の階調電流を選択して合成することにより、２^ｎ段階の電流値を有する合成階調電流である負荷駆動電流ＩＤが生成され、電流出力接点ＯＵＴｉに供給されることになる。
例えば、４ビットのデジタル信号が適用された出力信号ｄ１０〜ｄ１３に基づくトランジスタＴｒ５６〜Ｔｒ５９のオン状態に応じて、トランジスタＴｒ５６〜Ｔｒ５９にそれぞれ接続されている階調電流トランジスタＴｒ５２〜Ｔｒ５５を選択し、選択された階調電流トランジスタＴｒ５２〜Ｔｒ５５に流れる階調電流Ｉｄsi〜Ｉｄslを合成する場合、２^４＝１６段階の異なる電流値を有する負荷駆動電流ＩＤが生成される。

このような構成を有する電流生成回路４０において、図示しない信号ラッチ部から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部４２の特定のトランジスタがオン動作（トランジスタＴｒ５６〜Ｔｒ５９の何れか１つ以上がオン動作する場合のほか、全てのトランジスタＴｒ５６〜Ｔｒ５９がオフ動作する場合を含む）し、オン動作したトランジスタ（Ｔｒ５６〜Ｔｒ５９）に接続されたカレントミラー回路部４１の階調トランジスタ（Ｔｒ５２〜Ｔｒ５５の何れか１つ以上）に、基準トランジスタＴｒ５１に流れる基準電流Ｉrefに対して、所定比率（ａ×２^ｎ倍；ａは基準トランジスタＴｒ５１のチャネル幅Ｗ１により規定される定数）の電流値を有する階調電流Ｉｄsi〜Ｉｄslが流れる。そして、上述したように、電流出力接点ＯＵＴｉにおいて、これらの階調電流（Ｉｄsi〜Ｉｄsl）の合成値となる電流値を有する負荷駆動電流ＩＤが、所定の負荷側（図７に示す画素回路１１０、図８に示す有機ＥＬ素子ＯＥＬ）に向けて、電流出力接点ＯＵＴｉ、オン状態にあるトランジスタ（Ｔｒ５６〜Ｔｒ５９のいずれか）及び階調トランジスタ（Ｔｒ５２〜Ｔｒ５５のいずれか）を介して接地電位Ｖgndから流れる。

従って、電流生成回路４０においては、図示しない信号ラッチ部の出力信号ｄ１０〜ｄ１３に応じて、スイッチ回路部４２とカレントミラー回路部４１により、所定の電流値を有する負荷駆動電流ＩＤが電流信号として生成されて、所定の負荷である有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給されることになる。
なお、この電流生成回路４０では、負荷側に向け電流生成回路４０側から電流を流し込む方向に負荷駆動電流ＩＤが流れる。

特に、この電流生成回路４０の基準トランジスタＴｒ５１及び各階調トランジスタＴｒ５２〜Ｔｒ５５における少なくとも各階調トランジスタＴｒ５２〜Ｔｒ５５は、前述したカレントミラー回路２０の第２トランジスタＴｒ４と同様に、第１絶縁膜１２を介してゲート電極１（ｇ）の上部に設けられた半導体膜２と、半導体膜２のチャネル領域を覆う保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられ、保護膜３に一部が重なるソース電極６（ｓ）及びドレイン電極７（ｄ）と、ソース電極６（ｓ）及びドレイン電極７（ｄ）を覆う第２絶縁膜１３等をそれぞれ備えた構造を有している（図６参照）。
そして、各階調トランジスタＴｒ５２〜Ｔｒ５５のソース電極とドレイン電極のうち、階調電流を出力する側でなく、接地電位に設定される側の電極であるソース電極６（ｓ）の保護膜３への、チャネル長方向の重なり長Ｌｓが、ドレイン電極７（ｄ）の保護膜３への重なり長Ｌ（ｄ）より長く形成されている（図６参照）。
こうして少なくとも各階調トランジスタＴｒ５２〜Ｔｒ５５において、電流が流れ込む側のドレイン電極（ｄ）の方がソース電極（ｓ）よりも保護膜への重なり長が長く形成されていることによって、各トランジスタ（Ｔｒ５２〜Ｔｒ５５）のドレイン電極（ｄ）とソース電極（ｓ）間に流れるオン電流が抑制されて、各トランジスタ（Ｔｒ５１〜Ｔｒ５５）の飽和特性が向上しているので、基準電流Ｉrefに応じた各比率の階調電流を精度よく流すことができ、好適な負荷駆動電流ＩＤを有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給することができる。

以上のように、電流生成回路４０におけるｐチャネル型の基準トランジスタＴｒ５１及び各階調トランジスタＴｒ５２〜Ｔｒ５５のうちの少なくとも各階調トランジスタＴｒ５２〜Ｔｒ５５におけるソース電極とドレイン電極のうち、基準電流Ｉrefが供給される側又は出力電流を出力する側でなく、接地電位に設定される側の電極であるソース電極（ｓ）の保護膜への重なり長Ｌｓを、ドレイン電極（ｄ）の保護膜への重なり長Ｌｄよりも長く形成することによって、少なくとも各トランジスタＴｒ５２〜Ｔｒ５５のトランジスタの飽和特性を向上させることができ、基準電流Ｉrefに応じた各比率の階調電流を生成して、その階調電流を合成した負荷駆動電流ＩＤを精度よく流すことができる。
そして、精度よい負荷駆動電流ＩＤを有機ＥＬ素子ＯＥＬ（画素回路１１０）に供給することができ、ＥＬディスプレイ１００を良好に発光させて、画像や映像を好適に表示することが可能になる。
なお、更に、基準トランジスタＴｒ５１も、各階調トランジスタＴｒ５２〜Ｔｒ５５と同様に、ソース電極（ｓ）の保護膜へのチャネル長方向の重なり長Ｌｓを、ドレイン電極（ｄ）における重なり長Ｌｄよりも長く形成した構造を有していてもよい。

なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

１０、２０ カレントミラー回路
Ｔｒ１、Ｔｒ３ 第１トランジスタ
Ｔｒ２、Ｔｒ４ 第２トランジスタ
１ ゲート電極
２ 半導体膜
３ 保護膜
６ ソース電極
７ ドレイン電極
１２ 第１絶縁膜（絶縁膜）
３０、４０ 電流生成回路
３１、４１ カレントミラー回路部
３２、４２ スイッチ回路部（選択手段）
Ｔｒ２１、Ｔｒ５１ 基準トランジスタ
Ｔｒ２２〜Ｔｒ２５、Ｔｒ５２〜Ｔｒ５５ 階調トランジスタ
１００ ＥＬディスプレイ（発光装置）
１０１ 表示パネル
１０３ データ線駆動回路
１０５ データドライバ
１１０ 画素回路
ＯＥＬ 有機ＥＬ素子（負荷、発光素子）

Claims (14)

1. 入力側トランジスタと出力側トランジスタとを有し、
   前記入力側トランジスタは入力用電流路を有し、該入力用電流路の一端側に入力電流が供給されて該入力電流が前記入力用電流路に流れ、
   前記出力側トランジスタは出力用電流路を有し、該出力用電流路に出力電流が流れ、該出力用電流路の一端側から前記出力電流を出力し、
   前記入力用電流路の他端側と前記出力用電流路の他端側とは接続され、
   前記出力側トランジスタは、前記出力用電流路を構成する第１チャネル領域が形成される第１半導体膜と、前記第１半導体膜上の前記第１チャネル領域を挟む一対の端部に、互いに離間して設けられ、前記出力用電流路の前記一端側をなす第１ドレイン電極及び前記出力用電流路の前記他端側をなす第１ソース電極と、を有し、
   前記第１ドレイン電極及び前記第１ソース電極は、それぞれ、前記第１チャネル領域の一部に重なる、第１ドレイン側重なり領域と第１ソース側重なり領域とを有し、前記第１ソース側重なり領域におけるチャネル長方向の重なり長が、前記第１ドレイン側重なり領域におけるチャネル長方向の重なり長より長いことを特徴とするカレントミラー回路。
2. 前記第１ソース側重なり領域における前記重なり長は、前記チャネル領域におけるチャネル長の１／３乃至１／２の値であることを特徴とする請求項１に記載のカレントミラー回路。
3. 前記チャネル長は８〜１０μｍであり、前記第１ドレイン側重なり領域における前記重なり長は２μｍ以下であり、前記第１ソース側重なり領域における前記重なり長は３〜５μｍであることを特徴とする請求項２に記載のカレントミラー回路。
4. 前記出力側トランジスタは、前記第１半導体膜上に設けられて、該第１半導体膜の前記第１チャネル領域上を覆う第１保護膜を有し、前記第１ドレイン電極及び前記第１ソース電極は前記第１保護膜上の一部に重なって、前記第１チャネル領域の一部に重なるように設けられていることを特徴とする請求項１乃至３のいずれかに記載のカレントミラー回路。
5. 前記入力側トランジスタは、前記入力用電流路を構成する第２チャネル領域が形成される第２半導体膜と、前記第２半導体膜上の前記第２チャネル領域を挟む一対の端部に離間して設けられ、前記入力用電流路の前記一端側をなす第２ドレイン電極及び前記入力用電流路の前記他端側をなす第２ソース電極と、を有し、
   前記第２ドレイン電極及び前記第２ソース電極は、それぞれ、前記第２チャネル領域の一部に重なる、第２ドレイン側重なり領域と第２ソース側重なり領域とを有して設けられ、前記第２ソース側重なり領域におけるチャネル長方向の重なり長が、前記第２ドレイン電極の前記第２ドレイン側重なり領域におけるチャネル長方向の重なり長より長い構造を有することを特徴とする請求項１乃至４のいずれかに記載のカレントミラー回路。
6. 前記第２ソース側重なり領域における前記重なり長は、前記第２チャネル領域におけるチャネル長の１／３乃至１／２の値であることを特徴とする請求項５に記載のカレントミラー回路。
7. 前記入力側トランジスタは、前記第２半導体膜上に設けられて、該第２半導体膜の前記第２チャネル領域上を覆う第２保護膜を有し、前記第２ドレイン電極及び前記第２ソース電極は前記第２保護膜上の一部に重なって、前記第２チャネル領域の一部に重なるように設けられていることを特徴とする請求項５又は６に記載のカレントミラー回路。
8. カレントミラー回路を構成する、入力側トランジスタと互いにトランジスタサイズが異なる複数の階調トランジスタとを有し、前記入力用トランジスタは入力用電流路を有し、該入力用電流路の一端側に基準電流が供給されて該基準電流が前記入力用電流路に流れ、前記複数の階調トランジスタの各々は出力用電流路を有し、該出力用電流路に、前記基準電流と前記階調トランジスタのトランジスタサイズに応じた電流値の階調電流が流れて、該出力用電流路の一端側から前記階調電流を出力し、前記入力用電流路の他端側と前記出力用電流路の他端側とが接続されたカレントミラー回路部と、
   前記複数の階調トランジスタから表示データの階調値に応じた前記階調トランジスタを選択して、選択した前記階調トランジスタの前記出力用電流路に流れる前記階調電流を合成した合成階調電流を負荷駆動電流として生成して出力するスイッチ回路部と、
   を備え、
   前記複数の階調トランジスタの各々は、前記出力用電流路を構成する第１チャネル領域が形成される第１半導体膜と、前記第１半導体膜上の前記第１チャネル領域を挟む一対の端部に、互いに離間して設けられ、前記出力用電流路の一端側をなす第１ドレイン電極及び前記出力用電流路の他端側をなす第１ソース電極と、を有し、
   前記第１ドレイン電極及び前記第１ソース電極は、それぞれ、前記第１チャネル領域の一部に重なる、第１ドレイン側重なり領域と第１ソース側重なり領域とを有し、前記第１ソース側重なり領域におけるチャネル長方向の重なり長が、前記第１ドレイン側重なり領域におけるチャネル長方向の重なり長より長いことを特徴とする電流生成回路。
9. 前記第１ソース側重なり領域における前記重なり長は、前記第１チャネル領域におけるチャネル長の１／３乃至１／２の値であることを特徴とする請求項８に記載の電流生成回路。
10. 前記複数の階調トランジスタの各々は、前記第１半導体膜上に設けられて、該第１半導体膜の前記第１チャネル領域上を覆う第１保護膜を有し、前記第１ドレイン電極及び前記第１ソース電極は前記第１保護膜上の一部に重なって、前記第１チャネル領域の一部に重なるように設けられていることを特徴とする請求項８又は９に記載の電流生成回路。
11. 前記入力側トランジスタは、前記入力用電流路を構成する第２チャネル領域が形成される第２半導体膜と、前記第２半導体膜上の前記第２チャネル領域を挟む一対の端部に離間して設けられ、前記入力用電流路の一端側をなす第２ドレイン電極及び前記入力用電流路の他端側をなす第２ソース電極と、を有し、
    前記第２ドレイン電極及び前記第２ソース電極は、それぞれ、前記第２チャネル領域の一部に重なる、第２ドレイン側重なり領域と第２ソース側重なり領域とを有して設けられ、前記第２ソース側重なり領域におけるチャネル長方向の重なり長が、前記第２ドレイン側重なり領域電極における重なり長より長いことを特徴とする請求項８乃至１０のいずれかに記載の電流生成回路。
12. 前記第２ソース側重なり領域における前記重なり長は、前記第２チャネル領域におけるチャネル長の１／３乃至１／２の値であることを特徴とする請求項１１に記載の電流生成回路。
13. 前記入力側トランジスタは、前記第２半導体膜上に設けられて、該第２半導体膜の前記第２チャネル領域上を覆う第２保護膜を有し、前記第２ドレイン電極及び前記第２ソース電極は前記第２保護膜上の一部に重なって、前記第２チャネル領域の一部に重なるように設けられていることを特徴とする請求項１１又は１２に記載の電流生成回路。
14. 請求項８乃至１３のいずれかに記載の電流生成回路と、該電流生成回路より出力される前記負荷駆動電流により駆動される、発光素子を有する複数の画素が配設された発光パネルと、を備えることを特徴とする発光装置。

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