JP2012058455A - 液晶表示素子の製造方法 - Google Patents
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Abstract
【課題】オリフラと結晶方位との半導体ウエハ毎のばらつきの影響を受けず、半導体基板の欠けの量を制御または低減することが可能な液晶表示素子の製造方法を提供する。
【解決手段】複数の画素電極が素子単位で規則的に配置されたパターン領域を有する半導体ウエハと、透明電極が形成された透明基板とを液晶を介してシール材で貼り合わせて貼り合わせ構造体を形成する(S6)。パターン領域から第1の方向に第1の距離を有する位置で半導体ウエハを劈開して第1の基準ラインを形成し、パターン領域から第2の方向に第2の距離を有する位置で前記半導体ウエハを劈開して第2の基準ラインを形成する(S7)。第1の基準ラインを基準にしてこれと平行な第1の切り込み溝を複数形成し、第2の基準ラインを基準にしてこれと平行な第2の切り込み溝を複数形成する(S8)。第1及び第2の切り込み溝が形成されている各位置で貼り合わせ構造体を分断する(S9)。
【選択図】図1
【解決手段】複数の画素電極が素子単位で規則的に配置されたパターン領域を有する半導体ウエハと、透明電極が形成された透明基板とを液晶を介してシール材で貼り合わせて貼り合わせ構造体を形成する(S6)。パターン領域から第1の方向に第1の距離を有する位置で半導体ウエハを劈開して第1の基準ラインを形成し、パターン領域から第2の方向に第2の距離を有する位置で前記半導体ウエハを劈開して第2の基準ラインを形成する(S7)。第1の基準ラインを基準にしてこれと平行な第1の切り込み溝を複数形成し、第2の基準ラインを基準にしてこれと平行な第2の切り込み溝を複数形成する(S8)。第1及び第2の切り込み溝が形成されている各位置で貼り合わせ構造体を分断する(S9)。
【選択図】図1
Description
本発明は液晶表示素子の製造方法に関する。
現在、液晶表示素子は、プロジェクタやヘッドマウントディスプレイ等のディスプレイ分野に広く採用されている。
液晶表示素子は、一般的に、画素電極及び駆動回路が形成された半導体基板と、画素電極に対向する透明電極を有するガラス基板とが液晶を介して対向配置された構造を有している。
液晶表示素子は、一般的に、画素電極及び駆動回路が形成された半導体基板と、画素電極に対向する透明電極を有するガラス基板とが液晶を介して対向配置された構造を有している。
このような液晶表示素子の製造方法として、画素電極及び駆動回路が素子ごとにマトリスク状に複数形成された単結晶Si(シリコン)ウエハ、及び透明電極が形成された大判のガラス基板を予め素子ごとに切断して、上記の半導体基板及びガラス基板を複数形成した後、これら半導体基板及びガラス基板をそれぞれ素子ごとに貼り合わせる、個別貼り合わせ方法がある。
また、他の液晶表示素子の製造方法として、画素電極及び駆動回路が素子ごとにマトリスク状に複数形成された単結晶Siウエハと、透明電極が形成された大判のガラス基板とを一括で貼り合わせて貼り合わせ構造体を形成し、その後、この貼り合わせ構造体を素子ごとに分断する、一括貼り合わせ方法がある。
一括貼り合わせ方法は、個別貼り合わせ方法に比べて、素子ごとに半導体基板とガラス基板とを貼り合わせる必要がないので、生産性に優れ、コストダウンの点についても有利な製造方法である。
また、他の液晶表示素子の製造方法として、画素電極及び駆動回路が素子ごとにマトリスク状に複数形成された単結晶Siウエハと、透明電極が形成された大判のガラス基板とを一括で貼り合わせて貼り合わせ構造体を形成し、その後、この貼り合わせ構造体を素子ごとに分断する、一括貼り合わせ方法がある。
一括貼り合わせ方法は、個別貼り合わせ方法に比べて、素子ごとに半導体基板とガラス基板とを貼り合わせる必要がないので、生産性に優れ、コストダウンの点についても有利な製造方法である。
このような一括貼り合わせ方法の一例が特許文献1に開示されている。
特許文献1に開示されている一括貼り合わせ方法は、単結晶Siウエハと大判のガラス基板とを一括で貼り合わせた後、単結晶Siウエハ及び大判のガラス基板のそれぞれの外側の面に切り欠き溝を形成し、さらにこれらの切り欠き溝を利用して単結晶Siウエハ及び大判のガラス基板を素子ごとに分断するものである。なお、単結晶Siウエハ及び大判のガラス基板をそれぞれ完全に切断しないのは、完全に切断すると切断かすが後述する端子群に付着してしまうことを防止するためである。
特許文献1に開示されている一括貼り合わせ方法は、単結晶Siウエハと大判のガラス基板とを一括で貼り合わせた後、単結晶Siウエハ及び大判のガラス基板のそれぞれの外側の面に切り欠き溝を形成し、さらにこれらの切り欠き溝を利用して単結晶Siウエハ及び大判のガラス基板を素子ごとに分断するものである。なお、単結晶Siウエハ及び大判のガラス基板をそれぞれ完全に切断しないのは、完全に切断すると切断かすが後述する端子群に付着してしまうことを防止するためである。
ここで、特許文献1に開示されているような従来の一括貼り合わせ方法の課題について図17を用いて説明する。図17は、従来の一括貼り合わせ方法の課題を説明するための液晶表示素子の模式的断面図である。
図17に示すように、液晶表示素子100は、半導体基板110と、透明基板120と、これらを所定の間隙を有して貼り合わせるシール部130と、上記所定の間隙に充填された液晶140と、を有して構成されている。
半導体基板110の表面には、マトリスク状に形成された複数の画素電極111、及びこれらを覆うように形成された配向膜112が形成されている。また、半導体基板110の表面には、外部から液晶140を駆動するための駆動電圧を供給するための端子群113が形成されている。
一方、透明基板120の表面には透明電極121及び配向膜122が積層されており、反対側の面には反射防止膜123が形成されている。
シール部130は、樹脂131、及びこれに分散されて所定の直径を有する球状のスペーサ132を有して構成されている。
半導体基板110の表面には、マトリスク状に形成された複数の画素電極111、及びこれらを覆うように形成された配向膜112が形成されている。また、半導体基板110の表面には、外部から液晶140を駆動するための駆動電圧を供給するための端子群113が形成されている。
一方、透明基板120の表面には透明電極121及び配向膜122が積層されており、反対側の面には反射防止膜123が形成されている。
シール部130は、樹脂131、及びこれに分散されて所定の直径を有する球状のスペーサ132を有して構成されている。
半導体基板110には、通常、結晶面方位(100)の表面を有する単結晶Si(シリコン)ウエハが用いられる。
そのため、前述したように、単結晶Siウエハと大判のガラス基板との貼り合わせ構造体を素子ごとに分断する際に、特に単結晶Siウエハの切り込み溝の残りしろの部分が結晶面に沿って劈開されるため、図17(a)に示すように、端子群113側に欠けて端子群113を破損させてしまう場合がある。
単結晶Siウエハに対して半導体基板110のサイズが小さい方が面付け数(取り数)を増やすことができるので、素子当たりの半導体基板の単価を低減することができる。そのため、端子群113は、シール部130と半導体基板110の端面との間の極狭い領域に形成されており、半導体基板110の欠け115による影響(破損)を受けやすい。
そのため、前述したように、単結晶Siウエハと大判のガラス基板との貼り合わせ構造体を素子ごとに分断する際に、特に単結晶Siウエハの切り込み溝の残りしろの部分が結晶面に沿って劈開されるため、図17(a)に示すように、端子群113側に欠けて端子群113を破損させてしまう場合がある。
単結晶Siウエハに対して半導体基板110のサイズが小さい方が面付け数(取り数)を増やすことができるので、素子当たりの半導体基板の単価を低減することができる。そのため、端子群113は、シール部130と半導体基板110の端面との間の極狭い領域に形成されており、半導体基板110の欠け115による影響(破損)を受けやすい。
また、図17(b)に示すように、欠け116が外側に向けて発生する場合がある。このような場合は、端子群113は欠け116そのものによる影響(破損)を受けないが、液晶表示素子100の外形寸法が変わってしまうため、例えば液晶表示素子100を液晶表示装置等に外形基準で位置決めして実装する際に、実装精度を悪化させる要因となる。
また、欠け116は欠けやすいため、欠けた欠け116が近傍の端子群113に付着する可能性が高い。端子群113に欠け116が付着すると接点不良となる場合がある。
また、欠け116は欠けやすいため、欠けた欠け116が近傍の端子群113に付着する可能性が高い。端子群113に欠け116が付着すると接点不良となる場合がある。
ところで、単結晶Siウエハにはオリフラ(オリエンテーションフラット)やノッチが形成されているものがある。
略円柱状の単結晶SiのインゴットにX線回折分光分析を行って結晶方位を検出し、このインゴットの軸方向に沿って切り欠きを形成した後、軸方向に直交する方向に所定のピッチで切断(輪切り)することにより、オリフラやノッチを有する単結晶Siウエハが複数形成される。
しかしながら、インゴットを引き上げる際に、結晶軸がぶれる場合があり、実際、単結晶Siウエハの結晶方位とオリフラ(ノッチ)の方向とに誤差が生じている。
このオリフラ(ノッチ)を基準にして単結晶Siウエハに切り欠き溝を形成するが、単結晶Siウエハの結晶方位とオリフラ(ノッチ)の方向との誤差が大きいと、切り欠き溝が結晶方位とはずれた状態で形成されるため、上記欠け115,116の程度が大きくなる。
略円柱状の単結晶SiのインゴットにX線回折分光分析を行って結晶方位を検出し、このインゴットの軸方向に沿って切り欠きを形成した後、軸方向に直交する方向に所定のピッチで切断(輪切り)することにより、オリフラやノッチを有する単結晶Siウエハが複数形成される。
しかしながら、インゴットを引き上げる際に、結晶軸がぶれる場合があり、実際、単結晶Siウエハの結晶方位とオリフラ(ノッチ)の方向とに誤差が生じている。
このオリフラ(ノッチ)を基準にして単結晶Siウエハに切り欠き溝を形成するが、単結晶Siウエハの結晶方位とオリフラ(ノッチ)の方向との誤差が大きいと、切り欠き溝が結晶方位とはずれた状態で形成されるため、上記欠け115,116の程度が大きくなる。
そこで、単結晶Siウエハに切り欠き溝を深く形成することが考えられるが、切り欠き溝を深く形成すると残りしろが少なくなるため、単結晶Siウエハの強度が不足して製造途中に単結晶Siウエハが破損してしまう場合がある。
そこで、本発明は、オリフラ(ノッチ)と結晶方位との単結晶Siウエハごとのばらつきの影響を受けることなく、半導体基板の欠けの量を制御または低減することが可能な液晶表示素子の製造方法を提供することを目的とする。
上記の課題を解決するために、本発明は次の液晶表示素子の製造方法を提供する。
1)複数の画素電極(3)が素子単位(AA)で規則的に配置されたパターン領域(BB)を有する半導体ウエハ(1)と、透明電極(11)が形成された透明基板(10)とを液晶(LC)を介してシール材(20)で貼り合わせ、前記画素電極(3)と前記透明電極(11)とが前記液晶(LC)を介して向き合うと共に前記液晶(LC)が前記シール材(20)で封止された貼り合わせ構造体(25)を形成する貼り合わせ構造体形成ステップ(S6)と、前記貼り合わせ構造体形成ステップ(S6)の後に、前記パターン領域(BB)から第1の方向に第1の距離(Xa)を有する位置で前記半導体ウエハ(1)を劈開して第1の基準ライン(30)を形成し、前記パターン領域(BB)から前記第1の方向とは異なる第2の方向に第2の距離(Ya)を有する位置で前記半導体ウエハ(1)を劈開して第2の基準ライン(31)を形成する基準ライン形成ステップ(S7)と、前記基準ライン形成ステップ(S7)の後に、前記半導体ウエハに、前記第1の基準ライン(30)を基準にして前記第1の基準ライン(30)と平行な第1の切り込み溝(32)を第1のピッチを有して複数形成し、前記第2の基準ライン(31)を基準にして前記第2の基準ライン(31)と平行な第2の切り込み溝(33)を第2のピッチを有して複数形成する切り込み溝形成ステップ(S8)と、前記切り込み溝形成ステップ(S8)の後に、前記複数の第1の切り込み溝(32)及び前記複数の第2の切り込み溝(33)が形成されている各位置で前記半導体ウエハ(1)を分断し、かつ前記透明基板(10)を所定の位置で分断して、前記貼り合わせ構造体(25)から複数の液晶表示素子(40)を一度に得る分断工程(S9)と、を含むことを特徴とする液晶表示素子の製造方法。
2)前記第1の基準ライン(30)の仮想延長線と前記第2の基準ライン(31)の仮想延長線とは互いに直交することを特徴とする1)記載の液晶表示素子の製造方法。
1)複数の画素電極(3)が素子単位(AA)で規則的に配置されたパターン領域(BB)を有する半導体ウエハ(1)と、透明電極(11)が形成された透明基板(10)とを液晶(LC)を介してシール材(20)で貼り合わせ、前記画素電極(3)と前記透明電極(11)とが前記液晶(LC)を介して向き合うと共に前記液晶(LC)が前記シール材(20)で封止された貼り合わせ構造体(25)を形成する貼り合わせ構造体形成ステップ(S6)と、前記貼り合わせ構造体形成ステップ(S6)の後に、前記パターン領域(BB)から第1の方向に第1の距離(Xa)を有する位置で前記半導体ウエハ(1)を劈開して第1の基準ライン(30)を形成し、前記パターン領域(BB)から前記第1の方向とは異なる第2の方向に第2の距離(Ya)を有する位置で前記半導体ウエハ(1)を劈開して第2の基準ライン(31)を形成する基準ライン形成ステップ(S7)と、前記基準ライン形成ステップ(S7)の後に、前記半導体ウエハに、前記第1の基準ライン(30)を基準にして前記第1の基準ライン(30)と平行な第1の切り込み溝(32)を第1のピッチを有して複数形成し、前記第2の基準ライン(31)を基準にして前記第2の基準ライン(31)と平行な第2の切り込み溝(33)を第2のピッチを有して複数形成する切り込み溝形成ステップ(S8)と、前記切り込み溝形成ステップ(S8)の後に、前記複数の第1の切り込み溝(32)及び前記複数の第2の切り込み溝(33)が形成されている各位置で前記半導体ウエハ(1)を分断し、かつ前記透明基板(10)を所定の位置で分断して、前記貼り合わせ構造体(25)から複数の液晶表示素子(40)を一度に得る分断工程(S9)と、を含むことを特徴とする液晶表示素子の製造方法。
2)前記第1の基準ライン(30)の仮想延長線と前記第2の基準ライン(31)の仮想延長線とは互いに直交することを特徴とする1)記載の液晶表示素子の製造方法。
本発明によれば、オリフラ(ノッチ)と結晶方位との半導体ウエハごとのばらつきの影響を受けることなく、半導体基板の欠けの量を制御または低減することが可能になるという効果を奏する。
本発明の実施の形態を、好ましい実施例により図1〜図16を用いて説明する。
<実施例1>
まず、実施例1の液晶表示素子の製造方法について図1〜図12を用いて説明する。
まず、実施例1の液晶表示素子の製造方法について図1〜図12を用いて説明する。
[駆動回路形成工程](図1の「S1」,図2及び図3参照)
図2に示す、結晶面方位(100)の表面1a、及び結晶方向[111]にオリフラ(オリエンテーションフラット)OFを有する単結晶Si(シリコン)ウエハ1に、所定の半導体プロセスを用いて所定の領域AAごとに駆動回路2を形成する(図1のS1、及び図3参照)。駆動回路2はオリフラOFを基準にして形成される。
ここで、所定の領域AAとは、1つの液晶表示素子に対応する領域である。即ち、単結晶Siウエハ1には駆動回路2が液晶表示素子(所定の領域AA)ごとに複数形成される。なお、図3(図4〜図8及び図11も同様)には複数の液晶表示素子(所定の領域AA)のうちの2つを示している。
図2に示す、結晶面方位(100)の表面1a、及び結晶方向[111]にオリフラ(オリエンテーションフラット)OFを有する単結晶Si(シリコン)ウエハ1に、所定の半導体プロセスを用いて所定の領域AAごとに駆動回路2を形成する(図1のS1、及び図3参照)。駆動回路2はオリフラOFを基準にして形成される。
ここで、所定の領域AAとは、1つの液晶表示素子に対応する領域である。即ち、単結晶Siウエハ1には駆動回路2が液晶表示素子(所定の領域AA)ごとに複数形成される。なお、図3(図4〜図8及び図11も同様)には複数の液晶表示素子(所定の領域AA)のうちの2つを示している。
実施例1では、単結晶Siウエハ1の厚さを700μmとした。
[画素電極及び端子群形成工程](図1の「S2」及び図4参照)
単結晶Siウエハ1の表面1a上に、マトリクス状に複数配置された画素電極3と、端子群4と、を所定の領域AAごとに形成する。画素電極3及び端子群4は上記のオリフラOF又は駆動回路2を基準にして形成される。なお、駆動回路2を形成する際に画素電極3及び端子群4を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
単結晶Siウエハ1の表面1a上に、マトリクス状に複数配置された画素電極3と、端子群4と、を所定の領域AAごとに形成する。画素電極3及び端子群4は上記のオリフラOF又は駆動回路2を基準にして形成される。なお、駆動回路2を形成する際に画素電極3及び端子群4を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
実施例1では、厚さが0.2μmのAl(アルミニウム)膜を真空蒸着法を用いて形成した後、さらにフォトリソグラフィ法及びドライエッチング法を用いてパターニングを行うことにより、上記の画素電極3及び端子群4を形成した。
[画素電極側配向膜形成工程](図1の「S3」,図5参照)
上記工程を経た単結晶Siウエハ1を超純水で超音波洗浄した後、画素電極3を覆うように、単結晶Siウエハ1の表面1a上に配向膜5を所定の領域AAごとに形成する。配向膜5は上記のオリフラOF,駆動回路2,画素電極3,又は端子群4を基準にして形成される。なお、画素電極3及び端子群4を形成する際に配向膜5を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
上記工程を経た単結晶Siウエハ1を超純水で超音波洗浄した後、画素電極3を覆うように、単結晶Siウエハ1の表面1a上に配向膜5を所定の領域AAごとに形成する。配向膜5は上記のオリフラOF,駆動回路2,画素電極3,又は端子群4を基準にして形成される。なお、画素電極3及び端子群4を形成する際に配向膜5を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
実施例1では、選択的に配向膜を形成するマスクを通して、厚さが0.1μmのSiO2膜を斜方蒸着法を用いて形成することにより、上記の配向膜5を形成した。
[透明電極及び反射防止膜形成工程](図1の「S4」及び図6参照)
大判のガラス基板10の一面側に透明電極11を形成し、他面側に反射防止膜12を形成する。
大判のガラス基板10の一面側に透明電極11を形成し、他面側に反射防止膜12を形成する。
実施例1では、大判のガラス基板10の一面全面側に、厚さが0.08μmのITO膜をスパッタリング法を用いて成膜し、上記の透明電極11を形成した。
また、実施例1では、大判のガラス基板10の他面側に、総厚が0.3μmのNb2O2膜とSiO2膜との積層膜を真空蒸着法を用いて形成することにより、上記の反射防止膜12を形成した。
また、実施例1では、大判のガラス基板10の他面側に、総厚が0.3μmのNb2O2膜とSiO2膜との積層膜を真空蒸着法を用いて形成することにより、上記の反射防止膜12を形成した。
[透明電極側配向膜形成工程](図1の「S5」及び図7参照)
上記工程を経た大判のガラス基板10を超純水で超音波洗浄した後、透明電極11上の所定の領域に配向膜13を形成する。
実施例1では、選択的に配向膜を形成するマスクを通して、厚さが0.1μmのSiO2膜を斜方蒸着法を用いて形成することにより、上記の配向膜13を形成した。
上記工程を経た大判のガラス基板10を超純水で超音波洗浄した後、透明電極11上の所定の領域に配向膜13を形成する。
実施例1では、選択的に配向膜を形成するマスクを通して、厚さが0.1μmのSiO2膜を斜方蒸着法を用いて形成することにより、上記の配向膜13を形成した。
[貼り合わせ構造体形成工程](図1の「S6」及び図8参照)
まず、上述の工程(図1のS1〜S3)を経た単結晶Siウエハ1の表面1a上に、所定の領域AAごとに画素電極3を囲うようにシール材20を塗布する。
シール材20は所定の直径を有する球状のスペーサ21が樹脂22に分散したものである。
まず、上述の工程(図1のS1〜S3)を経た単結晶Siウエハ1の表面1a上に、所定の領域AAごとに画素電極3を囲うようにシール材20を塗布する。
シール材20は所定の直径を有する球状のスペーサ21が樹脂22に分散したものである。
次に、液晶LCを、所定の領域AAごとに画素電極3が形成されている領域上に所定の量、滴下する。
その後、減圧環境下で、配向膜5,13が互いに向き合うようにして単結晶Siウエハ1と大判のガラス基板10とを対向配置し、さらに単結晶Siウエハ1と大判のガラス基板10との相対位置を位置合わせした後、単結晶Siウエハ1と大判のガラス基板10とを貼り合わせ、シール材20(樹脂22)を硬化させる。
大判のガラス基板10,透明電極11,反射防止膜12,及び配向膜13はいずれも透明なので、大判のガラス基板10を介して単結晶Siウエハ1の画素電極3や端子群4の位置を検出することができる。
大判のガラス基板10,透明電極11,反射防止膜12,及び配向膜13はいずれも透明なので、大判のガラス基板10を介して単結晶Siウエハ1の画素電極3や端子群4の位置を検出することができる。
上記手順により、単結晶Siウエハ1と大判のガラス基板10とがシール材20で所定の間隙を有して貼り合わされ、シール材20で囲われた領域ごとに液晶LCが充填された、貼り合わせ構造体25を得る。
[劈開基準ライン形成工程](図1の「S7」及び図9参照)
貼り合わせ構造体25の単結晶Siウエハ1における複数の所定の領域AAからなるパターン領域BB(図9における斜線で示す領域)からオフセット量Xaの位置に切り欠きを形成し、この切り欠きを利用して単結晶Siウエハ1の端部を劈開することにより、劈開基準ライン30を形成する。
また、パターン領域BBからオフセット量Yaの位置に切り欠きを形成し、この切り欠きを利用して単結晶Siウエハ1の端部を劈開することにより、劈開基準ライン31を形成する。
劈開基準ライン30の仮想延長線と劈開基準ライン31の仮想延長線とは互いに直交する。
オフセット量Xa,Yaは、大判のガラス基板10を介して確認することができる。
貼り合わせ構造体25の単結晶Siウエハ1における複数の所定の領域AAからなるパターン領域BB(図9における斜線で示す領域)からオフセット量Xaの位置に切り欠きを形成し、この切り欠きを利用して単結晶Siウエハ1の端部を劈開することにより、劈開基準ライン30を形成する。
また、パターン領域BBからオフセット量Yaの位置に切り欠きを形成し、この切り欠きを利用して単結晶Siウエハ1の端部を劈開することにより、劈開基準ライン31を形成する。
劈開基準ライン30の仮想延長線と劈開基準ライン31の仮想延長線とは互いに直交する。
オフセット量Xa,Yaは、大判のガラス基板10を介して確認することができる。
[切り込み溝形成工程](図1の「S8」,図10及び図11参照)
劈開基準ライン30を基準にして、劈開基準ライン30と平行に複数の切り込み溝32を所定のピッチで形成する。
また、劈開基準ライン31を基準にして、劈開基準ライン31と平行に複数の切り込み溝33を所定のピッチで形成する。
劈開基準ライン30を基準にして、劈開基準ライン30と平行に複数の切り込み溝32を所定のピッチで形成する。
また、劈開基準ライン31を基準にして、劈開基準ライン31と平行に複数の切り込み溝33を所定のピッチで形成する。
上記手順によれば、単結晶Siウエハ1ごとにオリフラOFと結晶方位との誤差にばらつきがある場合でも、切り込み溝32,33を、単結晶Siウエハ1ごとに形成した劈開基準ライン30,31を基準にしてそれぞれ形成するため、単結晶Siウエハ1ごとに結晶方位に一致させて形成することができる。
また、劈開基準ライン30,31は、パターン領域BBから所定のオフセット量Xa,Yaを有して形成されているため、単結晶Siウエハ1の裏面側から画素電極3や端子群4等のパターンを認識する必要がなく、劈開基準ライン30,31を基準にして切り込み溝32,33を高い位置精度で形成することができる。
また、劈開基準ライン30,31は、パターン領域BBから所定のオフセット量Xa,Yaを有して形成されているため、単結晶Siウエハ1の裏面側から画素電極3や端子群4等のパターンを認識する必要がなく、劈開基準ライン30,31を基準にして切り込み溝32,33を高い位置精度で形成することができる。
切り込み溝32,33の深さ(残りしろの厚さ)が深い(薄い)ほど、後述する欠け41,42の量は低減するが、切り込み溝32,33の深さ(残りしろの厚さ)が深すぎる(薄すぎる)と、単結晶Siウエハ1の機械的強度が低下するため、製造過程で単結晶Siウエハ1が破損してしまう場合がある。
そのため、残りしろの厚さは50μm〜100μmの範囲が好ましく、実施例1では、切り込み溝32,33の深さ(残りしろの厚さ)を630μm(70μmとした。
また、実施例1では、切り込み溝32,33をダイシングによって形成した。
そのため、残りしろの厚さは50μm〜100μmの範囲が好ましく、実施例1では、切り込み溝32,33の深さ(残りしろの厚さ)を630μm(70μmとした。
また、実施例1では、切り込み溝32,33をダイシングによって形成した。
同様に大判のガラス基板10にも、単結晶Siウエハ1の劈開ライン30,31をそれぞれ基準にして切り込み溝34,35を形成する。
ところで、単結晶Siウエハ1及び大判のガラス基板10に切り込み溝32,33及び切り込み溝34,35を形成せずに、単結晶Siウエハ1及び大判のガラス基板10をそれぞれ完全に切断する方法も考えられるが、単結晶Siウエハ1及び大判のガラス基板10をそれぞれ完全に切断すると、露出した端子群4に切断かすが付着してしまう場合がある。端子群4に切断かすが付着すると接続不良が発生する場合があるので、単結晶Siウエハ1及び大判のガラス基板10をそれぞれ完全に切断することは好ましくない。
[分断工程](図1の「S9」及び図12参照)
貼り合わせ構造体25に外部から所定の圧力を加えることにより、貼り合わせ構造体25を切り込み溝32〜35に沿って分断する。
この分断により、1つの貼り合わせ構造体25から、複数の液晶表示素子40を得る。
貼り合わせ構造体25に外部から所定の圧力を加えることにより、貼り合わせ構造体25を切り込み溝32〜35に沿って分断する。
この分断により、1つの貼り合わせ構造体25から、複数の液晶表示素子40を得る。
図12に示すように、液晶表示素子40は、単結晶Siウエハ1が切り込み溝32,33(図10及び図11参照)ごとに素子単位で分断された半導体基板41と、大判のガラス基板10が切り込み溝34,35(図10及び図11参照)ごとに素子単位で分断された透明基板42と、半導体基板41と透明基板42とを所定の間隙を有して貼り合わせるシール部43と、上記所定の間隙に充填された液晶LCと、を有して構成されている。
半導体基板41の表面41a(単結晶Siウエハ1の表面1aに相当する)には駆動回路2が形成されている。半導体基板41の表面41a上には、マトリスク状に配置された複数の画素電極3と、複数の画素電極3を覆う配向膜5と、外部から液晶LCを駆動するための駆動電圧が供給される端子群4と、が形成されている。
一方、透明基板42における複数の画素電極3と対向する側の表面42aには透明電極11及び配向膜13が順次積層形成されており、上記表面42aとは反対側の裏面42bには反射防止膜12が形成されている。
シール部43は、上述したシール材20(樹脂22)が硬化したものであり、半導体基板41と透明基板42との間隙(セルギャップ)はシール部43のスペーサ21の直径によって規定される。
上述した貼り合わせ構造体25(図10及び図11参照)を素子ごとに分断する際に、特に単結晶Siウエハ1の切り込み溝32,33の残りしろの部分が結晶面に沿って劈開されるため、図12(a)に示すように、端子群4側に欠けてしまう場合がある。
そこで、上述した手順により、貼り合わせ構造体25を素子ごとに分断する際に、切り込み溝32,33が単結晶Siウエハ1ごとに結晶方位に沿って精度良く形成されているため、欠け45の量を一定に制御することができる。
そのため、この欠け45の量を予めオフセットした位置に端子群4を設計配置することにより、シール部43と半導体基板41の端面との間の極狭い領域に端子群4を形成しても、半導体基板41の欠け45による端子群4の破損を防止することができる。
そこで、上述した手順により、貼り合わせ構造体25を素子ごとに分断する際に、切り込み溝32,33が単結晶Siウエハ1ごとに結晶方位に沿って精度良く形成されているため、欠け45の量を一定に制御することができる。
そのため、この欠け45の量を予めオフセットした位置に端子群4を設計配置することにより、シール部43と半導体基板41の端面との間の極狭い領域に端子群4を形成しても、半導体基板41の欠け45による端子群4の破損を防止することができる。
また、図12(b)に示すように、欠け46が外側に向けて発生する場合においても、上述した理由と同様の理由により、欠け46の量を一定に制御することができる。そのため、液晶表示素子40の外形寸法精度を従来よりも向上させることできるので、例えば液晶表示素子40を液晶表示装置等に外形基準で位置決めして実装する際に、実装精度を従来よりも向上させることができる。
<実施例2>
次に、実施例2の液晶表示素子の製造方法について図13〜図16をさらに用いて説明する。
実施例2の液晶表示素子の製造方法は、実施例1の液晶表示素子の製造方法に対して、単結晶Siウエハ1の表面1aにも切り込み溝52,53を切り込み溝54,55(実施例1の切り込み溝32,33に相当する)にそれぞれ対応させて形成する(手順としては切り込み溝54,55を切り込み溝52,53にそれぞれ対応させて形成する)点で相違し、それ以外の手順は実施例1と同じである。
そこで、単結晶Siウエハ1の表面1aに切り込み溝52,53を形成する手順について詳細に説明し、他の手順は簡略的に説明する。なお、実施例2では、実施例1と同じ構成部には説明をわかりやすくするために同じ符号を付して説明する。
次に、実施例2の液晶表示素子の製造方法について図13〜図16をさらに用いて説明する。
実施例2の液晶表示素子の製造方法は、実施例1の液晶表示素子の製造方法に対して、単結晶Siウエハ1の表面1aにも切り込み溝52,53を切り込み溝54,55(実施例1の切り込み溝32,33に相当する)にそれぞれ対応させて形成する(手順としては切り込み溝54,55を切り込み溝52,53にそれぞれ対応させて形成する)点で相違し、それ以外の手順は実施例1と同じである。
そこで、単結晶Siウエハ1の表面1aに切り込み溝52,53を形成する手順について詳細に説明し、他の手順は簡略的に説明する。なお、実施例2では、実施例1と同じ構成部には説明をわかりやすくするために同じ符号を付して説明する。
まず、実施例1の「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」と同様の工程を行う(図13のS11〜S13)。
次に、図14に示すように、上記工程を経た単結晶Siウエハ1の表面1aにそれぞれ所定のピッチで複数の浅い切り込み溝52,53を形成する(図13のS14)。
切り込み溝52,53は、オリフラOF,駆動回路2,画素電極3,又は端子群4を基準にして形成される。なお、画素電極3及び端子群4を形成する際に切り込み溝52,53を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
その後、単結晶Siウエハ1を洗浄して単結晶Siウエハ1に付着した切りかすを除去する。
切り込み溝52,53は、オリフラOF,駆動回路2,画素電極3,又は端子群4を基準にして形成される。なお、画素電極3及び端子群4を形成する際に切り込み溝52,53を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
その後、単結晶Siウエハ1を洗浄して単結晶Siウエハ1に付着した切りかすを除去する。
実施例2では、切り込み溝52,53をダイシングによって後述する切り込み溝54,55よりも浅いV溝状に形成した。
実施例1の「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」と同様の工程を行う(図13のS15及びS16)。
次に、実施例1の「貼り合わせ構造体形成工程」及び「劈開ライン形成工程」と同様の工程を行う(図13のS17及びS18)。
次に、図15に示すように、実施例1の「切り込み溝形成工程」と同様の工程を行い、劈開基準ライン30(図9及び図10参照)を基準にして、複数の切り込み溝52が形成されている位置に対応する位置に複数の切り込み溝54をそれぞれ対向形成する。
また、劈開基準ライン31(図9及び図10参照)を基準にして、複数の切り込み溝53が形成されている位置に対応する位置に複数の切り込み溝55をそれぞれ対向形成する。
また、大判のガラス基板10にも、実施例1と同様に単結晶Siウエハ1の劈開基準ライン30,31をそれぞれ基準にして切り込み溝34,35を形成する(図13のS19)。
また、劈開基準ライン31(図9及び図10参照)を基準にして、複数の切り込み溝53が形成されている位置に対応する位置に複数の切り込み溝55をそれぞれ対向形成する。
また、大判のガラス基板10にも、実施例1と同様に単結晶Siウエハ1の劈開基準ライン30,31をそれぞれ基準にして切り込み溝34,35を形成する(図13のS19)。
その後、図16に示すように、実施例1の「分断工程」と同様の工程を行うことにより、複数の液晶表示素子60を得る(図13のS20)。
実施例1では単結晶Siウエハ1の一面側からのみ切り込み溝32,33を形成するため、切り込み溝32,33を深く形成しなければならない。切り込み溝32,33を深く形成しようとすると、単結晶Siウエハ1へのダメージが大きくなるため単結晶Siウエハ1が破損する可能性が高くなる。
一方、実施例2では、単結晶Siウエハ1の一面側に浅い切り込み溝52,53を形成した後に他面側に切り込み溝54,55を形成するため、切り込み溝54,55の深さを実施例1の切り込み溝32,33の深さよりも浅くすることができるので、切り込み溝54,55を形成する際の単結晶Siウエハ1へのダメージを実施例1よりも低減することができる。このため、単結晶Siウエハ1の破損の可能性を実施例1よりも低減することができる。
一方、実施例2では、単結晶Siウエハ1の一面側に浅い切り込み溝52,53を形成した後に他面側に切り込み溝54,55を形成するため、切り込み溝54,55の深さを実施例1の切り込み溝32,33の深さよりも浅くすることができるので、切り込み溝54,55を形成する際の単結晶Siウエハ1へのダメージを実施例1よりも低減することができる。このため、単結晶Siウエハ1の破損の可能性を実施例1よりも低減することができる。
また、実施例2では、貼り合わせ構造体(25)を分断する際、対向形成された互いの切り込み溝(52,53),(54,55)の残りしろの部分が結晶面に沿って劈開されるが、これら劈開が互いの切り込み溝(52,53),(54,55)によって規定されるため、実施例1よりも欠け47の量を低減することができる。
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
例えば、「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」を行った後に「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」を行ってもよいし、これとは逆に「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」を行った後に「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」をを行ってもよい。別々の製造ラインで「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」と、「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」とを同時に行ってもよい。
1_単結晶Siウエハ、 1a,41a_表面、 2_駆動回路、 3_画素電極、4_端子群、 5,13_配向膜、 10_ガラス基板、 11_透明電極、 12_反射防止膜、 20_シール材、 21_スペーサ、 22_樹脂、 25_貼り合わせ構造体、 30,31_劈開基準ライン、 32〜35,52〜55_切り込み溝、 40_液晶表示素子、 41_半導体基板、 42_透明基板、 43_シール部、 42b_裏面、 45〜47_欠け、 OP_オリフラ、 AA_所定の領域(素子単位領域)、 LC_液晶、 BB_パターン領域、 Xa,Ya_オフセット量
Claims (2)
- 複数の画素電極が素子単位で規則的に配置されたパターン領域を有する半導体ウエハと、透明電極が形成された透明基板とを液晶を介してシール材で貼り合わせ、前記画素電極と前記透明電極とが前記液晶を介して向き合うと共に前記液晶が前記シール材で封止された貼り合わせ構造体を形成する貼り合わせ構造体形成ステップと、
前記貼り合わせ構造体形成ステップの後に、前記パターン領域から第1の方向に第1の距離を有する位置で前記半導体ウエハを劈開して第1の基準ラインを形成し、前記パターン領域から前記第1の方向とは異なる第2の方向に第2の距離を有する位置で前記半導体ウエハを劈開して第2の基準ラインを形成する基準ライン形成ステップと、
前記基準ライン形成ステップの後に、前記半導体ウエハに、前記第1の基準ラインを基準にして前記第1の基準ラインと平行な第1の切り込み溝を第1のピッチを有して複数形成し、前記第2の基準ラインを基準にして前記第2の基準ラインと平行な第2の切り込み溝を第2のピッチを有して複数形成する切り込み溝形成ステップと、
前記切り込み溝形成ステップの後に、前記複数の第1の切り込み溝及び前記複数の第2の切り込み溝が形成されている各位置で前記半導体ウエハを分断し、かつ前記透明基板を所定の位置で分断して、前記貼り合わせ構造体から複数の液晶表示素子を一度に得る分断工程と、
を含むことを特徴とする液晶表示素子の製造方法。 - 前記第1の基準ラインの仮想延長線と前記第2の基準ラインの仮想延長線とは互いに直交することを特徴とする請求項1記載の液晶表示素子の製造方法。
Priority Applications (1)
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2010
- 2010-09-08 JP JP2010200923A patent/JP2012058455A/ja active Pending
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JP2020129033A (ja) * | 2019-02-07 | 2020-08-27 | 株式会社Jvcケンウッド | 液晶デバイスの製造方法、及び液晶デバイス |
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