JP2012054324A

JP2012054324A - Nitride semiconductor device

Info

Publication number: JP2012054324A
Application number: JP2010194279A
Authority: JP
Inventors: Katsunori Ueno; 勝典上野
Original assignee: Advanced Power Device Research Association
Current assignee: Advanced Power Device Research Association
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2012-03-15
Anticipated expiration: 2030-08-31
Also published as: JP5545653B2

Abstract

PROBLEM TO BE SOLVED: To provide a nitride semiconductor device that has low conduction resistance, maintains high voltage, suppresses destruction of a gate insulator, and has high gate reliability.SOLUTION: A voltage is prevented from being concentrically-applied to a gate insulator 24, especially to a corner part of a trench part 23 so that a schottky electrode 22 formed on a AlGaN layer 20 carries (transports) electron holes into a source electrode 30.

Description

本発明は、縦型のＭＯＳ構造を有するノーマリオフの窒化物系の半導体装置に関するものである。 The present invention relates to a normally-off nitride semiconductor device having a vertical MOS structure.

従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−ＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｒｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の開発が行われている。 Conventionally, gallium nitride (GaN) -based compound semiconductor devices (hereinafter referred to as GaN-based semiconductor elements) have been used as semiconductor materials in semiconductor elements for high-frequency devices. In a GaN-based semiconductor device, a buffer layer formed by using, for example, a metal-organic chemical vapor deposition (MOCVD) method or an electron transit layer doped with impurities is provided on the surface of a substrate. ing. In recent years, GaN-based semiconductor elements that handle high withstand voltages and large currents have been developed based on the recognition that they can be applied to power semiconductor elements (power devices) in addition to high-frequency applications.

特許文献１には、縦型のＭＯＳ構造を有する窒化ガリウム系半導体素子の一例が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図１０に示す。図１０に示すように、従来の窒化ガリウム系半導体素子１００は、ｎ型高濃度ＧａＮ基板１０１の上に、ｎ型低濃度ＧａＮ層１０２、ｐ型ＧａＮ層１０３、およびｎ型高濃度ＧａＮ層１０４を形成したのち、ゲート部となるトレンチ１０７にゲート絶縁膜１０９およびゲート電極１１０が形成されている。このような構造は電力用のシリコンデバイスで一般的に用いられる縦型構造と同一の構造であり、裏面のドレイン電極１１８から、表面のソース電極１１５へと縦方向に電流を流すことによって、大きな電流を流すことが可能である。ゲート電極１１０に印加されるゲート信号がオン・オフするのに応じて、ｐ型ＧａＮ層１０３の表面領域のチャネル領域１１１がオン・オフして、スイッチング動作する。オフ状態においては、ソース・ドレイン間に大きな電圧が印加されると、半導体中のキャリアが移動するドリフト領域となるｎ型ＧａＮ層１０２に空乏層が広がり、キャリアの移動の障壁となるため、耐圧を維持することが可能となる。 Patent Document 1 describes an example of a gallium nitride based semiconductor device having a vertical MOS structure. FIG. 10 shows a schematic configuration diagram of a gallium nitride based semiconductor device having a MOS structure described in Patent Document 1. In FIG. As shown in FIG. 10, a conventional gallium nitride based semiconductor device 100 includes an n-type low concentration GaN layer 102, a p-type GaN layer 103, and an n-type high concentration GaN layer 104 on an n-type high concentration GaN substrate 101. After forming, a gate insulating film 109 and a gate electrode 110 are formed in the trench 107 serving as a gate portion. Such a structure is the same as the vertical structure generally used in power silicon devices, and is greatly increased by flowing a current in the vertical direction from the drain electrode 118 on the back surface to the source electrode 115 on the front surface. It is possible to pass an electric current. As the gate signal applied to the gate electrode 110 is turned on / off, the channel region 111 in the surface region of the p-type GaN layer 103 is turned on / off to perform a switching operation. In the off state, when a large voltage is applied between the source and the drain, a depletion layer spreads in the n-type GaN layer 102 serving as a drift region in which carriers in the semiconductor move and becomes a barrier for carrier movement. Can be maintained.

図１０に示した従来の窒化ガリウム系半導体素子１００では、その他にショットキー電極１１７及びｎ型ＧａＮ層１０２により、縦型ＳＢＤ(ショットキーバリアダイオード)１１９が形成されている。一般に、電力用の半導体素子ではトランジスタとダイオードとが並列に接続されて使用される。図１０に示した従来の窒化ガリウム系半導体素子１００におけるトランジスタの場合、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０２の間にＰＮ接合があるので、これをＰＮダイオードとして使用することが可能であるが、ＧａＮやＳｉＣ等のバンドギャップの広い材料では、ＰＮダイオードの順方向立ち上がり電圧が２〜３Ｖとシリコンと比べて３倍近く大きいことから、電流を流したときの電圧降下が大きい。この場合、発生する電力損失は、電流と電圧降下との積に相当するため、発生損失が大きくなるという問題がある。当該問題に対して図１０に示した従来の窒化ガリウム系半導体素子１００では、順方向の電圧降下を低減するために、縦型ＳＢＤ１１９を同一素子内に形成している。 In the conventional gallium nitride based semiconductor device 100 shown in FIG. 10, a vertical SBD (Schottky barrier diode) 119 is formed by the Schottky electrode 117 and the n-type GaN layer 102 in addition. Generally, in a power semiconductor element, a transistor and a diode are connected in parallel. In the case of the transistor in the conventional gallium nitride based semiconductor device 100 shown in FIG. 10, since there is a PN junction between the p-type GaN layer 103 and the n-type GaN layer 102, it can be used as a PN diode. However, in a material with a wide band gap such as GaN or SiC, the forward rise voltage of the PN diode is 2 to 3 V, which is nearly three times as large as that of silicon, so that the voltage drop when a current is passed is large. In this case, since the generated power loss corresponds to the product of the current and the voltage drop, there is a problem that the generated loss increases. In the conventional gallium nitride semiconductor device 100 shown in FIG. 10 for the problem, the vertical SBD 119 is formed in the same device in order to reduce the forward voltage drop.

また、上記のようにＭＯＳゲート部分がメサ、またはトレンチ１０７となっており、トレンチ底部のコーナー部分のゲート絶縁膜に過大な電界が容易に印加されて、絶縁破壊するという危険性がある。これに対して図１０に示した従来の窒化ガリウム系半導体素子１００では、過大な電圧がゲート絶縁膜に印加される前に、ＳＢＤ１１９が逆向きに電流が流れる、いわゆるブレークダウンするようにＳＢＤ１１９が掘り下げられて、ゲート絶縁膜の破壊を防止するように設定されている。 Further, as described above, the MOS gate portion is a mesa or trench 107, and there is a risk that an excessive electric field is easily applied to the gate insulating film at the corner portion at the bottom of the trench, causing dielectric breakdown. On the other hand, in the conventional gallium nitride based semiconductor device 100 shown in FIG. 10, before the excessive voltage is applied to the gate insulating film, the SBD 119 has a so-called breakdown so that a current flows in the opposite direction. It is set so as to prevent the gate insulating film from being broken down.

また、特許文献２には、縦型の窒化ガリウム系半導体素子のその他の一例が記載されている。特許文献２に記載された縦型の窒化ガリウム系半導体素子の概略構成図を図１１に示す。図１１に示すように、従来の窒化ガリウム系半導体素子２００は、絶縁ゲート電極部２１０ａとショットキー電極部２１０ｂとにより成るゲート電極２１０を備えており、ショットキー電極部２１０ｂは、ドリフト半導体領域２１２の表面に直接的に接触している。オン・オフ動作を制御するチャネル半導体領域２０８はメサ構造ではなく、平らなプレーナ構造となっている。当該半導体素子においては、チャネル半導体領域２０８はショットキー電極部２１０ｂに負バイアスを印加することでピンチオフされてドレインの手前でチャネルが切れて電流経路を遮断することができる。また、ショットキー電極部２１０ｂは、ドリフト半導体領域２１２の表面に直接的に接触しており、ゲート絶縁膜を使用していないために、上述の窒化ガリウム系半導体素子１００（図１０参照）に生じたようなゲート絶縁膜が破壊されるという危険性は生じない。更に、窒化ガリウム系半導体素子１００のトレンチ１０７のようなメサ構造を有していないため、そのコーナー部分に電界が集中して耐圧が低下するようなことが無い。しかしながら、絶縁ゲートではなく接合ゲートであるため、ゲートをソースに対して正バイアスすると、電流が流れてしまうので、実使用の際にはそうならないようにゲート制御を注意する必要がある。 Patent Document 2 describes another example of a vertical gallium nitride based semiconductor element. FIG. 11 shows a schematic configuration diagram of a vertical gallium nitride based semiconductor element described in Patent Document 2. In FIG. As shown in FIG. 11, the conventional gallium nitride based semiconductor device 200 includes a gate electrode 210 composed of an insulated gate electrode portion 210a and a Schottky electrode portion 210b, and the Schottky electrode portion 210b includes a drift semiconductor region 212. Is in direct contact with the surface. The channel semiconductor region 208 for controlling the on / off operation is not a mesa structure but a flat planar structure. In the semiconductor element, the channel semiconductor region 208 is pinched off by applying a negative bias to the Schottky electrode portion 210b, and the channel is cut off before the drain, thereby blocking the current path. Further, since the Schottky electrode portion 210b is in direct contact with the surface of the drift semiconductor region 212 and does not use a gate insulating film, the Schottky electrode portion 210b is generated in the above-described gallium nitride semiconductor device 100 (see FIG. 10). There is no danger that the gate insulating film will be destroyed. Furthermore, since the mesa structure like the trench 107 of the gallium nitride based semiconductor device 100 is not provided, the electric field does not concentrate at the corner portion and the breakdown voltage does not decrease. However, since it is a junction gate, not an insulated gate, current flows when the gate is positively biased with respect to the source. Therefore, it is necessary to pay attention to gate control so that it does not occur in actual use.

このように、縦型のＭＯＳ構造を有する窒化物系半導体素子を電力用半導体素子として使用するためには、導通抵抗が低く、かつ高い電圧を維持することができると共に、大きな電圧が印加された場合でも、ゲート絶縁膜が破壊されないことが要望されている。 As described above, in order to use a nitride-based semiconductor element having a vertical MOS structure as a power semiconductor element, the conduction resistance is low, a high voltage can be maintained, and a large voltage is applied. Even in this case, it is desired that the gate insulating film is not destroyed.

特開２００９−１１７８２０号公報JP 2009-117820 A 特開２０１０−２７６３９号公報JP 2010-27639 A

本発明は、上記に鑑みてなされたものであって、導通抵抗が低く、かつ高い電圧を維持すると共に、ゲート絶縁膜の破壊を抑制したゲート信頼性の高い窒化物系半導体装置を提供することを目的とする。 The present invention has been made in view of the above, and provides a nitride-based semiconductor device with low gate resistance and high gate reliability that maintains a high voltage and suppresses the breakdown of the gate insulating film. With the goal.

請求項１に記載の窒化物系化合物半導体装置は、第１導電型の基板と、前記基板の裏面に形成されたドレイン電極と、前記基板の主面に形成され、かつ一部がメサ形状の凸部を有し、前記基板よりも不純物濃度が低い第１導電型の窒化ガリウム系半導体より成るドリフト層と、前記ドリフト層上の前記凸部の側面に接触して該凸部を囲むように形成された、第２導電型の窒化ガリウム系半導体より成るウェル層と、前記ドリフト層と前記ウェル層との上に形成された、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）より成る電子供給層と、前記電子供給層の表面から前記ウェル層に至る領域に形成されたトレンチの内部を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記電子供給層の上に形成され、かつソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、を備える。 The nitride-based compound semiconductor device according to claim 1 is a first conductivity type substrate, a drain electrode formed on a back surface of the substrate, a main surface of the substrate, and a part of the mesa shape. A drift layer made of a gallium nitride semiconductor of a first conductivity type having a convex portion and having an impurity concentration lower than that of the substrate, and contacting the side surface of the convex portion on the drift layer so as to surround the convex portion A well layer made of a second conductivity type gallium nitride based semiconductor, and Al _x Ga _1-x N (0 ≦ x <1) formed on the drift layer and the well layer. An electron supply layer; a gate insulating film formed so as to cover the inside of a trench formed in a region extending from the surface of the electron supply layer to the well layer; and a gate electrode formed on the gate insulating film; Formed on the electron supply layer and A carrier transport electrode connected to a source electrode for transporting carriers to the source electrode.

請求項２に記載の窒化物系化合物半導体装置は、請求項１に記載の窒化物系半導体装置において、前記キャリア輸送用電極は、前記電子供給層とショットキー接合されている。 A nitride-based compound semiconductor device according to a second aspect is the nitride-based semiconductor device according to the first aspect, wherein the carrier transporting electrode is in Schottky junction with the electron supply layer.

請求項３に記載の窒化物系半導体装置は、請求項１に記載の半導体装置において、前記キャリア輸送用電極は、前記ドリフト層にショットキー接触する金属から成る。 A nitride semiconductor device according to a third aspect is the semiconductor device according to the first aspect, wherein the carrier transporting electrode is made of a metal that is in Schottky contact with the drift layer.

請求項４に記載の窒化物系化合物半導体装置は、請求項１に記載の半導体装置において、前記キャリア輸送用電極は、第２導電型のＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）である。 The nitride-based compound semiconductor device according to claim 4 is the semiconductor device according to claim 1, wherein the carrier transporting electrode is a second conductivity type Al _x Ga _1-x N (0 ≦ x <1). It is.

請求項５に記載の窒化物系化合物半導体装置は、請求項１から請求項３のいずれか１項に記載の窒化物系半導体装置において、少なくとも前記トレンチの底部の角部分から外周部分に沿って前記ソース電極に至るまでの領域に形成された、高濃度の第１導電型領域を備える。 The nitride-based compound semiconductor device according to claim 5 is the nitride-based semiconductor device according to any one of claims 1 to 3, wherein at least a corner portion at a bottom portion of the trench extends along an outer peripheral portion. A high-concentration first conductivity type region is provided in a region up to the source electrode.

本発明によれば導通抵抗が低く、かつ高い電圧を維持すると共に、ゲート絶縁膜の破壊を抑制したゲート信頼性の高い窒化物系半導体装置を提供することができる。 According to the present invention, it is possible to provide a nitride-based semiconductor device with low gate resistance and high gate reliability that maintains a high voltage and suppresses the breakdown of the gate insulating film.

本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。It is sectional drawing which shows an example of schematic structure of the nitride type semiconductor element which concerns on the 1st Embodiment of this invention. 図１に示した窒化物系半導体素子における作用を説明するための、ＡｌＧａＮ層を設けなかった場合の正孔の流れを示す断面図である。FIG. 2 is a cross-sectional view showing the flow of holes when an AlGaN layer is not provided for explaining the operation of the nitride-based semiconductor element shown in FIG. 図１に示した窒化物系半導体素子における作用を説明するためのエネルギーバンド図であり、（Ａ）、（Ｂ）は従来の窒化物系半導体素子におけるエネルギーバンド図を示しており、（Ｃ）は図１に示した窒化物系半導体素子におけるエネルギーバンド図を示している。FIG. 2 is an energy band diagram for explaining the operation of the nitride-based semiconductor device shown in FIG. 1, wherein (A) and (B) show energy band diagrams of a conventional nitride-based semiconductor device, and (C) Fig. 2 shows an energy band diagram of the nitride-based semiconductor device shown in Fig. 1. 図１に示した窒化物系半導体素子をソース電極側から平面視した場合のＭＯＳゲートの形状の例を説明するための平面図であり、（Ａ）はストライプ状に形成されている場合を示しており、（Ｂ）は、四角形の島状に形成されている場合を示している。It is a top view for demonstrating the example of the shape of MOS gate at the time of planarly seeing the nitride-type semiconductor element shown in FIG. 1 from the source electrode side, (A) shows the case where it forms in stripe form (B) shows a case where it is formed in a rectangular island shape. 図１に示した窒化物系半導体素子をソース電極側から平面視した場合のショットキー電極の形状の例を説明するための平面図であり、（Ａ）は四角形の２つの島状に形成されている場合を示しており、（Ｂ）は、四角形の１つの島状に形成されている場合を示している。It is a top view for demonstrating the example of the shape of a Schottky electrode at the time of planarly seeing the nitride type semiconductor element shown in FIG. 1 from the source electrode side, (A) is formed in two square island shapes (B) shows the case where it is formed in one rectangular island shape. 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。It is explanatory drawing for demonstrating one process of an example of the manufacturing method of the nitride-type semiconductor element shown in FIG. 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。It is explanatory drawing for demonstrating one process of an example of the manufacturing method of the nitride-type semiconductor element shown in FIG. 本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。It is sectional drawing which shows an example of schematic structure of the nitride-type semiconductor element which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。It is sectional drawing which shows an example of schematic structure of the nitride-type semiconductor element which concerns on the 3rd Embodiment of this invention. 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。It is sectional drawing which shows an example of schematic structure of the conventional nitride semiconductor device. 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。It is sectional drawing which shows an example of schematic structure of the conventional nitride semiconductor device.

［第１の実施の形態］ [First Embodiment]

以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。 Hereinafter, the nitride semiconductor device of the present embodiment will be described in detail with reference to the drawings. Note that this embodiment is an example of a semiconductor device of the present invention, and the present invention is not limited to this embodiment.

まず、本実施の形態の窒化物系半導体装置の構成について説明する。図１は、本実施の形態音窒化物系半導体素子の概略構成の一例を示す断面図である。 First, the configuration of the nitride-based semiconductor device of the present embodiment will be described. FIG. 1 is a cross-sectional view showing an example of a schematic configuration of the sound nitride semiconductor device according to the present embodiment.

本実施の形態の窒化物系半導体素子１０は、ドレイン電極１２、基板１４、ドリフト層１６、ウェル層１８、ＡｌＧａＮ層２０、ショットキー電極２２、ゲート絶縁膜２４、層間絶縁膜２６、ウェル層１８にオーミック接触する第一のオーミック金属層２７、ゲート電極２８、ＡｌＧａＮ層２０にオーミック接触する第二のオーミック金属層２９、及びソース電極３０を備えて構成されている。 The nitride semiconductor device 10 according to the present embodiment includes a drain electrode 12, a substrate 14, a drift layer 16, a well layer 18, an AlGaN layer 20, a Schottky electrode 22, a gate insulating film 24, an interlayer insulating film 26, and a well layer 18. The first ohmic metal layer 27 that is in ohmic contact with the gate electrode 28, the second ohmic metal layer 29 that is in ohmic contact with the AlGaN layer 20, and the source electrode 30.

ドレイン電極１２の具体例としては、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、Ｍｏ、及びＷ等の金属単体や化合物、合金、またはこれらの積層体等が挙げられる。 Specific examples of the drain electrode 12 include simple metals such as Ti, Al, Ni, Au, Mo, and W, compounds, alloys, and laminates thereof.

基板１４は、不純物濃度が高いｎ型のＧａＮより成り、不純物濃度は、３×１０^１８ｃｍ^−３以上である。また、ドレイン電極１２は、基板１４に対してオーミック接触している。 The substrate 14 is made of n-type GaN having a high impurity concentration, and the impurity concentration is 3 × 10 ¹⁸ cm ⁻³ or more. Further, the drain electrode 12 is in ohmic contact with the substrate 14.

ドリフト層１６は、電圧が印加された場合に、空乏層が拡がるドリフト領域となる機能を有するものである。ドリフト層１６は、基板１４に比べて不純物濃度が低いｎ型のＧａＮより成り、不純物濃度は、１×１０^１５〜１×１０^１７ｃｍ^−３程度である。また、ドリフト層１６の一部は、メサ状（台形状、凸状）に形成されており、上部（図１の上側）に突き出した形状を有している。ウェル層１８は、ｐ型のＧａＮより成り、ドリフト層１６の凸状の部分の周囲を囲むように形成されている。ドリフト層１６及びウェル層１８は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長により形成される。 The drift layer 16 has a function of becoming a drift region in which the depletion layer expands when a voltage is applied. The drift layer 16 is made of n-type GaN having a lower impurity concentration than the substrate 14, and the impurity concentration is about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ cm ⁻³ . Further, a part of the drift layer 16 is formed in a mesa shape (trapezoidal shape, convex shape) and has a shape protruding to the upper portion (upper side in FIG. 1). The well layer 18 is made of p-type GaN and is formed so as to surround the convex portion of the drift layer 16. The drift layer 16 and the well layer 18 are formed by, for example, epitaxial growth such as MOCVD.

ＡｌＧａＮ層２０は、電子を取り入れる機能を有した電子注入層である。Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）より成り、ドリフト層１６及びウェル層１８の上に形成されている。 The AlGaN layer 20 is an electron injection layer having a function of taking in electrons. It is made of Al _x Ga _1-x N (0 ≦ x <1) and is formed on the drift layer 16 and the well layer 18.

ＡｌＧａＮ層２０と、ドリフト層１６・ウェル層１８と、の界面にバンドオフセットが形成されると共に、当該界面にＡｌＧａＮ層２０及びドリフト層１６・ウェル層１８の自発分極及びピエゾ分極によって、正の電荷が発生することにより、ドリフト層１６・ウェル層１８の表面には、２ＤＥＧ（２次元電子ガス：２ｄｉｍｅｎｓｉｏｎａｌｅｌｅｃｔｒｏｎｇａｓｅｓ）層１９が形成される。 A band offset is formed at the interface between the AlGaN layer 20 and the drift layer 16 and the well layer 18, and positive charges are generated at the interface by spontaneous polarization and piezoelectric polarization of the AlGaN layer 20 and the drift layer 16 and well layer 18. As a result, a 2DEG (two-dimensional electron gas) layer 19 is formed on the surface of the drift layer 16 and the well layer 18.

また、本実施の形態の窒化物系半導体素子１０には、ＡｌＧａＮ層２０の表面から、ウェル層１８に至るまでの深さのトレンチ部２３が設けられており、トレンチ部２３の内側には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４は、例えば、窒化物または酸化物により構成することができる、具体的一例としては、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３またはこれらの組み合わせ等が挙げられる。 In addition, the nitride semiconductor element 10 of the present embodiment is provided with a trench portion 23 having a depth from the surface of the AlGaN layer 20 to the well layer 18, and inside the trench portion 23, A gate insulating film 24 is formed. The gate insulating film 24 can be composed of, for example, nitride or oxide. Specific examples include SiN, SiO ₂ , Al ₂ O _3, or combinations thereof.

トレンチ部２３の内部、ゲート絶縁膜２４上には、ゲート電極２８が埋込まれて形成されている。ゲート電極２８の具体的例としては、Ｎｉ、Ａｕ、Ｐｄ、Ｔｉ、及びＡｌ及び等の金属単体や化合物、合金、ポリシリコン等の導電性材料またはこれらの積層体等が挙げられる。また、ゲート電極２８の上部には、ゲート電極とソース電極とを絶縁するための層間絶縁膜２６が形成されている。 A gate electrode 28 is embedded in the trench portion 23 and on the gate insulating film 24. Specific examples of the gate electrode 28 include simple metals such as Ni, Au, Pd, Ti, and Al, and conductive materials such as compounds, alloys, and polysilicon, or laminates thereof. An interlayer insulating film 26 for insulating the gate electrode and the source electrode is formed on the gate electrode 28.

ゲート絶縁膜２４と、ウェル層１８とが接する領域は、ゲート電極２８に対向したチャネル領域２５と成っている。チャネル領域２５では、ゲート電極２８に正の電圧（バイアス）を印加すると、ゲート絶縁膜２４とウェル層１８との界面に電子が誘起されて、電流を流すチャネルが形成される。当該チャネル領域２５は、ＡｌＧａＮ層２０とドリフト層１６・ウェル層１８との界面に形成されている２ＤＥＧ層１９と電気的に接続される。 A region where the gate insulating film 24 and the well layer 18 are in contact with each other forms a channel region 25 facing the gate electrode 28. In the channel region 25, when a positive voltage (bias) is applied to the gate electrode 28, electrons are induced at the interface between the gate insulating film 24 and the well layer 18 to form a channel through which current flows. The channel region 25 is electrically connected to the 2DEG layer 19 formed at the interface between the AlGaN layer 20 and the drift layer 16 and the well layer 18.

ショットキー電極２２は、ＭＯＳゲート３２が形成されておらず、かつ、ウェル層１８の形成されていない領域（凸部分）をまたぐように、ＡｌＧａＮ層２０にショットキー接合されるように形成されており、ソース電極３０と電気的に接続されている。 The Schottky electrode 22 is formed so as to be Schottky joined to the AlGaN layer 20 so as to straddle the region (convex portion) where the MOS gate 32 is not formed and the well layer 18 is not formed. And is electrically connected to the source electrode 30.

ソース電極３０は、例えば、ドレイン電極１２と同種の金属が挙げられ、具体的一例としては、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、Ｍｏ、及びＷ等の金属単体や化合物、合金、またはこれらの積層体等が挙げられる。 Examples of the source electrode 30 include the same type of metal as that of the drain electrode 12, and specific examples include simple metals such as Ti, Al, Ni, Au, Mo, and W, compounds, alloys, and laminates thereof. Etc.

次に本実施の形態の窒化物系半導体素子１０の動作について説明する。まずゲート電極２８に印加されるゲート信号がオン状態のときには、上述のように、チャネル領域２５と２ＤＥＧ層１９が電気的に接続されているので、２ＤＥＧ層１９とチャネル領域２５を通じてソース・ドレイン間が導通していることが理解される。一方、印加されるゲート信号がオフ状態の場合には、ショットキー電極２２直下の２ＤＥＧ層１９がソース領域と電気的に切断されて、フローティング状態となる。この場合、ショットキー接合には逆バイアスが印加されるので、２ＤＥＧ層１９が空乏化されるまではＡｌＧａＮ層２０には、ドレイン電極１２に印加される電圧と同等の電圧が印加される。２ＤＥＧ層１９は印加される電圧が数Ｖに達すると、２ＤＥＧ層１９が完全に空乏化し、ＡｌＧａＮ層２０／ドリフト層１６・ウェル層１８界面に空乏層が広がるようになる。この２ＤＥＧ層１９が完全に空乏化する電圧は、一般的にピンチオフ電圧と呼ばれ、数Ｖ〜１０Ｖ程度である。それ以上の電圧がドレイン電極１２に印加されると、印加された電圧はＡｌＧａＮ層２０／ドリフト層１６・ウェル層１８に広がって耐圧を維持する。２ＤＥＧ層１９が完全に空乏化した後は、ＡｌＧａＮ層２０とドリフト層１６・ウェル層１８に広がる空乏領域の容量によって電圧分担されるため、ＡｌＧａＮ層２０／ドリフト層１６・ウェル層１８界面にかかる電圧は以下の（１）式により与えられる。 Next, the operation of the nitride-based semiconductor element 10 of the present embodiment will be described. First, when the gate signal applied to the gate electrode 28 is in the ON state, as described above, the channel region 25 and the 2DEG layer 19 are electrically connected, so that the source / drain region is connected through the 2DEG layer 19 and the channel region 25. Is understood to be conductive. On the other hand, when the applied gate signal is in the OFF state, the 2DEG layer 19 immediately below the Schottky electrode 22 is electrically disconnected from the source region and enters a floating state. In this case, since a reverse bias is applied to the Schottky junction, a voltage equivalent to the voltage applied to the drain electrode 12 is applied to the AlGaN layer 20 until the 2DEG layer 19 is depleted. When the voltage applied to the 2DEG layer 19 reaches several volts, the 2DEG layer 19 is completely depleted, and the depletion layer spreads at the AlGaN layer 20 / drift layer 16 / well layer 18 interface. The voltage at which the 2DEG layer 19 is completely depleted is generally called a pinch-off voltage and is about several volts to 10 volts. When a voltage higher than that is applied to the drain electrode 12, the applied voltage spreads to the AlGaN layer 20 / drift layer 16 / well layer 18 and maintains the withstand voltage. After the 2DEG layer 19 is completely depleted, the voltage is shared by the capacitance of the depletion region extending to the AlGaN layer 20 and the drift layer 16 / well layer 18, so that the interface is applied to the AlGaN layer 20 / drift layer 16 / well layer 18 interface. The voltage is given by the following equation (1).

Ｖ（ＡｌＧａＮ／ＧａＮ）＝Ｖｄｓ×Ｃ（ＧａＮ）／Ｃ（ＡｌＧａＮ）・・・（１） V (AlGaN / GaN) = Vds × C (GaN) / C (AlGaN) (1)

ここでＣ（ＧａＮ）は、ドリフト層１６・ウェル層１８に広がる空乏層の容量を示し、Ｃ（ＡｌＧａＮ）は、ＡｌＧａＮ層２０の容量を示し、Ｖｄｓは、半導体素子の耐圧を示す。通常、ＡｌＧａＮ層２０の厚みは２０ｎｍ程度であり、一方、空乏層の広がりは最大でドリフト層１６・ウェル層１８の厚さと等しくなるため、たとえば１ｋＶ耐圧の半導体素子であれば、ドリフト層１６・ウェル層１８の厚さ（図１厚さＬ）は１０μｍ程度であることから、最大電圧は以下の（２）式により与えられる。 Here, C (GaN) represents the capacity of the depletion layer extending to the drift layer 16 and the well layer 18, C (AlGaN) represents the capacity of the AlGaN layer 20, and Vds represents the breakdown voltage of the semiconductor element. In general, the AlGaN layer 20 has a thickness of about 20 nm, while the depletion layer has a maximum spread equal to the thickness of the drift layer 16 and the well layer 18. Since the thickness of the well layer 18 (thickness L in FIG. 1) is about 10 μm, the maximum voltage is given by the following equation (2).

Ｖ（ＡｌＧａＮ／ＧａＮ）~０．０２μｍ／１０μｍ×１ｋＶ＝２０Ｖ・・・（２） V (AlGaN / GaN) to 0.02 μm / 10 μm × 1 kV = 20 V (2)

が最大電圧となる。一方、ウェル層１８は、ゲート電極２８によってソース電極３０と接触していることから、通常はソース電極３０と同電位となっている。このため、ＭＯＳゲート３２を形成しているゲート絶縁膜２４に印加される電圧は最大でも、ゲート電極２８にオン状態のゲート信号が印加されているときに印加される電圧か、または、ゲート信号がオフ状態のときに上記のようにチャネル領域２５のドレイン側のＡｌＧａＮ層２０／ドリフト層１６・ウェル層１８界面に印加される２０Ｖ程度の電圧になり、高電圧が印加されない。このため、ゲート絶縁膜２４には過剰の電界ストレスが印加されることがなく、信頼性の高いデバイスを提供することが可能となった。 Is the maximum voltage. On the other hand, since the well layer 18 is in contact with the source electrode 30 through the gate electrode 28, the well layer 18 is usually at the same potential as the source electrode 30. For this reason, the voltage applied to the gate insulating film 24 forming the MOS gate 32 is at most the voltage applied when an on-state gate signal is applied to the gate electrode 28, or the gate signal When is turned off, the voltage is about 20 V applied to the interface between the AlGaN layer 20 / drift layer 16 and well layer 18 on the drain side of the channel region 25 as described above, and no high voltage is applied. Therefore, an excessive electric field stress is not applied to the gate insulating film 24, and a highly reliable device can be provided.

なお、上記では、１ｋＶを例にしてＡｌＧａＮ層２０／ドリフト層１６・ウェル層１８界面の最大電圧を求めたが、これは耐圧が異なってもほとんど同じ電圧値となる。それは、ドリフト層１６・ウェル層１８の厚さＬは空乏層がパンチスルーするような設計をする場合においては、耐圧値とドリフト層１６・ウェル層１８の厚さＬが比例するように構成されている。そのため、上記（１）式において、耐圧Ｖｄｓがドリフト層１６・ウェル層１８の厚さに比例し、一方Ｃ（ＧａＮ）がドリフト層１６・ウェル層１８の厚さＬに反比例するので、ドリフト層１６・ウェル層１８の厚さＬへの依存性がなくなり、結果として耐圧依存性が無くなる。よって、どのような耐圧クラスのデバイスを設計しても、本発明によれば、ゲート部には大きな電圧が印加されないことがわかる。 In the above description, the maximum voltage at the interface between the AlGaN layer 20 / drift layer 16 and the well layer 18 is obtained by taking 1 kV as an example, but this has almost the same voltage value even if the withstand voltage is different. The thickness L of the drift layer 16 and the well layer 18 is configured so that the breakdown voltage value is proportional to the thickness L of the drift layer 16 and the well layer 18 when the depletion layer is designed to punch through. ing. Therefore, in the above equation (1), the breakdown voltage Vds is proportional to the thickness of the drift layer 16 and the well layer 18, while C (GaN) is inversely proportional to the thickness L of the drift layer 16 and the well layer 18. 16. The dependency on the thickness L of the well layer 18 is eliminated, and as a result, the dependency on the breakdown voltage is eliminated. Therefore, it can be seen that no matter what breakdown voltage device is designed, a large voltage is not applied to the gate portion according to the present invention.

さらに、図面を参照して本実施の形態の窒化物系半導体素子１０における、ショットキー電極２２による作用について説明する。ＡｌＧａＮ層２０が形成されていない場合の窒化物系半導体素子（本実施の形態の窒化物系半導体素子１０からＡｌＧａＮ層２０を除いたもの）の断面図を図２に示す。また、この窒化物系半導体素子における正孔の流れを図２中に点線で示す。 Further, the action of the Schottky electrode 22 in the nitride semiconductor device 10 of the present embodiment will be described with reference to the drawings. FIG. 2 shows a cross-sectional view of the nitride-based semiconductor element (the AlGaN layer 20 is removed from the nitride-based semiconductor element 10 of the present embodiment) when the AlGaN layer 20 is not formed. Further, the flow of holes in this nitride-based semiconductor device is indicated by a dotted line in FIG.

ＡｌＧａＮ層２０が無い図２に示した場合では、表面側（図２中、上面側）にソース電極３０に短絡した正孔の吸い込み口が無くても、ウェル層１８を伝わって、点線で示したように、ソース電極３０へと、正孔が排出される。しかしながら、図１に示した本実施の形態のようにＡｌＧａＮ層２０が形成されていると、電圧が印加された場合に、ＡｌＧａＮ層２０中に分極による電界が生じるため、正孔は、ＡｌＧａＮ層２０表面にとどまり、ウェル層１８へ抜けることができず、従って、ソース電極３０へと排出されにくくなる。ショットキー電極２２は、このように排出されにくくなった正孔の吸い込み口として機能する。 In the case shown in FIG. 2 without the AlGaN layer 20, even if there is no hole suction port short-circuited to the source electrode 30 on the surface side (upper surface side in FIG. 2), it is transmitted through the well layer 18 and indicated by a dotted line. As described above, holes are discharged to the source electrode 30. However, when the AlGaN layer 20 is formed as in the present embodiment shown in FIG. 1, an electric field due to polarization is generated in the AlGaN layer 20 when a voltage is applied. 20 remains on the surface and cannot pass to the well layer 18, and therefore, it is difficult to be discharged to the source electrode 30. The Schottky electrode 22 functions as a hole suction port that is less likely to be discharged in this manner.

また、図３に、ショットキー電極２２を設けない従来の場合（図１０参照）及び本発明の場合の、トレンチ部２３側面におけるエネルギーバンド図を示す。図３（Ａ）は、従来の窒化物系半導体素子においてバイアス電圧が印加されていない場合を示し、（Ｂ）は、正のバイアス電圧が印加されている場合を示す。また、図３（Ｃ）は、本実施の形態の窒化物系半導体素子１０において正のバイアス電圧が印加されている場合を示している。従来の窒化物系半導体素子では、半導体中で発生した正孔が電界に引かれて、ゲート絶縁膜２４とＡｌＧａＮ層２０との界面に正孔が集中する（図３（Ｂ）点線で示した円形内参照）ため、ウェル層１８側には、あまり電圧が印加されず、ゲート絶縁膜２４に集中的に電圧が印加される。一方、図３（Ｃ）に示したように、ショットキー電極２２を設けたことにより、正孔は、矢印で示したようにソース電極３０へと吸い込まれていくため、界面には蓄積せず、ウェル層１８側へ電圧が印加される。 FIG. 3 shows an energy band diagram on the side surface of the trench portion 23 in the conventional case where the Schottky electrode 22 is not provided (see FIG. 10) and in the case of the present invention. FIG. 3A shows a case where a bias voltage is not applied in the conventional nitride semiconductor device, and FIG. 3B shows a case where a positive bias voltage is applied. FIG. 3C shows a case where a positive bias voltage is applied in the nitride-based semiconductor element 10 of the present embodiment. In the conventional nitride-based semiconductor device, holes generated in the semiconductor are attracted by an electric field, and the holes are concentrated at the interface between the gate insulating film 24 and the AlGaN layer 20 (shown by a dotted line in FIG. 3B). Therefore, a voltage is not applied so much to the well layer 18 side, and a voltage is applied intensively to the gate insulating film 24. On the other hand, as shown in FIG. 3C, since the Schottky electrode 22 is provided, holes are sucked into the source electrode 30 as indicated by the arrows, and thus do not accumulate at the interface. A voltage is applied to the well layer 18 side.

従って、このように本実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０を有する構成であっても、ゲート絶縁膜２４に大きな電圧が印加されることなく、特に、トレンチ部２３のコーナ部分（底辺部の角部）に大きな電圧が印加されることがなくなるため、ゲート絶縁膜２４の破壊を防止することができる。 Therefore, in the nitride-based semiconductor device 10 of the present embodiment as described above, even if the configuration includes the AlGaN layer 20, a large voltage is not applied to the gate insulating film 24, and in particular, the corner of the trench portion 23 is not affected. Since a large voltage is not applied to the portion (the corner portion of the bottom portion), the gate insulating film 24 can be prevented from being broken.

さらに、副次的な効果として、２ＤＥＧ層１９の中の高い電界がかかる領域には、上部をショットキー電極２２が覆っていることから、外部からの不要なイオンなどによる電界の影響を受けることがなく、２ＤＥＧ層１９が安定するため、素子の動作特性の変動がほとんど生じない。 Further, as a secondary effect, a region where a high electric field is applied in the 2DEG layer 19 is covered by the Schottky electrode 22 at the top, so that it is affected by an electric field caused by unnecessary ions from the outside. And the 2DEG layer 19 is stable, so that the operating characteristics of the device hardly change.

なお、本実施の形態の窒化物系半導体素子１０では、ショットキー電極２２は、図１に示した２つのゲート電極２８間の領域（ＭＯＳゲート３２間の領域）全体に渡って形成されているがこれに限らず、少なくとも当該領域の一部に形成されていればよい。また、その大きさ、厚さも特に限定されない。 In the nitride semiconductor device 10 of the present embodiment, the Schottky electrode 22 is formed over the entire region between the two gate electrodes 28 shown in FIG. 1 (the region between the MOS gates 32). However, the present invention is not limited to this, and it may be formed at least in part of the region. Also, the size and thickness are not particularly limited.

また、本実施の形態では、ショットキー電極２２は、ＡｌＧａＮ層２０上にのみ形成されているがこれに限らず、ＡｌＧａＮ層２０の一部が開口され、ショットキー電極２２が直接ｎ型ドリフト層１６に接触するように構成していても良い。この場合、ショットキー電極２２直下の２ＤＥＧ層１９の一部が欠落していることから、ゲート容量が小さくなるという効果を得ることができる。 In the present embodiment, the Schottky electrode 22 is formed only on the AlGaN layer 20. However, the present invention is not limited to this. A part of the AlGaN layer 20 is opened, and the Schottky electrode 22 is directly connected to the n-type drift layer. You may comprise so that it may contact 16. In this case, since a part of the 2DEG layer 19 immediately below the Schottky electrode 22 is missing, an effect of reducing the gate capacitance can be obtained.

また、ＭＯＳゲート３２は、ソース電極３０側（図１の上側）から平面視した場合に、図４（Ａ）に示すように、ストライプ状に形成されていてもよいし、図４（Ｂ）に示すように、島状に形成されていてもよい。また、島状の場合、図４（Ｂ）では、四角形の島で示したがこれに限らず、６角形や円形等他の形状でもよく、これらを平面に敷き詰めるように並べて構成される。また、さらにこれらの場合に加えて、ショットキー電極２２の形状も図５（Ａ）、（Ｂ）に示すように１つもしくは２つ以上の島状に形成されていてもよい。またこの場合、ＭＯＳゲート３２と同様に、四角形の島で示したがこれに限らず、６角形や円形等他の形状でもよい。 Further, the MOS gate 32 may be formed in a stripe shape as shown in FIG. 4A when viewed in plan from the source electrode 30 side (upper side in FIG. 1), or FIG. As shown in FIG. 4, it may be formed in an island shape. In the case of an island shape, a quadrilateral island is illustrated in FIG. 4B, but the shape is not limited to this, and other shapes such as a hexagon and a circle may be used, and these are arranged side by side so as to be spread on a plane. Further, in addition to these cases, the shape of the Schottky electrode 22 may be formed in one or two or more island shapes as shown in FIGS. In this case, as with the MOS gate 32, a rectangular island is shown, but the present invention is not limited to this, and other shapes such as a hexagon and a circle may be used.

なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。 Note that the nitride-based semiconductor device 10 of the present embodiment described above can be manufactured as follows, for example. In addition, the manufacturing method shown below is an example and is not limited to this.

ＭＯＣＶＤ法や、分子線エピタキシャル成長（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板１４上にドリフト層１６を積層させる。ドリフト層１６上の一部にエッチングマスクを形成し、ウエットエッチングやドライエッチングによりドリフト層１６の一部を除去し、メサ形状（凸部）を形成する。さらに、メサ形状（凸部）の周囲に、ＭＯＣＶＤ法により、ウェル層１８を積層させる。さらに、ドリフト層１６及びウェル層１８の上に、ＡｌＧａＮ層２０をエピタキシャル成長法により形成する（図６参照）。なお、２ＤＥＧのキャリア濃度を制御するため、ＡｌＧａＮ層２０では、Ａｌの組成や層厚が調整される。 The drift layer 16 is stacked on the substrate 14 by an epitaxial crystal growth method such as an MOCVD method or a molecular beam epitaxial (MBE) method. An etching mask is formed on part of the drift layer 16, and part of the drift layer 16 is removed by wet etching or dry etching to form a mesa shape (convex part). Further, the well layer 18 is laminated around the mesa shape (convex portion) by MOCVD. Further, an AlGaN layer 20 is formed on the drift layer 16 and the well layer 18 by an epitaxial growth method (see FIG. 6). In order to control the carrier concentration of 2DEG, in the AlGaN layer 20, the Al composition and the layer thickness are adjusted.

次に、ＡｌＧａＮ層２０の表面をエッチングにより、ＡｌＧａＮ層２０及びウェル層１８の一部を除去する。さらにフォトレジストをマスクとして、ＡｌＧａＮ層２０及びウェル層１８を除去してトレンチ部２３を形成する。さらに、化学気相成長（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ_２膜等のゲート絶縁膜２４をトレンチ部２３内部に形成する。その後、ゲート絶縁膜２４上に、ゲート電極２８をスパッタ等により形成する。さらに、ＡｌＧａＮ層２０上の所定の領域にショットキー電極２２をＭＯＣＶＤ法等により形成し、ゲート電極２８の上部に層間絶縁膜２６をＣＶＤ法等により形成する（図７参照）。 Next, the AlGaN layer 20 and a part of the well layer 18 are removed by etching the surface of the AlGaN layer 20. Further, using the photoresist as a mask, the AlGaN layer 20 and the well layer 18 are removed to form a trench portion 23. Further, a gate insulating film 24 such as a SiO ₂ film is formed inside the trench portion 23 by a chemical vapor deposition (CVD) method or the like. Thereafter, the gate electrode 28 is formed on the gate insulating film 24 by sputtering or the like. Further, the Schottky electrode 22 is formed in a predetermined region on the AlGaN layer 20 by the MOCVD method or the like, and the interlayer insulating film 26 is formed on the gate electrode 28 by the CVD method or the like (see FIG. 7).

その後、ウェル層１８にオーミック接触する第一のオーミック金属層２７及びＡｌＧａＮ層２０にオーミック接触する第二のオーミック金属層２９を形成し、さらにソース電極３０及びドレイン電極１２を形成することにより、図１に示した本実施の形態の窒化物系半導体素子１０が製造される。 Thereafter, a first ohmic metal layer 27 that makes ohmic contact with the well layer 18 and a second ohmic metal layer 29 that makes ohmic contact with the AlGaN layer 20 are formed, and further, the source electrode 30 and the drain electrode 12 are formed. The nitride-based semiconductor device 10 of the present embodiment shown in FIG.

以上説明したように、本実施の形態の窒化物系半導体素子１０によれば、ＡｌＧａＮ層２０上に形成されたショットキー電極２２が、正孔をソース電極３０に流す（輸送する）ことができるため、ゲート絶縁膜２４、特にトレンチ部２３のコーナー部に集中して電圧が印加されることがなくなる。 As described above, according to the nitride semiconductor device 10 of the present embodiment, the Schottky electrode 22 formed on the AlGaN layer 20 can flow (transport) holes to the source electrode 30. Therefore, the voltage is not concentrated on the gate insulating film 24, particularly the corner portion of the trench portion 23.

このように本実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０及びゲート絶縁膜２４を有する縦型窒化ガリウム半導体において、導通抵抗が低く、かつ高い電圧を維持すると共に、ゲート絶縁膜の破壊を防止することができる。従って、本実施の形態の窒化物系半導体素子１０は、信頼性が高く、破壊耐量などの信頼性が強く要求されるインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。 As described above, in the nitride-based semiconductor element 10 of the present embodiment, in the vertical gallium nitride semiconductor having the AlGaN layer 20 and the gate insulating film 24, the conduction resistance is low and a high voltage is maintained, and the gate insulating film Destruction can be prevented. Therefore, the nitride-based semiconductor device 10 of the present embodiment is used in power converters such as inverters and power supplies such as various industrial machines that are highly reliable and require high reliability such as breakdown resistance. This is useful for power semiconductor devices.

［第２の実施の形態］ [Second Embodiment]

第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。 Since the nitride-based semiconductor device of the second embodiment has substantially the same configuration and operation as the nitride-based semiconductor device 10 of the first embodiment, the same parts are denoted by the same reference numerals and detailed description thereof is omitted. The description will be omitted, and only different parts will be described in detail.

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図８に示す。本実施の形態の窒化物系半導体素子４０は、第１の実施の形態の窒化物系半導体素子１０に設けられていたショットキー電極２２のかわりに、ＡｌＧａＮ層２０の上にｐ型ＡｌＧａＮ層４２が形成されている。ｐ型ＡｌＧａＮ層４２は、ＡｌＧａＮ層２０とＰＮ接合している。 FIG. 8 is a cross-sectional view showing an example of a schematic configuration of a nitride-based semiconductor element that is the nitride-based semiconductor device of the present embodiment. The nitride-based semiconductor device 40 of the present embodiment has a p-type AlGaN layer 42 on the AlGaN layer 20 instead of the Schottky electrode 22 provided in the nitride-based semiconductor device 10 of the first embodiment. Is formed. The p-type AlGaN layer 42 is in PN junction with the AlGaN layer 20.

本実施の形態の窒化物系半導体素子４０では、ｐ型ＡｌＧａＮ層４２が正孔をソース電極３０に流す機能を有している。 In the nitride-based semiconductor device 40 of the present embodiment, the p-type AlGaN layer 42 has a function of flowing holes to the source electrode 30.

第１の実施の形態の窒化物系半導体素子１０では、ショットキー電極２２によりショットキー接合が、ソース・ドレイン間に形成されているが、本実施の形態では、ショットキー接合ではなくＰＮ接合となっているため、リーク電流を第１の実施の形態の窒化物系半導体素子１０に比べ、より、抑えることができる。 In the nitride-based semiconductor device 10 of the first embodiment, the Schottky junction is formed between the source and the drain by the Schottky electrode 22, but in this embodiment, not the Schottky junction but the PN junction. Therefore, the leakage current can be further suppressed as compared with the nitride-based semiconductor device 10 of the first embodiment.

このように本実施の形態の窒化物系半導体素子４０では、ＡｌＧａＮ層２０の上に、ＡｌＧａＮ層２０とＰＮ接合されたｐ型のＡｌＧａＮ層４２が形成されているため、第１の実施の形態で得られた効果に加えて、リーク電流をより抑えるという効果が得られる。 Thus, in the nitride-based semiconductor device 40 of the present embodiment, the p-type AlGaN layer 42 that is PN-junctioned with the AlGaN layer 20 is formed on the AlGaN layer 20, so the first embodiment In addition to the effect obtained in step 1, the effect of further suppressing the leakage current can be obtained.

なお、第１の実施の形態に示したショットキー電極２２と本実施の形態のｐ型のＡｌＧａＮ層４２とを混載するように構成してもよい。 Note that the Schottky electrode 22 shown in the first embodiment and the p-type AlGaN layer 42 of this embodiment may be mounted together.

［第３の実施の形態］ [Third Embodiment]

第３の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０及び第２の実施の形態の窒化物系半導体素子４０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。 The nitride semiconductor device according to the third embodiment has substantially the same configuration and operation as the nitride semiconductor device 10 according to the first embodiment and the nitride semiconductor device 40 according to the second embodiment. For this reason, the same parts are denoted by the same reference numerals, detailed description thereof is omitted, and only different parts will be described in detail.

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図９に示す。本実施の形態の窒化物系半導体素子５０では、トレンチ部２３の底面部から周囲（側壁）、すなわち、チャネル領域２５のソース・ドレイン領域にあたる部分に高濃度のｎ型領域５２が形成されている。 FIG. 9 is a cross-sectional view showing an example of a schematic configuration of a nitride-based semiconductor element that is the nitride-based semiconductor device of the present embodiment. In nitride-based semiconductor device 50 of the present embodiment, high-concentration n-type region 52 is formed from the bottom surface of trench 23 to the periphery (side wall), that is, the portion corresponding to the source / drain region of channel region 25. .

ＭＯＳゲート３２と２ＤＥＧ層１９との間は、トレンチ部２３の側壁に形成されるチャネル領域２５を電流が流れることになるが、当該領域は、電流の流れが９０度変化をするため、ＭＯＳ反転層の抵抗が高くなってしまう。また、側壁の部分においてもチャネル長が長くなってしてしまうため、チャネル領域２５の抵抗が大きくなりやすい。 A current flows between the MOS gate 32 and the 2DEG layer 19 through a channel region 25 formed on the side wall of the trench portion 23. Since the current flow changes by 90 degrees in this region, the MOS inversion is performed. The resistance of the layer becomes high. Further, since the channel length is also increased at the side wall portion, the resistance of the channel region 25 tends to increase.

本実施の形態の窒化物系半導体素子５０では、図９に示したようにトレンチ部２３のコーナー部（角部）を含むような高濃度のｎ型領域５２を設けることにより、当該コーナー部を通過せずに電流を流すことができる。これにより、電流の流れが９０度変化することがなくなるため、半導体素子全体の抵抗を下げることが可能となる。 In nitride-based semiconductor device 50 of the present embodiment, as shown in FIG. 9, by providing high-concentration n-type region 52 including the corner (corner) of trench 23, the corner is reduced. Current can flow without passing. As a result, the current flow does not change by 90 degrees, so that the resistance of the entire semiconductor element can be lowered.

なお、ｎ型領域５２の形成方法としては、ｎ型不純物であるシリコン等をイオン注入等によって結晶内に導入し、その後に１０００℃前後で熱処理することで容易に形成することが可能である。また、ｎ型領域５２の不純物濃度としては、１×１０^１８ｃｍ^−２以上が好ましい。 The n-type region 52 can be formed easily by introducing silicon or the like, which is an n-type impurity, into the crystal by ion implantation or the like, and then performing a heat treatment at around 1000 ° C. Further, the impurity concentration of the n-type region 52 is preferably 1 × 10 ¹⁸ cm ⁻² or more.

このように本実施の形態の窒化物系半導体素子５０では、トレンチ部２３の底面部から周囲（側壁）、すなわち、チャネル領域２５のソース・ドレイン領域にあたる部分に高濃度のｎ型領域５２が形成されているため、トレンチ部２３のコーナー部を通過せずに電流を流すことができ、半導体素子全体の抵抗をより低くすることができるという効果が得られる。 As described above, in the nitride semiconductor device 50 of the present embodiment, the high-concentration n-type region 52 is formed from the bottom surface portion of the trench portion 23 to the periphery (side wall), that is, the portion corresponding to the source / drain region of the channel region 25. Therefore, the current can flow without passing through the corner portion of the trench portion 23, and the effect that the resistance of the entire semiconductor element can be further reduced can be obtained.

１０、４０、５０窒化物系半導体素子
１２ドレイン電極
１４基板
１６ドリフト層
１８ウェル層
１９２ＤＥＧ層
２０ＡｌＧａＮ層
２２ショットキー電極
２３トレンチ部
２４ゲート絶縁膜
２８ゲート電極
３０ソース電極 10, 40, 50 Nitride-based semiconductor device 12 Drain electrode 14 Substrate 16 Drift layer 18 Well layer 19 2 DEG layer 20 AlGaN layer 22 Schottky electrode 23 Trench portion 24 Gate insulating film 28 Gate electrode 30 Source electrode

Claims

A first conductivity type substrate;
A drain electrode formed on the back surface of the substrate;
A drift layer made of a gallium nitride-based semiconductor of a first conductivity type formed on the main surface of the substrate and partially having a mesa-shaped convex portion and having a lower impurity concentration than the substrate;
A well layer made of a gallium nitride-based semiconductor of a second conductivity type formed so as to be in contact with a side surface of the convex portion on the drift layer and surround the convex portion;
An electron supply layer made of Al _x Ga _1-x N (0 ≦ x <1) formed on the drift layer and the well layer;
A gate insulating film formed to cover the inside of a trench formed in a region extending from the surface of the electron supply layer to the well layer;
A gate electrode formed on the gate insulating film;
A carrier transport electrode formed on the electron supply layer and connected to the source electrode to transport carriers to the source electrode;
A nitride compound semiconductor device comprising:

The nitride semiconductor device according to claim 1, wherein the carrier transport electrode is Schottky-bonded to the electron supply layer.

The semiconductor device according to claim 1, wherein the carrier transport electrode is made of a metal that is in Schottky contact with the drift layer.

2. The semiconductor device according to claim 1, wherein the carrier transport electrode is a second conductivity type Al _x Ga _1-x N (0 ≦ x <1).

4. The high-concentration first conductivity type region formed in at least a region from the corner portion of the bottom of the trench to the source electrode along the outer peripheral portion. 5. The nitride-based semiconductor device according to item.