JP2012049444A - Protection circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子を静電気から保護するための保護回路および半導体装置に関する。 The present invention relates to a protection circuit and a semiconductor device for protecting a semiconductor element from static electricity.
近年、半導体集積回路を含む半導体装置では、集積度の向上に伴い、素子の微細化が進み、外部からの静電気放電によるサージ流入による破壊現象である静電気破壊を防止することが課題となっている。 2. Description of the Related Art In recent years, semiconductor devices including semiconductor integrated circuits have been miniaturized as the degree of integration has improved, and it has become a challenge to prevent electrostatic breakdown, which is a breakdown phenomenon due to surge inflow due to external electrostatic discharge. .
静電気帯電した物体が他の物体と接触し、それらの物体間で起こる放電現象は、ESD(Electro Static Discharge)と呼ばれる。半導体素子においてESDが生じると、その半導体素子に破損が生じる場合がある。代表的なESDのモデルとしては、次の3つのモデルがある。(a)人体に帯電した電荷がデバイスに触れたときに放電を起こし発生する破壊モデル:HBM(Human Body Model)、(b)人体より大容量を有し、放電抵抗が小さい金属製機器とデバイスが接触したときに発生する破壊モデル:MM(Machine Model)、(c)デバイスのパッケージまたはリードフレームが摩擦などにより帯電し、この電荷がデバイス端子を通して放電され発生する破壊モデル:CDM(Charge Device Model)、の3種類がある。 A discharge phenomenon that occurs when an electrostatically charged object comes into contact with another object and is called between these objects is called ESD (Electro Static Discharge). When ESD occurs in a semiconductor element, the semiconductor element may be damaged. There are the following three models as typical ESD models. (A) Disruption model that occurs when electric charge charged on the human body touches the device: HBM (Human Body Model), (b) Metal equipment and devices that have a larger capacity than the human body and have a low discharge resistance Destruction model that occurs when a contact occurs: MM (Machine Model), (c) Destruction model that occurs when the device package or lead frame is charged by friction, etc., and this charge is discharged through the device terminals: CDM (Charge Device Model) ), There are three types.
ESDが発生すると、短時間に高電流が半導体素子に流れるため、ジュール熱による溶解という熱的破壊が半導体素子に起きる。さらに、近年、LSI(Large-Scale Integration)シリコンデバイスの主流であるMOSトランジスタを半導体素子に用いた場合、MOSトランジスタのゲート酸化膜にESDに起因する高電界が印加され、絶縁破壊が発生する。このような熱的破壊や絶縁破壊を避けるために、半導体装置の内部回路と入出力端子との間に各種の保護回路を形成し、ESD発生の際に流れる高電圧のサージが内部回路に伝達しないようにする対策がとられている。この保護回路はESD保護回路と呼ばれる。 When ESD occurs, a high current flows through the semiconductor element in a short period of time, so that thermal destruction of the semiconductor element due to Joule heat occurs in the semiconductor element. Furthermore, in recent years, when a MOS transistor, which is the mainstream of LSI (Large-Scale Integration) silicon devices, is used as a semiconductor element, a high electric field due to ESD is applied to the gate oxide film of the MOS transistor, causing dielectric breakdown. In order to avoid such thermal breakdown and dielectric breakdown, various protection circuits are formed between the internal circuit of the semiconductor device and the input / output terminals, and the high voltage surge that flows when ESD occurs is transmitted to the internal circuit. Measures are taken to prevent it. This protection circuit is called an ESD protection circuit.
代表的なESD保護回路として、ダイオード方式が挙げられる。図10はダイオード方式の保護回路の一例を示す図である。 As a typical ESD protection circuit, there is a diode method. FIG. 10 is a diagram illustrating an example of a diode-type protection circuit.
図10に示すように、半導体装置の内部回路19は、信号の入出力端子10と信号線13を介して接続され、電源電圧(Vdd)が印加される端子であるVdd端子11とVdd線14を介して接続され、接地電位(Vss)が印加される端子であるVss端子12とVss線15を介して接続されている。
As shown in FIG. 10, the
信号線13とVdd線14との間にダイオード66が接続されている。ダイオード66は、信号線13からVdd線14へ順方向になるように接続されている。また、信号線13とVss線15との間にダイオード67が接続されている。ダイオード67は、Vss線15から信号線13へ順方向になるように接続されている。ダイオードを用いた保護回路の一例が、特許文献1に開示されている。
A
図10に示した保護回路において、入出力端子10にVddより高い正電圧が印加された場合、Vdd線14に接続されたダイオード66がオンし、Vdd線14に電流が流れ、信号線13の電圧がVddより低くなるまで、ダイオード66は電流をVdd線14に流す。その反対に、入出力端子10にVssより低い負電圧が印加された場合、Vss線15に接続されたダイオード67がオンし、Vss線15から電流が流れ、信号線13の電圧がVssより高くなるまで、ダイオード67は電流を信号線13に流す。したがって、入出力端子10に対して、正・負いずれのサージ流入があっても、それらのサージをダイオード66またはダイオード67を介して電源線に逃がすことができ、信号線13に接続された内部回路19の破壊を防ぐことができる。
In the protection circuit shown in FIG. 10, when a positive voltage higher than Vdd is applied to the input /
しかし、上述の回路ではVdd端子11に対し、入出力端子10に負電圧が印加された場合に、信号線13とVdd線14に接続されたダイオード66がブレークダウンを起こすおそれがあり、このとき、電流が逆方向に流れる。ダイオード66の拡散層の接合部の逆方向ブレークダウンを伴う動作を行う際のESD保護能力は、順方向動作のESD保護能力に比べて著しく低いため、ダイオード66は容易に破壊されてしまう。また、Vss線15と信号線13に接続されているダイオード67に、電流が順方向に流れた場合、さらに電流が内部回路19を介してVdd線14へ流れることによって内部回路19が破壊されてしまう。
However, in the above-described circuit, when a negative voltage is applied to the input /
そこで、図11に示すように、Vdd線14とVss線15の間に、電源間保護素子となるダイオード68を設けた回路が採用されている。ダイオード68は、Vdd線14とVss線15の間の電位差を一定に保つように動作する。なお、この電源間保護素子として、ダイオード68の代わりに、Vss線15にゲート電極が接続される保護用トランジスタを用いても、ダイオード68と同様な効果が得られる。
Therefore, as shown in FIG. 11, a circuit in which a
図11に示した回路では、Vdd線14およびVss線15の長さおよび形状と、ダイオード68の設置場所などの設定によっては、ダイオード68を介してVss線15からVdd線14への応答時間が、信号線13とVdd線14に接続されたダイオード66の静電気サージに対する逆方向応答よりも遅くなる場合がある。この場合、電流が信号線13とVdd線14に接続されたダイオード66の逆方向に流れ、ダイオード66の破壊を防止できない。また、ダイオード68を介してVss線15からVdd線14への応答時間が、内部回路19を介してVdd線14へ流れる経路の応答より遅れる場合には、内部回路19が破壊されるおそれがある。
In the circuit shown in FIG. 11, the response time from the
このように、電源間保護素子としての機能を十分に発揮できるようにダイオード68の設置場所を選択できない場合、Vdd線14の寄生抵抗の低インピーダンスが保てず、ESD強度が不足する。この十分な低インピーダンスを保てないことを補うため、ダイオードはESD印加時の逆方向特性を補うために、規定のESD強度を保つ以上のダイオードサイズを使用せざるを得なかった。そのため、ダイオードの素子面積を大きくするなどして、ダイオードの容量を大きくする必要があった。
Thus, when the installation location of the
一方、近年、半導体装置を制御する処理装置の動作周波数や半導体装置同士の間で転送される信号の転送レートも高速化し、伝播時間が短くなっている。半導体装置同士の間の信号伝送バスの動作周波数を高速化すると、信号伝送バス、半導体装置の入出力端子、または処理装置の入出力端子のインピーダンスの影響が大きくなり、高周波数で動作する信号伝送バス上に接続された半導体装置の入出力端子容量は、動作周波数に適した値に調整する必要がある。 On the other hand, in recent years, the operating frequency of a processing device that controls a semiconductor device and the transfer rate of signals transferred between semiconductor devices have also been increased, and the propagation time has been shortened. When the operating frequency of the signal transmission bus between semiconductor devices is increased, the influence of the impedance of the signal transmission bus, the input / output terminals of the semiconductor device, or the input / output terminals of the processing device increases, and signal transmission that operates at a high frequency is performed. It is necessary to adjust the input / output terminal capacitance of the semiconductor device connected on the bus to a value suitable for the operating frequency.
入出力端子容量が大きすぎる場合は、制御信号やデータの伝播時間の遅延の原因になり、システムの動作周波数を低下させる。逆に、入出力端子容量が小さすぎる場合には、ノイズの影響を受けやすくなり、誤動作の原因となる。また、実際の半導体装置は、製造条件で、個々で入出力容量がばらつく可能性がある。このため、端子容量を調整するために予備の容量を搭載しておき、半導体装置を製造する上での上位配線の接続を変更することで端子容量の最適化を行っている。しかし、この場合も予備の容量の配置のために余分な素子面積が必要となる。 If the input / output terminal capacity is too large, it may cause a delay in the propagation time of the control signal and data and lower the operating frequency of the system. On the contrary, if the input / output terminal capacitance is too small, it is likely to be affected by noise, causing malfunction. In addition, an actual semiconductor device may vary in input / output capacities depending on manufacturing conditions. For this reason, a spare capacity is mounted for adjusting the terminal capacity, and the terminal capacity is optimized by changing the connection of the upper wiring in manufacturing the semiconductor device. However, also in this case, an extra element area is required for the arrangement of the spare capacitor.
このように、近年の半導体装置の高集積化と微細化、さらには動作周波数と転送レートの高速化により、小面積で十分なESD強度を有するESD保護回路を半導体装置内に形成することは困難になってきている。 As described above, it is difficult to form an ESD protection circuit having a small area and sufficient ESD strength in a semiconductor device due to recent high integration and miniaturization of the semiconductor device, and further increase in operating frequency and transfer rate. It is becoming.
本発明の保護回路は、
内部回路に電源電圧を供給するための電源電圧線と該内部回路に接地電位を供給するための接地電位線とに接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第1のダイオードと、
前記内部回路に接続された信号線と前記接地電位線とに接続され、該接地電位線から該信号線への方向が電流の順方向となる第2のダイオードと、
前記接地電位線および前記電源電圧線に接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第3のダイオードと、
前記信号線および前記電源電圧線に接続され、該信号線から該電源電圧線への方向が電流の順方向となる第4のダイオードと、を有し、
前記第1および第2のダイオードは、前記接地電位線に接続された第1の拡散層を共有し、
前記第3および第4のダイオードは、前記電源電圧線に接続された、前記第1の拡散層と異種の導電性不純物による第2の拡散層を共有している構成である。
The protection circuit of the present invention includes
A power supply voltage line for supplying a power supply voltage to the internal circuit and a ground potential line for supplying a ground potential to the internal circuit are connected, and a direction from the ground potential line to the power supply voltage line is a forward direction of current. A first diode
A second diode connected to the signal line connected to the internal circuit and the ground potential line, the direction from the ground potential line to the signal line being a forward direction of current;
A third diode connected to the ground potential line and the power supply voltage line, wherein a direction from the ground potential line to the power supply voltage line is a forward direction of current;
A fourth diode connected to the signal line and the power supply voltage line, wherein a direction from the signal line to the power supply voltage line is a forward direction of current;
The first and second diodes share a first diffusion layer connected to the ground potential line;
The third and fourth diodes are configured to share a second diffusion layer made of a different type of conductive impurity with the first diffusion layer connected to the power supply voltage line.
本発明によれば、第1および第2のダイオードが共有する第1の拡散層をベース電極とする第1の寄生バイポーラトランジスタと、第3および第4のダイオードが共有する第2の拡散層をベース電極とする第2の寄生バイポーラトランジスタが構成されるため、信号線に外部から流入するサージに対して、第1から第4のダイオードだけでなく、第1または第2の寄生バイポーラトランジスタがオン動作して、サージを電源電圧線または接地電位線に効率よく放電することが可能となる。 According to the present invention, the first parasitic bipolar transistor having the first diffusion layer shared by the first and second diodes as a base electrode and the second diffusion layer shared by the third and fourth diodes are provided. Since the second parasitic bipolar transistor serving as the base electrode is configured, not only the first to fourth diodes but also the first or second parasitic bipolar transistor is turned on against a surge flowing from the outside into the signal line. In operation, the surge can be efficiently discharged to the power supply voltage line or the ground potential line.
また、本発明の保護回路は、
内部回路に接地電位を供給するための接地電位線に接続された第1の拡散層と、前記内部回路に電源電圧を供給するための電源電圧線に接続され、該第1の拡散層とは異なる導電性不純物による第2の拡散層とを含み、該接地電位線から該電源電圧線への方向が電流の順方向となる第1のダイオードと、
前記第1のダイオードと共有される前記第1の拡散層と、前記内部回路に接続された信号線に接続され、前記第2の拡散層と同種の導電性不純物による第3の拡散層とを含む第2のダイオードと、
前記電源電圧線に接続され、前記第2の拡散層と同種の導電性不純物による第4の拡散層と、前記接地電位線に接続され、前記第1の拡散層と同種の導電性不純物による第5の拡散層とを含む第3のダイオードと、
前記第3のダイオードと共有される前記第4の拡散層と、前記信号線に接続され、前記第1の拡散層と同種の導電性不純物による第6の拡散層とを含む第4のダイオードと、を有し、
前記第1の拡散層が前記第2の拡散層と前記第3の拡散層の間に配置され、
前記第4の拡散層が前記第5の拡散層と前記第6の拡散層の間に配置されている構成である。
The protection circuit of the present invention is
A first diffusion layer connected to a ground potential line for supplying a ground potential to the internal circuit, and a power supply voltage line for supplying a power supply voltage to the internal circuit, the first diffusion layer being A first diffusion diode including a second diffusion layer made of a different conductive impurity, wherein a direction from the ground potential line to the power supply voltage line is a forward direction of current;
A first diffusion layer shared with the first diode; a third diffusion layer connected to a signal line connected to the internal circuit; and a third diffusion layer made of conductive impurities of the same type as the second diffusion layer. A second diode comprising,
A fourth diffusion layer made of the same kind of conductive impurities as the second diffusion layer is connected to the power supply voltage line, and a fourth diffusion layer made of the same kind of conductive impurities as the first diffusion layer is connected to the ground potential line. A third diode comprising 5 diffusion layers;
A fourth diode including the fourth diffusion layer shared with the third diode and a sixth diffusion layer connected to the signal line and made of the same kind of conductive impurities as the first diffusion layer; Have
The first diffusion layer is disposed between the second diffusion layer and the third diffusion layer;
The fourth diffusion layer is arranged between the fifth diffusion layer and the sixth diffusion layer.
本発明によれば、第1および第2のダイオードが共有する第1の拡散層をベース電極、第2の拡散層をコレクタ電極、第3の拡散層をエミッタ電極とする第1の寄生バイポーラトランジスタが構成され、第3および第4のダイオードが共有する第4の拡散層をベース電極、第5の拡散層をコレクタ電極、第6の拡散層をエミッタ電極とする第2の寄生バイポーラトランジスタが構成される。そのため、信号線に外部から流入するサージに対して、第1から第4のダイオードだけでなく、第1または第2の寄生バイポーラトランジスタがオン動作して、サージを電源電圧線または接地電位線に効率よく放電することが可能となる。 According to the present invention, the first parasitic bipolar transistor has the first diffusion layer shared by the first and second diodes as the base electrode, the second diffusion layer as the collector electrode, and the third diffusion layer as the emitter electrode. And a second parasitic bipolar transistor having a fourth diffusion layer shared by the third and fourth diodes as a base electrode, a fifth diffusion layer as a collector electrode, and a sixth diffusion layer as an emitter electrode is formed. Is done. Therefore, not only the first to fourth diodes but also the first or second parasitic bipolar transistor is turned on in response to a surge flowing into the signal line from the outside, and the surge is applied to the power supply voltage line or the ground potential line. It becomes possible to discharge efficiently.
本発明によれば、保護回路の面積拡大を抑えた構成で、入出力端子に流入するサージを効率よく電源電圧線または接地電位線に放電することが可能なので、ESD強度を向上させることができる。 According to the present invention, since the surge flowing into the input / output terminal can be efficiently discharged to the power supply voltage line or the ground potential line with the configuration in which the area of the protection circuit is suppressed, the ESD strength can be improved. .
(第1の実施形態)
本実施形態の保護回路の構成を説明する。図1は本実施形態の保護回路の一構成例を示す図である。図2は図1に示した保護回路の一構成例を示す断面図である。
(First embodiment)
The configuration of the protection circuit of this embodiment will be described. FIG. 1 is a diagram illustrating a configuration example of a protection circuit according to the present embodiment. FIG. 2 is a cross-sectional view showing a configuration example of the protection circuit shown in FIG.
図1に示すように、半導体装置は、内部回路19と、信号線13と、Vdd線14と、Vss線15とを有する。ESD保護対象となる内部回路19は、入出力端子10と信号線13を介して接続され、Vdd端子11とVdd線14を介して接続され、Vss端子12とVss線15を介して接続されている。
As shown in FIG. 1, the semiconductor device includes an
信号線13は、入出力端子10から信号を内部回路19に入力するための配線であり、または、内部回路19から入出力端子10へ信号を出力するための配線である。信号線13は、それら両方の役目を果しもよい。Vdd線14は内部回路19に電源電圧を供給するための配線であり、Vss線15は内部回路19に接地電位を供給するための配線である。
The
本実施形態による保護回路は、信号線13とVdd線14との間に接続されたダイオード16と、信号線13とVss線15との間に接続されたダイオード17と、Vdd線14とVss線15との間に接続されたダイオード20と、Vdd線14とVss線15との間に接続されたダイオード22とを有する。ダイオード16は、信号線13からVdd線14へ電流の方向が順方向になるように接続され、ダイオード17は、Vss線15から信号線13へ電流の方向が順方向になるように接続されている。また、ダイオード20は、Vss線15からVdd線14へ電流の方向が順方向になるように接続され、ダイオード22は、Vss線15からVdd線14へ電流の方向が順方向になるように接続されている。
The protection circuit according to the present embodiment includes a
次に、本実施形態の保護回路の構造を、図2を参照して説明する。 Next, the structure of the protection circuit of this embodiment will be described with reference to FIG.
半導体基板100には、P型導電性不純物を含むP−ウェル36およびN型導電性不純物を含むN−ウェル37が設けられている。P−ウェル36およびN−ウェル37のそれぞれは半導体基板100の表面から所定の深さに達するまでの領域に設けられている。P−ウェル36において、半導体基板100の表面近傍には、P+拡散層30、30a、30bと、N+拡散層31、32が形成されている。また、N−ウェル37において、半導体基板100の表面近傍には、N+拡散層33、33a、33bと、P+拡散層34、35が形成されている。これらのN+拡散層およびP+拡散層の間には素子分離部50が設けられている。素子分離部50は、例えば、STI(Shallow Trench Isolation)である。
The
なお、N+拡散層とN−ウェルの「N+」と「N−」の表記は、拡散されているN型導電性不純物の濃度の大きさを表しており、濃度の大きさがN+>N−であることを意味する。この表記の意味は、「P+」と「P−」の表記についても同様である。 The notations “N +” and “N−” in the N + diffusion layer and the N− well represent the concentration of the diffused N-type conductive impurity, and the concentration is N +> N−. It means that. The meaning of this notation is the same for the notation of “P +” and “P−”.
図1に示したダイオード20は、P+拡散層30と、N+拡散層31とを有する。ダイオード17は、P+拡散層30と、N+拡散層32とを有する。ダイオード20およびダイオード17はP+拡散層30を共有している。また、図1に示したダイオード22は、N+拡散層33と、P+拡散層34とを有する。ダイオード16は、N+拡散層33と、P+拡散層35とを有する。ダイオード22およびダイオード16はN+拡散層33を共有している。
The
図2に示すように、P+拡散層30はVss線15に接続され、N+拡散層31はVdd線14に接続され、N+拡散層32は信号線13に接続されている。N+拡散層33はVdd線14に接続され、P+拡散層34はVss線15に接続され、P+拡散層35は信号線13に接続されている。
As shown in FIG. 2, the P +
図2に示す構成例では、P−ウェル36にP+拡散層30a、30bが設けられ、P+拡散層30a、30bのそれぞれがVss線15と接続されている。このような構成にすることで、図2に示すように、P−ウェル36において、P+拡散層30aおよびN+拡散層31を含むダイオードがダイオード20として機能し、P+拡散層30bおよびN+拡散層32を含むダイオードがダイオード17として機能する。そのため、ダイオード20またはダイオード17に流れるサージを分流することが可能となる。
In the configuration example shown in FIG. 2, P + diffusion layers 30 a and 30 b are provided in the P− well 36, and each of the P + diffusion layers 30 a and 30 b is connected to the
また、N−ウェル37にN+拡散層33a、33bが設けられ、N+拡散層33a、33bのそれぞれがVdd線14と接続されている。このような構成にすることで、N+拡散層33aおよびP+拡散層34を含むダイオードがダイオード22として機能し、N+拡散層33bおよびP+拡散層35を含むダイオードがダイオード16として機能する。そのため、N−ウェル37においても、P−ウェル36と同様に、ダイオード22またはダイオード16に流れるサージを分流することが可能となる。
Further, N + diffusion layers 33 a and 33 b are provided in the N− well 37, and each of the N + diffusion layers 33 a and 33 b is connected to the
後述するが、図2に示す構成例では、P+拡散層30とP+拡散層30a、30bは相互に接続され、1つのパターンで形成されている。N+拡散層33とN+拡散層33a、33bは相互に接続され、1つのパターンで形成されている。
As will be described later, in the configuration example shown in FIG. 2, the P +
なお、信号線13、Vdd線14およびVss線15は、半導体基板100の上に形成された絶縁膜(不図示)の上に設けられており、上述のN+拡散層およびP+拡散層のそれぞれとビアプラグ(不図示)を介して接続されているが、その構成を図に示すことを省略している。また、本実施形態では、P+拡散層30a、30bおよびN+拡散層33a、33bを保護回路として設けた場合で説明するが、P+拡散層30a、30bおよびN+拡散層33a、33bを設けていなくてもよい。
The
次に、本実施形態の保護回路のパターンレイアウトの構成例を説明する。図3は図1に示した保護回路のパターンレイアウトの一例を示す平面図である。 Next, a configuration example of the pattern layout of the protection circuit of this embodiment will be described. FIG. 3 is a plan view showing an example of a pattern layout of the protection circuit shown in FIG.
図3では、P+拡散層30、30a、30bが相互に接続されたパターンを符号30で示し、N+拡散層33、33a、33bが相互に接続されたパターンを符号33で示している。
In FIG. 3, a pattern in which the P + diffusion layers 30, 30 a, 30 b are connected to each other is denoted by
図3に示すように、ダイオード20、17が共用するP+拡散層30のパターンは、図の左側の長方形パターン30a、図の右側の長方形パターン30b、および中央の長方形パターン30cが、図の上側の長方形パターン30dと図の下側の長方形パターン30eで接続された構成である。
As shown in FIG. 3, the patterns of the P +
Vdd線14、信号線13およびVss線15の配線方向に沿って、P+拡散層30の長方形パターン30aと、ダイオード20のN+拡散層31と、P+拡散層30の長方形パターン30cと、ダイオード17のN+拡散層32と、P+拡散層30の長方形パターン30bとが、P−ウェル36内に図3の左側から右側の方向に所定の間隔で順に配置されている。つまり、図3の左側から右側の方向に、P+拡散層とN+拡散層とが交互に配置されている。そして、P+拡散層30の長方形パターン30cは、N+拡散層31とN+拡散層32との間に配置されている。N+拡散層31およびN+拡散層32のそれぞれのパターンは、所定の距離を空けて、P+拡散層30のパターンに囲まれている。
Along the wiring direction of the
続いて、N−ウェル37に注目する。図3に示すように、ダイオード22、16が共用するN+拡散層33のパターンは、図の左側の長方形パターン33a、図の右側の長方形パターン33b、および中央の長方形パターン33cが、図の上側の長方形パターン33dと図の下側の長方形パターン33eで接続された構成である。
Subsequently, attention is paid to the N-
上記配線方向に沿って、N+拡散層30の長方形パターン33aと、ダイオード22のP+拡散層34と、N+拡散層33の長方形パターン33cと、ダイオード16のP+拡散層35と、N+拡散層33の長方形パターン33bとが、N−ウェル37内に図3の左側から右側の方向に所定の間隔で順に配置されている。つまり、図3の左側から右側の方向に、N+拡散層とP+拡散層とが交互に配置されている。そして、N+拡散層33の長方形パターン33cは、P+拡散層34とP+拡散層35との間に配置されている。P+拡散層34およびP+拡散層35のそれぞれのパターンは、所定の距離を空けて、N+拡散層33のパターンに囲まれている。
Along the wiring direction, the
同一ウェル上で配線方向に対して並列に配置された複数の配線の、Vdd線14と信号線13との間、または、信号線13とVss線15との間を接続するダイオード群のうち、少なくとも1つまたはそれ以上を、Vdd線14とVss線15との間に接続変更することで、ダイオード22を1つまたは複数形成することが可能である。
Among a plurality of wirings arranged in parallel in the wiring direction on the same well, among the diode groups that connect between the
上述したように、P+拡散層30の長方形パターン30cがN+拡散層31とN+拡散層32との間に配置されている。そのため、同じP−ウェル36内に配置された、P+拡散層30、N+拡散層31およびN+拡散層32で、寄生npn型バイポーラトランジスタが構成される。この寄生npn型バイポーラトランジスタを、図1に符号21を付して示している。P+拡散層30はベース電極として機能し、N+拡散層31はコレクタ電極として機能し、N+拡散層32はエミッタ電極として機能する。
As described above, the
N−ウェル37側においても、上述したように、N+拡散層33の長方形パターン33cがP+拡散層34とP+拡散層35との間に配置されている。そのため、同じN−ウェル37内に配置された、N+拡散層33、P+拡散層34およびP+拡散層35で、寄生pnp型バイポーラトランジスタが構成される。この寄生pnp型バイポーラトランジスタを、図1に符号23を付して示している。N+拡散層33はベース電極として機能し、P+拡散層34はコレクタ電極として機能し、P+拡散層35はエミッタ電極として機能する。
Also on the N− well 37 side, as described above, the
これらの寄生npn型バイポーラトランジスタ21および寄生pnp型バイポーラトランジスタ23により、Vdd線14と信号線13との間、および信号線13とVss線15との間のそれぞれに新たな放電経路を形成することが可能となる。
These parasitic npn-type
次に、本実施形態の保護回路の動作を説明する。 Next, the operation of the protection circuit of this embodiment will be described.
図1に示した保護回路において、入出力端子10にVddより高い正電圧が印加された場合、図11に示したESD保護回路のダイオード66と同様に、Vdd線14に接続されたダイオード16がオンし、Vdd線14に電流が流れ、信号線13の電圧がVddより低くなるまで、ダイオード16は電流を流す。ここで、本実施形態の保護回路では、信号線13にVddより高い正電圧が印加されると、寄生pnp型バイポーラトランジスタ23のベース電極とエミッタ電極間に負の電位差が生じ、コレクタ電極とエミッタ電極間がオンする。そして、信号線13からVss線15へ電流が流れ、信号線13の電圧がVddより低くなるまで寄生pnp型バイポーラトランジスタ23は電流を流す。この寄生pnp型バイポーラトランジスタ23によって形成された放電経路により、正のサージに対し、図11に示したESD保護回路よりも効率のよい放電を行うことができる。
In the protection circuit shown in FIG. 1, when a positive voltage higher than Vdd is applied to the input /
その反対に、入出力端子10にVssより低い負電圧が印加された場合、図11に示したESD保護回路のダイオード67と同様に、Vss線15に接続されたダイオード17がオンし、Vss線15から電流が流れ、信号線13の電圧がVssより高くなるまで、ダイオード17は電流を流す。ここで、本実施形態の保護回路では、信号線13にVssより低い負電圧が印加されると、寄生npn型バイポーラトランジスタ21のベース電極とエミッタ電極間に正の電位差が生じ、コレクタ電極とエミッタ電極間がオンする。そして、Vdd線14から信号線13へ電流が流れ、信号線13の電圧がVssより高くなるまで寄生npn型バイポーラトランジスタ21は電流を流す。この寄生npn型バイポーラトランジスタ21によって形成された放電経路により、負のサージに対し、図11に示したESD保護回路よりも効率のよい放電を行うことができる。
On the other hand, when a negative voltage lower than Vss is applied to the input /
また、Vdd線14とVss線15の間の電源間保護素子として、ダイオード20、22が設けられているので、サージが内部回路19を介してVdd線14へ流れることで内部回路19が破壊されてしまうことを防止できる。ダイオード22は、Vdd線14に接続されるダイオード16と同じウェル内に隣接して形成されており、ダイオード20は、Vss線15に接続されるダイオード17と同じウェル内に隣接して形成されている。そのため、Vdd線14とVss線15のインピーダンスを極めて低い状態にすることができ、ESD耐圧が向上する。
Further, since the
また、寄生npn型バイポーラトランジスタ21と寄生pnp型バイポーラトランジスタ23は、ダイオード16、17、20、22のブレークダウン開始点よりも低い電圧から動作を開始するため、ダイオード16、17の接合部の逆方向ブレークダウン動作に伴う逆方向電流による素子破壊を防止できる。
Further, the parasitic npn-type
本実施形態の保護回路は、2種類のウェルのそれぞれに、ウェルと同種の導電性不純物による拡散層を共有するように2つのダイオードを形成することで、共有される拡散層をベース電極とする2種類の寄生バイポーラトランジスタが構成される。2種類の寄生バイポーラトランジスタのうち、一方の寄生バイポーラトランジスタは、電源電圧線と信号線との間に設けられ、信号線に接地電位線の電位よりも低い負電圧が印加されたときに電源電圧線から信号線に電流を流すように動作する。他方の寄生バイポーラトランジスタは、接地電位線と信号線との間に設けられ、信号線に電源電圧線の電位よりも高い正電圧が印加されたときに接地電位線に電流を流すように動作する。そのため、入出力端子へのESD印加時、図11に示した保護回路に比べて、サージを効率よくVdd線やVss線へ放電することができる。 In the protection circuit of this embodiment, two diodes are formed in each of the two types of wells so as to share a diffusion layer made of the same type of conductive impurity as the well, thereby using the shared diffusion layer as a base electrode. Two types of parasitic bipolar transistors are configured. Of the two types of parasitic bipolar transistors, one parasitic bipolar transistor is provided between the power supply voltage line and the signal line, and the power supply voltage is applied when a negative voltage lower than the potential of the ground potential line is applied to the signal line. It operates so that current flows from the line to the signal line. The other parasitic bipolar transistor is provided between the ground potential line and the signal line, and operates so that a current flows through the ground potential line when a positive voltage higher than the potential of the power supply voltage line is applied to the signal line. . Therefore, when ESD is applied to the input / output terminals, the surge can be efficiently discharged to the Vdd line and the Vss line as compared with the protection circuit shown in FIG.
また、サージが入出力端子に流入した際、入出力端子に接続されたESD保護用ダイオードに対して、その拡散層の接合部のブレークダウンに伴って逆方向電流が生じるのを抑制できるので、ダイオードの素子破壊を防止できる。 In addition, when the surge flows into the input / output terminal, it is possible to suppress the occurrence of reverse current due to the breakdown of the junction of the diffusion layer for the ESD protection diode connected to the input / output terminal. The element destruction of the diode can be prevented.
また、低インピーダンスで、入出力端子に接続されるESD保護用ダイオードと電源間保護用ダイオードとが接続されるため、内部回路19の破壊を防止できる。
In addition, since the ESD protection diode connected to the input / output terminal and the power supply protection diode are connected with low impedance, the
さらに、新たに追加される素子を形成するための面積が大きくなることを抑制でき、小面積で上述の効果を得ることができる。 Furthermore, an increase in the area for forming a newly added element can be suppressed, and the above-described effects can be obtained with a small area.
(第2の実施形態)
本実施形態は、第1の実施形態よりも、流入したサージをより速く放電することを可能にした構成である。本実施形態の保護回路は、P+拡散層がN+拡散層で挟まれた構成がP−ウェル内に複数設けられ、N+拡散層がP+拡散層で挟まれた構成がN−ウェル内に複数設けられている。
(Second Embodiment)
The present embodiment has a configuration that makes it possible to discharge the surge that flows in faster than in the first embodiment. In the protection circuit of the present embodiment, a plurality of configurations in which P + diffusion layers are sandwiched between N + diffusion layers are provided in the P-well, and a plurality of configurations in which N + diffusion layers are sandwiched between P + diffusion layers are provided in the N-well. It has been.
本実施形態の保護回路の構成を説明する。図4は本実施形態の保護回路の一構成例を示す断面図である。図5は図4に示した保護回路のパターンレイアウトの一例を示す平面図である。第1の実施形態と同様な構成については、同一の符号を付し、その詳細な説明を省略する。 The configuration of the protection circuit of this embodiment will be described. FIG. 4 is a cross-sectional view showing a configuration example of the protection circuit of the present embodiment. FIG. 5 is a plan view showing an example of a pattern layout of the protection circuit shown in FIG. The same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
図4および図5に示すように、Vdd線14、信号線13およびVss線15の配線方向に沿って、P+拡散層30、N+拡散層31、P+拡散層30、N+拡散層32、・・・、P+拡散層30が、P−ウェル36内に所定の間隔で図の左側から右側の方向に順に配置されている。このように、P+拡散層とN+拡散層を交互に配置することで、ダイオード20、17のそれぞれが複数形成されている。また、P+拡散層30がN+拡散層31とN+拡散層32との間に配置された構成が複数設けられているため、寄生npn型バイポーラトランジスタ21も複数配置された構成である。
4 and 5, along the wiring direction of the
続いて、N−ウェル37に注目する。図4および図5に示すように、上記配線方向に沿って、N+拡散層33、P+拡散層34、N+拡散層33、P+拡散層35、・・・、N+拡散層33が、所定の間隔で図の左側から右側の方向に順に配置されている。このように、N+拡散層とP+拡散層を交互に配置することで、ダイオード22、16のそれぞれが複数形成されている。また、N+拡散層33がP+拡散層34とP+拡散層35との間に配置された構成が複数設けられているため、寄生pnp型バイポーラトランジスタ23も複数配置された構成である。
Subsequently, attention is paid to the N-
図5では、P−ウェル36側の寄生npn型バイポーラトランジスタ21の各電極をわかりやすくするために、P+拡散層30には導電性不純物の種類とベース電極を意味する「P+(B)」を示し、N+拡散層31には導電性不純物の種類とコレクタ電極を意味する「N+(C)」を示し、N+拡散層32には導電性不純物の種類とエミッタ電極を意味する「N+(E)」を示している。P−ウェル36側と同様に、N−ウェル37側の寄生pnp型バイポーラトランジスタ23の各電極をわかりやすくするために、N+拡散層33には導電性不純物の種類とベース電極を意味する「N+(B)」を示し、P+拡散層34には導電性不純物の種類とコレクタ電極を意味する「P+(C)」を示し、P+拡散層35には導電性不純物の種類とエミッタ電極を意味する「P+(E)」を示している。
In FIG. 5, in order to make the respective electrodes of the parasitic npn-type
本実施形態によれば、図4および図5に示したように、電源間保護素子となるダイオードが複数設けられることで、寄生バイポーラトランジスタも複数設けられた構成になる。そのため、入出力端子10にVddより高い正電圧が印加された場合、および、入出力端子10にVssより低い負電圧が印加された場合のいずれにおいても、流入したサージが複数の寄生バイポーラトランジスタを経由して流れるため、サージをより速く放電することが可能となる。
According to the present embodiment, as shown in FIG. 4 and FIG. 5, a plurality of diodes serving as inter-power supply protection elements are provided, so that a plurality of parasitic bipolar transistors are also provided. Therefore, in both cases where a positive voltage higher than Vdd is applied to the input /
なお、拡散層と配線との接続方法は、図5に示した構成に限られない。図6は、拡散層と配線との接続方法について、図5に示した構成とは異なる場合の例を示す平面図である。 Note that the method of connecting the diffusion layer and the wiring is not limited to the configuration shown in FIG. FIG. 6 is a plan view showing an example in which the connection method between the diffusion layer and the wiring is different from the configuration shown in FIG.
図5に示したように、P−ウェル36内のN+拡散層31、32およびN−ウェル37内のP+拡散層34、35は、配線方向に沿って配置されている。そのため、図6に示すように、N+拡散層31を信号線13に接続し、N+拡散層32をVdd線14に接続してもよい。また、P+拡散層34を信号線13に接続し、P+拡散層35をVss線15に接続してもよい。拡散層の接続先の変更は、図5に示した構成と図6に示した構成とで、ビアプラグを切り替えることで可能となる。
As shown in FIG. 5, the N + diffusion layers 31 and 32 in the P− well 36 and the P + diffusion layers 34 and 35 in the N− well 37 are arranged along the wiring direction. Therefore, as shown in FIG. 6, the N +
このようにして、ビアプラグを切り替えることで、拡散層の接続先となる配線を容易に変更できる。そのため、入出力端子容量が小さすぎる場合には、拡散層の接続先を信号線13とし、入出力端子容量が大きすぎる場合には、拡散層の接続先をVdd線14またはVss線15として、接続先を切り替えることにより、使用されない余分な予備素子を配置することなく、入出力端子の容量調整を行うことができる。なお、図6に示す接続方法を第1の実施形態に適用してもよい。
In this way, by switching the via plug, the wiring to which the diffusion layer is connected can be easily changed. Therefore, when the input / output terminal capacitance is too small, the connection destination of the diffusion layer is the
また、P−ウェル36とN−ウェル37の配置は図5および図6に示したレイアウトに限られない。図7はP−ウェルとN−ウェルのレイアウトについて、他の一例を示す平面図である。
Further, the arrangement of the P-well 36 and the N-
図5および図6に示すレイアウトでは、P−ウェル36とN−ウェル37が配線方向に沿って直列に配置されているが、図7に示すように、P−ウェル36とN−ウェル37を配線方向に対して並列に配置してもよい。この場合、配線方向に垂直な方向にウェルが多段配置されることになる。 5 and 6, the P-well 36 and the N-well 37 are arranged in series along the wiring direction. However, as shown in FIG. You may arrange | position in parallel with respect to the wiring direction. In this case, wells are arranged in multiple stages in a direction perpendicular to the wiring direction.
図7に示すように、P−ウェル36内のP+拡散層30はVss線15aと接続され、N+拡散層31はVdd線14aと接続され、N+拡散層32は信号線13aと接続されている。N−ウェル37内のN+拡散層33はVdd線14bと接続され、P+拡散層34はVss線15bと接続され、P+拡散層35は信号線13bと接続されている。図には示していないが、Vdd線14aおよびVdd線14bが接続され、信号線13aおよび信号線13bが接続され、Vss線15aおよびVss線15bが接続されている。
As shown in FIG. 7, the P +
図7に示すレイアウトの場合、信号線、Vdd線およびVss線のそれぞれについて、半導体基板100の表面に平行で配線方向に垂直な方向の長さである配線幅が2倍になるので、メタル配線の幅を広げることができる。なお、図7に示すレイアウトを第1の実施形態に適用してもよい。
In the case of the layout shown in FIG. 7, each of the signal line, the Vdd line, and the Vss line has a wiring width that is twice the length in the direction parallel to the surface of the
また、第1および第2の実施形態において、N+拡散層とP+拡散層が交互に配置される方向がP−ウェル36とN−ウェル37で一致している場合を説明したが、その方向は、半導体基板100の表面に平行な方向であれば、P−ウェル36とN−ウェル37とで異なっていてもよい。例えば、Vdd線14、信号線13およびVss線15の配線方向が、図5の左右方向から途中で90度折れ曲がって図5の上下方向になるように、これらの配線が設計されている場合、N+拡散層とP+拡散層が交互に配置される方向がP−ウェル36とN−ウェル37とで90度異なっていてもよい。
In the first and second embodiments, the case where the directions in which the N + diffusion layers and the P + diffusion layers are alternately arranged is the same in the P-well 36 and the N-
また、第1および第2の実施形態において、拡散層のパターンは、図3および図5から図7に示した短冊状パターンに限定されるものではない。例えば、N+拡散層31やP+拡散層34のパターンについて、図3に示した短冊状パターンの領域に、この短冊状パターンよりも小さい四角形のパターンが複数粒状に設けられた構成であってもよい。
Further, in the first and second embodiments, the pattern of the diffusion layer is not limited to the strip pattern shown in FIGS. 3 and 5 to 7. For example, the pattern of the N +
上述したように、拡散層と配線との接続方法、ウェルの配置、拡散層のパターン、ならびに、N+拡散層およびP+拡散層を交互に配置する方向などを、レイアウトの都合にあわせて任意に選択することが可能である。 As described above, the connection method of the diffusion layer and the wiring, the arrangement of the well, the pattern of the diffusion layer, and the direction in which the N + diffusion layer and the P + diffusion layer are alternately arranged are arbitrarily selected according to the convenience of the layout. Is possible.
以下に、上述した第1または第2の実施形態の保護回路についての実施例を説明する。 Examples of the protection circuit according to the first or second embodiment described above will be described below.
本実施例の保護回路は、寄生バイポーラトランジスタのオン時の電流量を調整可能にした構成である。本実施例では、上述の実施形態と異なる点について、詳細に説明する。 The protection circuit of this embodiment has a configuration in which the amount of current when the parasitic bipolar transistor is on can be adjusted. In this example, differences from the above-described embodiment will be described in detail.
本実施例の保護回路の構成を説明する。図8は本実施例の保護回路の一構成例を示す図である。 The configuration of the protection circuit of this embodiment will be described. FIG. 8 is a diagram showing a configuration example of the protection circuit of this embodiment.
図8に示すように、寄生npn型バイポーラトランジスタ21のエミッタ電極となるN+拡散層32と信号線13との間に抵抗素子40が設けられている。寄生pnp型バイポーラトランジスタ23のエミッタ電極となるP+拡散層35と信号線13との間に抵抗素子41が設けられている。
As shown in FIG. 8, a
抵抗素子40と抵抗素子41の抵抗値の調整方法として、エミッタ電極と信号線13とを接続するビアプラグの数を増減させる方法がある。この方法によれば、抵抗素子40、41の面積を増加させることなく、抵抗値を調節することが可能である。抵抗値の調整に対してより高い精度を必要する場合や抵抗素子40、41の電流密度が懸念される場合は、その精度や電流密度の規格を満たす導電性材料を配線またはビアプラグに用いればよい。
As a method of adjusting the resistance values of the
本実施例では、寄生npn型バイポーラトランジスタ21と寄生pnp型バイポーラトランジスタ23のオン時の電流量を抵抗素子40の抵抗値で調節することができる。そのため、過電流によるメタル配線の熱的破壊が懸念される場合には、メタル配線の熱的破壊を防ぐことができる。
In this embodiment, the amount of current when the parasitic npn
また、主に、低消費電力チップなどで、内部回路19の通常動作時(入出力端子10にESD印加がなく、入出力端子10に印加される電圧がVss以上Vdd以下の範囲で内部回路19が動作している状態)における、Vdd線14から信号線13、または、信号線13からVss線15への、寄生バイポーラトランジスタによるリーク電流が懸念される場合には、そのリーク電流を抑えることができる。
Further, mainly in a low power consumption chip or the like, during the normal operation of the internal circuit 19 (the ESD circuit is not applied to the input /
本実施例の保護回路は、実施例1とは異なる方法で、寄生バイポーラトランジスタのオン時の電流量を調整可能にした構成である。本実施例では、上述の実施形態と異なる点について、詳細に説明する。 The protection circuit of this embodiment has a configuration in which the current amount when the parasitic bipolar transistor is turned on can be adjusted by a method different from that of the first embodiment. In this example, differences from the above-described embodiment will be described in detail.
本実施例の保護回路の構成を説明する。図9は本実施例の保護回路の一構成例を示す図である。 The configuration of the protection circuit of this embodiment will be described. FIG. 9 is a diagram showing a configuration example of the protection circuit of this embodiment.
図9に示すように、寄生npn型バイポーラトランジスタ21のベース電極となるP+拡散層30とVss線15との間に抵抗素子42が設けられている。寄生pnp型バイポーラトランジスタ23のベース電極となるN+拡散層33とVdd線14との間に抵抗素子43が設けられている。抵抗素子42、43の調整方法は、実施例1の抵抗素子40、41と同様に行うことが可能であり、その詳細な説明を省略する。
As shown in FIG. 9, a
本実施例においても、寄生バイポーラトランジスタのベース電流を制御することで、オン時の電流量を調節でき、実施例1と同様な効果が得られる。実施例1で説明した抵抗素子40、41の抵抗値の調整ができない場合に、本実施例は有効である。
Also in the present embodiment, by controlling the base current of the parasitic bipolar transistor, the amount of current at the time of on can be adjusted, and the same effect as in the first embodiment can be obtained. This embodiment is effective when the resistance values of the
13 信号線
14 電源電圧線(Vdd線)
15 接地電位線(Vss線)
16、17、20、22 ダイオード
19 内部回路
21 寄生npn型バイポーラトランジスタ
23 寄生pnp型バイポーラトランジスタ
30、34、35 P+拡散層
31、32、33 N+拡散層
36 P−ウェル
37 N−ウェル
40〜43 抵抗素子
13
15 Ground potential line (Vss line)
16, 17, 20, 22
Claims (14)
前記内部回路に接続された信号線と前記接地電位線とに接続され、該接地電位線から該信号線への方向が電流の順方向となる第2のダイオードと、
前記接地電位線および前記電源電圧線に接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第3のダイオードと、
前記信号線および前記電源電圧線に接続され、該信号線から該電源電圧線への方向が電流の順方向となる第4のダイオードと、を有し、
前記第1および第2のダイオードは、前記接地電位線に接続された第1の拡散層を共有し、
前記第3および第4のダイオードは、前記電源電圧線に接続された、前記第1の拡散層と異種の導電性不純物による第2の拡散層を共有している、保護回路。 A power supply voltage line for supplying a power supply voltage to the internal circuit and a ground potential line for supplying a ground potential to the internal circuit are connected, and a direction from the ground potential line to the power supply voltage line is a forward direction of current. A first diode
A second diode connected to the signal line connected to the internal circuit and the ground potential line, the direction from the ground potential line to the signal line being a forward direction of current;
A third diode connected to the ground potential line and the power supply voltage line, wherein a direction from the ground potential line to the power supply voltage line is a forward direction of current;
A fourth diode connected to the signal line and the power supply voltage line, wherein a direction from the signal line to the power supply voltage line is a forward direction of current;
The first and second diodes share a first diffusion layer connected to the ground potential line;
The protection circuit, wherein the third and fourth diodes share a second diffusion layer made of a different kind of conductive impurity with the first diffusion layer connected to the power supply voltage line.
前記第1のダイオードは、前記電源電圧線と接続され、前記第2の拡散層と同種の導電性不純物による第3の拡散層を有し、
前記第2のダイオードは、前記信号線と接続され、前記第2の拡散層と同種の導電性不純物による第4の拡散層を有し、
前記第3のダイオードは、前記接地電位線と接続され、前記第1の拡散層と同種の導電性不純物による第5の拡散層を有し、
前記第4のダイオードは、前記信号線と接続され、前記第1の拡散層と同種の導電性不純物による第6の拡散層を有し、
前記第1の拡散層が前記第3の拡散層と前記第4の拡散層の間に配置され、
前記第2の拡散層が前記第5の拡散層と前記第6の拡散層の間に配置されている、保護回路。 The protection circuit according to claim 1,
The first diode is connected to the power supply voltage line, and has a third diffusion layer made of a conductive impurity of the same type as the second diffusion layer,
The second diode is connected to the signal line, and has a fourth diffusion layer made of a conductive impurity of the same type as the second diffusion layer,
The third diode has a fifth diffusion layer connected to the ground potential line and made of a conductive impurity of the same type as the first diffusion layer,
The fourth diode is connected to the signal line, and includes a sixth diffusion layer made of the same type of conductive impurities as the first diffusion layer,
The first diffusion layer is disposed between the third diffusion layer and the fourth diffusion layer;
The protection circuit, wherein the second diffusion layer is disposed between the fifth diffusion layer and the sixth diffusion layer.
前記第1、第3および第4の拡散層が、前記第1の拡散層と同種の導電性不純物による第1のウェル内に設けられ、
前記第2、第5および第6の拡散層が、前記第2の拡散層と同種の導電性不純物による第2のウェル内に設けられ、
前記第1のウェル内に、前記第1の拡散層が前記第3の拡散層と前記第4の拡散層の間に配置された構成が半導体基板の表面に平行な第1の方向に複数配置され、
前記第2のウェル内に、前記第2の拡散層が前記第5の拡散層と前記第6の拡散層の間に配置された構成が前記半導体基板の表面に平行な第2の方向に複数配置されている、保護回路。 The protection circuit according to claim 2, wherein
The first, third and fourth diffusion layers are provided in a first well made of the same type of conductive impurities as the first diffusion layer;
The second, fifth and sixth diffusion layers are provided in a second well made of the same type of conductive impurities as the second diffusion layer;
A plurality of configurations in which the first diffusion layer is arranged between the third diffusion layer and the fourth diffusion layer are arranged in a first direction parallel to the surface of the semiconductor substrate in the first well. And
A plurality of configurations in which the second diffusion layer is disposed between the fifth diffusion layer and the sixth diffusion layer in the second well are arranged in a second direction parallel to the surface of the semiconductor substrate. Arranged protection circuit.
前記第1のウェル内に設けられた、複数の前記第1の拡散層が相互に接続され、
前記第2のウェル内に設けられた、複数の前記第2の拡散層が相互に接続されている、保護回路。 The protection circuit according to claim 3,
A plurality of the first diffusion layers provided in the first well are connected to each other;
A protection circuit, wherein a plurality of the second diffusion layers provided in the second well are connected to each other.
前記第1のダイオードと共有される前記第1の拡散層と、前記内部回路に接続された信号線に接続され、前記第2の拡散層と同種の導電性不純物による第3の拡散層とを含む第2のダイオードと、
前記電源電圧線に接続され、前記第2の拡散層と同種の導電性不純物による第4の拡散層と、前記接地電位線に接続され、前記第1の拡散層と同種の導電性不純物による第5の拡散層とを含む第3のダイオードと、
前記第3のダイオードと共有される前記第4の拡散層と、前記信号線に接続され、前記第1の拡散層と同種の導電性不純物による第6の拡散層とを含む第4のダイオードと、を有し、
前記第1の拡散層が前記第2の拡散層と前記第3の拡散層の間に配置され、
前記第4の拡散層が前記第5の拡散層と前記第6の拡散層の間に配置されている、保護回路。 A first diffusion layer connected to a ground potential line for supplying a ground potential to the internal circuit, and a power supply voltage line for supplying a power supply voltage to the internal circuit, the first diffusion layer being A first diffusion diode including a second diffusion layer made of a different conductive impurity, wherein a direction from the ground potential line to the power supply voltage line is a forward direction of current;
A first diffusion layer shared with the first diode; a third diffusion layer connected to a signal line connected to the internal circuit; and a third diffusion layer made of conductive impurities of the same type as the second diffusion layer. A second diode comprising,
A fourth diffusion layer made of the same kind of conductive impurities as the second diffusion layer is connected to the power supply voltage line, and a fourth diffusion layer made of the same kind of conductive impurities as the first diffusion layer is connected to the ground potential line. A third diode comprising 5 diffusion layers;
A fourth diode including the fourth diffusion layer shared with the third diode and a sixth diffusion layer connected to the signal line and made of the same kind of conductive impurities as the first diffusion layer; Have
The first diffusion layer is disposed between the second diffusion layer and the third diffusion layer;
The protection circuit, wherein the fourth diffusion layer is disposed between the fifth diffusion layer and the sixth diffusion layer.
前記第1、第2および第3の拡散層が、該第1の拡散層と同種の導電性不純物による第1のウェル内に設けられ、
前記第4、第5および第6の拡散層が、前記第2の拡散層と同種の導電性不純物による第2のウェル内に設けられ、
前記第1のウェル内に、前記第1の拡散層が前記第2の拡散層と前記第3の拡散層の間に配置された構成が半導体基板の表面に平行な第1の方向に複数配置され、
前記第2のウェル内に、前記第4の拡散層が前記第5の拡散層と前記第6の拡散層の間に配置された構成が前記半導体基板の表面に平行な第2の方向に複数配置されている、保護回路。 The protection circuit according to claim 5, wherein
The first, second and third diffusion layers are provided in a first well made of the same type of conductive impurities as the first diffusion layer;
The fourth, fifth and sixth diffusion layers are provided in a second well made of the same type of conductive impurities as the second diffusion layer;
A plurality of configurations in which the first diffusion layer is arranged between the second diffusion layer and the third diffusion layer are arranged in a first direction parallel to the surface of the semiconductor substrate in the first well. And
A plurality of configurations in which the fourth diffusion layer is disposed between the fifth diffusion layer and the sixth diffusion layer in the second well are arranged in a second direction parallel to the surface of the semiconductor substrate. Arranged protection circuit.
前記第1のウェル内に設けられた、複数の前記第1の拡散層が相互に接続され、
前記第2のウェル内に設けられた、複数の前記第4の拡散層が相互に接続されている、保護回路。 The protection circuit according to claim 6, wherein
A plurality of the first diffusion layers provided in the first well are connected to each other;
A protection circuit, wherein a plurality of the fourth diffusion layers provided in the second well are connected to each other.
前記第1の方向と前記第2の方向が前記電源電圧線、前記信号線および前記接地電位線の配線方向と同一であり、
前記第1のウェルおよび前記第2のウェルが前記配線方向に直列に配置されている、保護回路。 The protection circuit according to claim 3 or 6,
The first direction and the second direction are the same as the wiring directions of the power supply voltage line, the signal line, and the ground potential line,
The protection circuit, wherein the first well and the second well are arranged in series in the wiring direction.
前記第1の方向と前記第2の方向が前記電源電圧線、前記信号線および前記接地電位線の配線方向と同一であり、
前記第1のウェルおよび前記第2のウェルが前記配線方向に対して並列に配置されている、保護回路。 The protection circuit according to claim 3 or 6,
The first direction and the second direction are the same as the wiring directions of the power supply voltage line, the signal line, and the ground potential line,
The protection circuit, wherein the first well and the second well are arranged in parallel to the wiring direction.
前記第4の拡散層と前記信号線との間に第1の抵抗素子が設けられ、
前記第6の拡散層と前記信号線との間に第2の抵抗素子が設けられている、保護回路。 The protection circuit according to any one of claims 2 to 4,
A first resistance element is provided between the fourth diffusion layer and the signal line;
A protection circuit, wherein a second resistance element is provided between the sixth diffusion layer and the signal line.
前記第1の拡散層と前記接地電位線との間に第1の抵抗素子が設けられ、
前記第2の拡散層と前記電源電圧線との間に第2の抵抗素子が設けられている、保護回路。 The protection circuit according to any one of claims 2 to 4,
A first resistance element is provided between the first diffusion layer and the ground potential line;
A protection circuit, wherein a second resistance element is provided between the second diffusion layer and the power supply voltage line.
前記第3の拡散層と前記信号線との間に第1の抵抗素子が設けられ、
前記第6の拡散層と前記信号線との間に第2の抵抗素子が設けられている、保護回路。 The protection circuit according to any one of claims 5 to 7,
A first resistance element is provided between the third diffusion layer and the signal line;
A protection circuit, wherein a second resistance element is provided between the sixth diffusion layer and the signal line.
前記第1の拡散層と前記接地電位線との間に第1の抵抗素子が設けられ、
前記第4の拡散層と前記電源電圧線との間に第2の抵抗素子が設けられている、保護回路。 The protection circuit according to any one of claims 5 to 7,
A first resistance element is provided between the first diffusion layer and the ground potential line;
A protection circuit, wherein a second resistance element is provided between the fourth diffusion layer and the power supply voltage line.
前記内部回路に電源電圧を供給するための電源電圧線と、
前記内部回路に接地電位を供給するための接地電位線と、
前記内部回路に信号を入力するための、または、該内部回路から信号を出力するための信号線と、
請求項1から13のいずれか1項記載の保護回路と、
を有する半導体装置。 Internal circuitry,
A power supply voltage line for supplying a power supply voltage to the internal circuit;
A ground potential line for supplying a ground potential to the internal circuit;
A signal line for inputting a signal to the internal circuit or outputting a signal from the internal circuit;
The protection circuit according to any one of claims 1 to 13,
A semiconductor device.
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- 2010-08-30 JP JP2010192260A patent/JP2012049444A/en active Pending
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