JP2021052217A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
半導体デバイスは、静電気放電(ESD: Electro-Static Discharge)によって損傷または誤動作発生などの影響を受ける。保護対象回路をESDから保護する保護素子としてダイオードが用いられている。 Semiconductor devices are affected by electrostatic discharge (ESD), such as damage or malfunction. A diode is used as a protection element that protects the circuit to be protected from ESD.
ダイオードの構造の一例として、例えば特許文献1には、ポジティブ型ウェル領域の外周がポジティブ型コンタクト領域に囲まれ、更にポジティブ型コンタクト領域がネガティブ型コンタクト領域に囲まれたショットキーバリアダイオードが記載されている。
As an example of the diode structure, for example,
近年、半導体集積回路の高密度化に伴って、保護素子の面積の縮小が要請されている。一方、ESDに対する保護素子の放電能力を高めることで、保護素子による保護機能を向上させることも要請されている。しかしながら、保護素子において、面積の縮小と放電能力の向上とはトレードオフの関係にあり、両立させることが困難である。 In recent years, as the density of semiconductor integrated circuits has increased, there has been a demand for reducing the area of protective elements. On the other hand, it is also required to improve the protection function of the protection element by increasing the discharge capacity of the protection element against ESD. However, in the protective element, there is a trade-off relationship between the reduction of the area and the improvement of the discharge capacity, and it is difficult to achieve both.
本発明は、上記の点に鑑みてなされたものであり、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device capable of improving the discharge capacity for ESD while suppressing an increase in area.
本発明に係る半導体装置は、第1の導電型を有する基板と、前記基板上に設けられ、前記第1の導電型とは異なる第2の導電型を有するウェル領域と、前記ウェル領域内に設けられ、各々が前記第1の導電型を有し且つ第1の方向に伸び、前記第1の方向と交差する第2の方向に互いに離間して並置された複数の第1の導電部と、前記ウェル領域内に設けられ、前記複数の第1の導電部の各々の間に設けられ、前記第2の導電型を有し且つ前記第1の方向に伸びる第2の導電部と、前記ウェル領域と前記複数の第1の導電部の少なくとも一つの間に設けられ、前記第1の導電部よりも不純物濃度が低い前記第1の導電型の低濃度領域と、を含む。 The semiconductor device according to the present invention has a substrate having a first conductive mold, a well region provided on the substrate and having a second conductive mold different from the first conductive mold, and a well region in the well region. With a plurality of first conductive portions each provided, each having the first conductive mold and extending in the first direction and juxtaposed with each other in a second direction intersecting the first direction. , The second conductive portion provided in the well region, provided between each of the plurality of first conductive portions, having the second conductive mold, and extending in the first direction, and the said The first conductive type low concentration region, which is provided between the well region and at least one of the plurality of first conductive portions and has a lower impurity concentration than the first conductive portion, is included.
本発明に係る他の半導体装置は、第1の導電型を有する基板と、前記基板上に設けられ、前記第1の導電型とは異なる第2の導電型を有するウェル領域と、前記ウェル領域内に設けられ、前記第1の導電型を有し且つ環状パターンを有する第1の導電部と、前記ウェル領域内に設けられ、前記第2の導電型を有し且つ前記第1の導電部に囲まれるよう位置する第2の導電部と、前記ウェル領域と前記第1の導電部の少なくとも一部の間に設けられ、前記第1の導電部よりも不純物濃度が低い前記第1の導電型の低濃度領域と、を含む。 The other semiconductor device according to the present invention includes a substrate having a first conductive type, a well region provided on the substrate and having a second conductive type different from the first conductive type, and the well region. A first conductive portion provided inside and having the first conductive mold and having an annular pattern, and a first conductive portion provided inside the well region and having the second conductive mold and having the first conductive portion. The first conductive portion, which is provided between the well region and at least a part of the first conductive portion and has a lower impurity concentration than the first conductive portion, and a second conductive portion located so as to be surrounded by the first conductive portion. Includes a low concentration region of the mold.
本発明に係る半導体装置によれば、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることが可能となる。 According to the semiconductor device according to the present invention, it is possible to improve the discharge capacity for ESD while suppressing the increase in area.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は省略する。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. In each drawing, the same or equivalent components and parts are designated by the same reference numerals, and duplicate description will be omitted.
[第1の実施形態]
図1Aは、本発明の実施形態に係る半導体装置としての保護素子1および2の使用形態の一例を示す図であり、保護素子1および2を含む集積回路100の部分的な構成の一例を示す回路図である。集積回路100は、保護素子1および2と、保護素子1および2によって保護される保護対象回路の一例である出力回路110と、電極パッド111、112、113と、を含んで構成されている。電極パッド111は、出力回路110を含む集積回路100内の各回路に電源電圧VDDを供給するための電源端子であり、電源ライン114を介して出力回路110を含む集積回路100内の各回路に接続されている。電極パッド112は、出力回路110を含む集積回路100内の各回路に接地電圧VSSを供給するためのグランド端子であり、グランドライン115を介して出力回路110を含む集積回路100内の各回路に接続されている。電極パッド113は、出力回路110から出力される出力信号を集積回路100の外部に取り出すための信号出力端子であり、信号ライン116を介して出力回路110の出力端に接続されている。
[First Embodiment]
FIG. 1A is a diagram showing an example of usage of
集積回路100は、例えば、LCD(liquid crystal display)ドライバを構成するものであってもよく、この場合、集積回路100において、複数の出力回路110および電極パッド113が、LCDの複数の画素に対応して設けられる。図1Bは、集積回路100がLCDドライバを構成する場合における、集積回路100を収容した半導体チップ100Aの構成の一例を示す平面図である。半導体チップ100Aの外形は、例えば長方形であり、半導体チップ100Aの各辺に沿って電極パッドが配置されている。複数の出力回路110の各々に接続された複数の電極パッド113は、例えば、半導体チップ100Aの一辺に沿って配列され、保護素子1および2は、複数の電極パッド113の各々の直下に配置されている。
The
LCDの画素数の増加に対応するためには、集積回路100に搭載される出力回路110の数を増加させる必要がある。また、出力回路110の数の増加に伴って保護素子1、2の数を増加させる必要がある。出力回路110および保護素子1、2の数を増加させる場合において半導体チップ100Aの面積の拡大が許容できない場合には、電極パッド113間のピッチを小さくする必要があり、これに伴って、保護素子1および2の面積を小さくする必要がある。しかしながら、一般的に保護素子の面積を小さくすると、保護素子の放電能力が低下し、その保護機能が低下する。
In order to cope with the increase in the number of pixels of the LCD, it is necessary to increase the number of
本実施形態に係る保護素子1および2は、面積の増大を抑制しつつ放電能力を従来よりも向上させることが可能である。換言すれば、放電能力を維持しつつその面積を縮小することが可能である。以下において、主に保護素子1について説明する。なお、保護素子1および2に保護される保護対象回路の一例として出力回路110を例示したが、保護対象回路はいかなる回路であってもよい。また、保護素子1および2は、LCDドライバ以外の用途で用いられる集積回路に搭載することも可能である。
The
図2Aは、本発明の実施形態に係る半導体装置としての保護素子1の構成を示す平面図、図2Bは、図2Aにおける2B−2B線に沿った断面図である。保護素子1は、P型の導電型のシリコン基板10の表層部に設けられたN型の導電型のNウェル11を有する。保護素子1は、Nウェル11内に形成されたアノードとして機能するP型の導電型を有する第1の導電部20およびカソードとして機能するN型の導電型を有する第2の導電部30を備える。なお、N型のシリコン基板の表層部に第1の導電部20および第2の導電部30を設ける構成とすることも可能である。
FIG. 2A is a plan view showing the configuration of the
第1の導電部20は、図2AにおいてそれぞれY方向に伸びる第1の部分21、第2の部分22および第3の部分23を有する。第1の部分21、第2の部分22および第3の部分23は、図2AにおいてX方向に互いに離間して並置されている。
The first
第1の導電部20は、図2AにおいてそれぞれX方向に伸びる第4の部分24および第5の部分を更に有する。第4の部分24は、第1の部分21、第2の部分22および第3の部分23の各々の一端に接続され、第5の部分25は、第1の部分21、第2の部分22および第3の部分23の各々の他端に接続されている。このように、第1の導電部20は、2つの矩形リングを連結した「日」の字型のパターンを有する。
The first
第1の導電部20の第1の部分21〜第5の部分25は、それぞれ、比較的に不純物濃度が高いP型半導体で構成されており、比較的に不純物濃度が低いP型の低濃度領域28を介してNウェル11に接続されている。このように、比較的に不純物濃度が高い第1の導電部20の第1の部分21〜第5の部分25とNウェル11との間に、比較的に不純物濃度が低い低濃度領域28を介在させることにより、保護素子1において、所定の耐圧を確保することが可能となる。また、第1の導電部20の第1の部分21〜第5の部分25は、それぞれ、複数のコンタクト29を介して、配線層(図示せず)に設けられた共通の信号ライン116(図1A参照)に接続される。
The
第2の導電部30は、図2AにおいてそれぞれY方向に伸びる第1のアイランド部31および第2のアイランド部32を有する。第1のアイランド部31は、第1の導電部20の第1の部分21と第2の部分22との間に設けられている。すなわち、第1のアイランド部31は、第1の導電部20の第1の部分21と第2の部分22との間に挟まれており、これらの双方と対向している。第1のアイランド部31は、第1のアイランド部31の外周を囲む絶縁体40によって第1の導電部20から絶縁分離されている。
The second
第2の導電部30の第2のアイランド部32は、第1の導電部20の第2の部分22と第3の部分23との間に設けられている。すなわち、第2のアイランド部32は、第1の導電部20の第2の部分22と第3の部分23との間に挟まれており、これらの双方と対向している。第2のアイランド部32は、第2のアイランド部32の外周を囲む絶縁体40によって第1の導電部20から絶縁分離されている。
The
第2の導電部30は、第1の導電部20の外周を囲む環状パターンを有する環状部38を更に含む。環状部38は、図2AにおいてY方向に伸びる部分と、Xの方向に伸びる部分とを有する矩形環状パターンを有する。環状部38のY方向に伸びる部分は、第1の導電部20の第1の部分21および第3の部分23と対向し、環状部38のX方向に伸びる部分は、第1の導電部20の第4の部分24および第5の部分25と対向している。環状部38は、第1の導電部20の外周を囲む絶縁体41によって第1の導電部20から絶縁分離されている。また、環状部38は、環状部38の外周を囲む絶縁体42によって、保護素子1の周囲に設けられた他の素子(図示せず)から絶縁分離されている。絶縁体40、41および42は、例えば、公知のSTI(Shallow Trench Isolation)技術を用いて形成される。
The second
第2の導電部30の第1のアイランド部31、第2のアイランド部32および環状部38は、それぞれ、比較的に不純物濃度が高いN型半導体で構成されており、比較的に不純物濃度が低いNウェル11に接続されている。また、第2の導電部30の第1のアイランド部31、第2のアイランド部32および環状部38は、それぞれ、複数のコンタクト39を介して、配線層(図示せず)に設けられた共通の電源ライン114(図1A参照)に接続される。
The
以上のように、保護素子1は、カソードとして機能する第2の導電部30が、互いに分離して配置された第1のアイランド部31および第2のアイランド部32からなるダブルアイランド構造を有し、アノードとして機能する第1の導電部20が、第2の導電部30の第1のアイランド部31および第2のアイランド部32をそれぞれ囲む2つのリングを形成する第1の部分21〜第5の部分25を有する。第2の導電部30は、第1の導電部20の外周を囲む環状部38を更に含む。
As described above, the
図3Aは、カソードとして機能する第2の導電部30が、アノードとして機能する第1の導電部20に対して低電位となる静電気放電時の放電電流の経路を示す平面図であり、図3Bは、図3Aにおける3B−3B線に沿った断面図である。第2の導電部30が、第1の導電部20に対して低電位となる静電気放電が生じると、図3Aおよび図3Bにおいて矢印で示される方向、すなわち、第1の導電部20から第2の導電部30に向けて放電電流が流れる。放電電流は、図3Bに示すように、第1の導電部20の各部分と第2の導電部30の各部分の間に設けられた絶縁体40および41の外縁に沿って流れる。
FIG. 3A is a plan view showing a path of a discharge current at the time of electrostatic discharge in which a second
本実施形態に係る保護素子1においては、上記のように、Y方向に伸びる第1の導電部20の第1の部分21と第2の部分22との間にY方向に伸びる第2の導電部30の第1のアイランド部31が設けられ、Y方向に伸びる第1の導電部20の第2の部分22と第3の部分23との間にY方向に伸びる第2の導電部30の第2のアイランド部32が設けられている。このように、互いに同じ方向に伸びるP型半導体とN型半導体とが交互に配置されることで、静電気放電時の放電電流の電流経路の面積効率を向上させることができ、保護素子1の放電能力を高めることができる。また、本実施形態に係る保護素子1においては、第1の導電部20は、X方向に伸びる第4の部分24および第5の部分25を更に含み、第2の導電部30は、第1の導電部20の外周を囲む矩形環状の環状部38を更に含む。これにより、静電気放電時の放電電流の電流経路の面積効率を更に向上させることができる。
In the
すなわち、本実施形態に係る保護素子1によれば、第1の導電部20の第1の部分21から第2の導電部30の第1のアイランド部31および環状部38に向かう電流経路がY方向に沿って形成される。また、第1の導電部20の第2の部分22から第2の導電部30の第1のアイランド部31および第2のアイランド部32に向かう電流経路がY方向に沿って形成される。また、第1の導電部20の第3の部分23から第2の導電部30の第2のアイランド部32および環状部38に向かう電流経路がY方向に沿って形成される。また、第1の導電部20の第4の部分24および第5の部分25から第2の導電部30の環状部38に向かう電流経路がX方向に沿って形成される。
That is, according to the
このように、本実施形態に係る保護素子1によれば、静電気放電時の放電電流の電流経路の面積効率を高めることができるので、保護素子1の面積の増大を抑制しつつ放電能力を従来よりも向上させることが可能である。換言すれば、放電能力を維持しつつ保護素子1の面積を縮小することが可能である。
As described above, according to the
図4Aは、第1の比較例に係る保護素子1Xの構成を示す平面図、図4Bは、図4Aにおける4B−4B線に沿った断面図である。図4Aおよび4Bには、カソードとして機能する第2の導電部30Xが、アノードとして機能する第1の導電部20Xに対して低電位となる静電気放電時の放電電流の経路が矢印で示されている。
FIG. 4A is a plan view showing the configuration of the
第1の比較例に係る保護素子1Xにおいて、アノードとして機能する第1の導電部20Xは長方形のパターンを有し、カソードとして機能する第2の導電部30Xは第1の導電部20Xの外周を囲む矩形環状パターンを有する。第2の導電部30Xは、第1の導電部20Xの外周を囲む絶縁体によって第1の導電部20Xから絶縁分離されている。第1の導電部20Xは、比較的に不純物濃度が高いP型半導体で構成されており、比較的に不純物濃度が低いP型の低濃度領域28Xを介してNウェル11に接続されている。第2の導電部30Xは、比較的に不純物濃度が高いN型半導体で構成されており、比較的に不純物濃度が低いNウェル11に接続されている。第1の導電部20Xの表面には、複数のコンタクト29Xが第1の導電部20の全面に亘り略均一に設けられている。第2の導電部30Xの表面には、複数のコンタクト39Xが設けられている。第1の比較例に係る保護素子1Xによれば、図4Aに示すように、静電気放電時には第1の導電部20Xの4辺に沿って電流経路が形成される。
In the
図5は、TLP(Transmission Line Pulse)測定法により取得した本発明の実施形態に係る保護素子1および第1の比較例に係る保護素子1Xのそれぞれの電流−電圧特性を示すグラフである。なお、保護素子1および1Xの面積は、互いに同じである。TLP測定法は、同軸ケーブルに蓄えられた電荷を放出することで得られる矩形波を利用して保護素子の特性を調べる手法である。図5において、横軸は保護素子のアノード−カソード間の電圧を示し、縦軸は保護素子に流れる電流を示す。同じ電圧で比較した場合、本発明の実施形態に係る保護素子1に流れる電流は、第1の比較例に係る保護素子1Xに流れる電流よりも顕著に大きくなることが確認された。これは、本発明の実施形態に係る保護素子1の方が、第1の比較例に係る保護素子1Xよりも放電能力が高く、保護対象回路をESDから保護する保護機能が優れていることを示している。
FIG. 5 is a graph showing the current-voltage characteristics of the
図6Aは、第2の比較例に係る保護素子1Yの構成を示す平面図、図6Bは、図6Aにおける6B−6B線に沿った断面図である。第2の比較例に係る保護素子1Yは、第1の導電部20Yが、第1の比較例に係る保護素子1Xにおける第1の導電部20Xの中央部に絶縁体40Xを配置した構造を有する点において第1の比較例に係る保護素子1Xと異なる。すなわち、第2の比較例に係る保護素子1Yにおいて、第1の導電部20Yは、矩形環状パターンを有し、第1の導電部20Yの面積は、第1の比較例に係る保護素子1Xにおける第1の導電部20Xの面積よりも小さくなっている。
FIG. 6A is a plan view showing the configuration of the
第2の実施形態に係る保護素子1Yについても、TLP測定法による電流−電圧特性を取得したところ、第1の比較例に係る保護素子1Xと略同等の特性が得られた。この結果から本発明者は、第1の比較例に係る保護素子1Xにおいて、第1の導電部20Xの中央部は放電に殆ど寄与せず、外周部のみが放電に寄与するという知見を得た。本発明者は、上記の知見から、保護素子のアノードを構成するP型半導体とカソードを構成するN型半導体とが互いに対向する構造部分を効率よく配置することで、面積の増大を抑制しつつ放電能力を向上できることを発想し、本発明の実施形態に係る保護素子1の構成を案出するに至った。
When the current-voltage characteristics of the
以上、信号ライン116と電源ライン114との間に設けられる保護素子1の構成について説明したが、グランドライン115と信号ライン116との間に設けられる保護素子2(図1参照)も保護素子1と同様の構造とすることができる。
Although the configuration of the
図7Aは、保護素子1および2からなる保護素子ペアのレイアウトの一例を示す平面図である。図7Bは、図7Aにおける7B−7B線に沿った断面図であり、保護素子2の断面構造を示す。図7Aに示すように、保護素子1および2を互いに隣接して配置してもよい。また、図7Bに示すように、保護素子2の構成として、保護素子1におけるP型半導体の領域とN型半導体の領域とを反転させた構成としてもよい。
FIG. 7A is a plan view showing an example of the layout of the protection element pair including the
すなわち、保護素子2は、シリコン基板10の表層部に形成されたP型の導電型のPウェル11Aを有する。保護素子2は、Pウェル11A内に形成されたカソードとして機能するN型の導電型を有する第1の導電部20Aおよびアノードとして機能するP型の導電型を有する第2の導電部30Aを備える。保護素子2における第1の導電部20Aは、保護素子1における第1の導電部20と同じパターンを有し、保護素子2における第2の導電部30Aは、保護素子1における第2の導電部30と同じパターンを有する。すなわち、保護素子2は、アノードとして機能する第2の導電部30Aが、互いに分離して配置された2つのアイランド部からなるダブルアイランド構造を有し、カソードとして機能する第1の導電部20Aが、第2の導電部30Aの分離配置された2つの部分をそれぞれ囲む2つのリングを構成するように配置されている。第2の導電部30Aは、第1の導電部20Aの外周を囲む環状部を更に含む。上記の構成を有する保護素子2においても、保護素子1と同様、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
That is, the
[第2の実施形態]
図8は、本発明の第2の実施形態に係る半導体装置としての保護素子1Aの構成を示す平面図である。保護素子1Aは、第1の導電部20および第2の導電部30のパターンが第1の実施形態に係る保護素子1と異なる。具体的には、保護素子1Aは、第1の導電部20が第6の部分26を更に含み、第2の導電部30が、第3のアイランド部33を更に含む点が、第1の実施形態に係る保護素子1と異なる。
[Second Embodiment]
FIG. 8 is a plan view showing the configuration of the protective element 1A as the semiconductor device according to the second embodiment of the present invention. The pattern of the first
すなわち、保護素子1Aにおいて、第1の導電部20は、図8においてそれぞれY方向に伸びる第1の部分21、第2の部分22、第3の部分23および第6の部分26を有する。第1の部分21、第2の部分22、第3の部分23および第6の部分26は、図8においてX方向に互いに離間して並置されている。図8においてX方向に伸びる第1の導電部20の第4の部分24は、第1の部分21、第2の部分22、第3の部分23および第6の部分26の各々の一端に接続されている。図8においてX方向に伸びる第1の導電部20の第5の部分25は、第1の部分21、第2の部分22、第3の部分23および第6の部分26の各々の他端に接続されている。このように、保護素子1Aにおいて、第1の導電部20は3つの矩形リングを連結した「目」の字型のパターンを有する。
That is, in the protective element 1A, the first
第2の導電部30の第3のアイランド部33は、第1の導電部20の第3の部分23と第6の部分26との間に設けられている。すなわち、第2の導電部30の第3のアイランド部33は、第1の導電部20の第3の部分23と第6の部分26との間に挟まれており、これらの双方と対向している。第2の導電部30の第3のアイランド部33は、第3のアイランド部33の外周を囲む絶縁体40によって第1の導電部20から絶縁分離されている。第2の導電部30は、第1の導電部20の外周を囲む環状のパターンを有する環状部38を更に含む。
The
このように、保護素子1Aは、カソードとして機能する第2の導電部30が、互いに分離して配置された第1のアイランド部31、第2のアイランド部32、第3のアイランド部33からなるトリプルアイランド構造を有し、アノードとして機能する第1の導電部20が、第2の導電部30の第1のアイランド部31、第2のアイランド部32および第3のアイランド部33をそれぞれ囲む3つのリングを形成する第1の部分21〜第6の部分26を有する。第2の導電部30は、第1の導電部20の外周を囲む環状部38を更に含む。
As described above, the protection element 1A includes a
上記の構成を有する保護素子1Aにおいても、保護素子1と同様、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
Similar to the
[第3の実施形態]
図9は、本発明の第3の実施形態に係る半導体装置としての保護素子1Bの構成を示す平面図である。保護素子1Bは、第1の導電部20および第2の導電部30のパターンが第1の実施形態に係る保護素子1と異なる。
[Third Embodiment]
FIG. 9 is a plan view showing the configuration of the protective element 1B as the semiconductor device according to the third embodiment of the present invention. The pattern of the first
保護素子1Bにおいて、第1の導電部20は、Y方向に伸びる第1の部分21、第2の部分22および第3の部分23と、これらと交差するX方向に伸びる第4の部分24、第5の部分25および第7の部分27と、からなる格子状パターンを有する。換言すれば、保護素子1Bにおいて、第1の導電部20は、「田」の字型のパターンを有する。
In the protective element 1B, the first
第2の導電部30は、第1の導電部20の格子状パターンにおける各格子の内側に設けられた第1のアイランド部31、第2のアイランド部32、第3のアイランド部33および第4のアイランド部34を有する。第2の導電部30の第1のアイランド部31〜第4のアイランド部34は、それぞれ、これらの外周を囲む絶縁体40によって第1の導電部20から絶縁分離されている。第2の導電部30は、第1の導電部20の外周を囲む矩形環状パターンを有する環状部38を更に含む。
The second
上記の構成を有する保護素子1Bにおいても、保護素子1と同様、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
Similar to the
[第4の実施形態]
図10は、本発明の第4の実施形態に係る半導体装置としての保護素子1Cの構成を示す平面図である。保護素子1Cは、第1の導電部20および第2の導電部30のパターンが第1の実施形態に係る保護素子1と異なる。具体的には、保護素子1Cは、第1の導電部20がX方向に伸びる部分を含んでおらず、第2の導電部30を構成する第1のアイランド部31および第2のアイランド部32が、第1の導電部20の第1の部分21〜第3の部分23と同じ長さを有している。
[Fourth Embodiment]
FIG. 10 is a plan view showing the configuration of the
すなわち、保護素子1Cにおいて、第1の導電部20は、それぞれY方向に伸びる第1の部分21、第2の部分22、第3の部分23を有する。第1の部分21、第2の部分22、第3の部分23は、X方向に互いに離間して並置されている。保護素子1Cにおいて、第2の導電部30は、Y方向に伸びる第1のアイランド部31および第2のアイランド部32を有する。第1のアイランド部31は、第1の導電部20の第1の部分21と第2の部分22との間に設けられている。第2のアイランド部32は、第1の導電部20の第2の部分22と第3の部分23との間に設けられている。第2の導電部30は、第1の導電部20の外周を囲む環状パターンを有する環状部38を更に含む。環状部38は、図2AにおいてY方向に伸びる部分と、Xの方向に伸びる部分とを有する矩形環状パターンを有する。
That is, in the
上記の構成を有する保護素子1Cにおいても、保護素子1と同様、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
Similar to the
[第5の実施形態]
図11は、本発明の第5の実施形態に係る半導体装置としての保護素子1Dの構成を示す平面図である。保護素子1Dは、第1の導電部20および第2の導電部30のパターンが第1の実施形態に係る保護素子1と異なる。
[Fifth Embodiment]
FIG. 11 is a plan view showing the configuration of the
保護素子1Dにおいて、第1の導電部20は、図11においてそれぞれY方向に伸びる第1の部分21、第2の部分22を有する。第1の部分21および第2の部分22は、図11においてX方向に互いに離間して並置されている。図11においてX方向に伸びる第1の導電部20の第4の部分24は、第1の部分21および第2の部分22の各々の一端に接続されている。図11においてX方向に伸びる第1の導電部20の第5の部分25は、第1の部分21および第2の部分22の各々の他端に接続されている。このように、保護素子1Dにおいて、第1の導電部20は単一の矩形リング状パターンを有する。
In the
第2の導電部30は、図11においてY方向に伸びる第1のアイランド部31を有する。第1のアイランド部31は、第1の導電部20の第1の部分21と第2の部分22との間に設けられている。すなわち、第1のアイランド部31は、第1の導電部20の第1の部分21と第2の部分22との間に挟まれており、これらの双方と対向している。第1のアイランド部31は、第1のアイランド部31の外周を囲む絶縁体40によって第1の導電部20から絶縁分離されている。第2の導電部30は、第1の導電部20の外周を囲む環状のパターンを有する環状部38を更に含む。
The second
上記の構成を有する保護素子1Dにおいても、保護素子1と同様、面積の増大を抑制しつつESDに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
Similar to the
以上、本発明の実施形態に係る半導体装置の構成について例示したが、本発明は、上記の各実施形態に係る半導体装置の構成に限定されるものではない。すなわち、本発明に係る半導体装置は、各々が第1の導電型を有し且つ第1の方向に伸び、第1の方向と交差する第2の方向に互いに離間して並置された複数の部分を有する第1の導電部と、各々が第1の導電型とは異なる第2の導電型を有し且つ第1の方向に伸び、第1の導電部の第2の方向に互いに離間して並置された複数の部分の間に設けられた少なくとも1つのアイランド部を有する第2の導電部と、を含んでいればよく、上記の第1〜第5の実施形態に係る半導体装置の構成に対して適宜改変を加えることが可能である。 Although the configuration of the semiconductor device according to the embodiment of the present invention has been illustrated above, the present invention is not limited to the configuration of the semiconductor device according to each of the above embodiments. That is, the semiconductor device according to the present invention has a plurality of portions each having a first conductive type, extending in a first direction, and juxtaposed with each other in a second direction intersecting with the first direction. Each has a second conductive mold different from the first conductive mold and extends in the first direction, and is separated from each other in the second direction of the first conductive portion. It suffices to include a second conductive portion having at least one island portion provided between the plurality of juxtaposed portions, and the configuration of the semiconductor device according to the first to fifth embodiments described above may include. On the other hand, it is possible to modify it as appropriate.
1、1A、1B、1C 半導体装置
10 シリコン基板
11 Nウェル
20 第1の導電部
21 第1の部分
22 第2の部分
23 第3の部分
24 第4の部分
25 第5の部分
26 第6の部分
30 第2の導電部
31 第1のアイランド部
32 第2のアイランド部
33 第3のアイランド部
34 第4のアイランド部
39 環状部
40、41 絶縁体
1, 1A, 1B,
Claims (5)
前記基板上に設けられ、前記第1の導電型とは異なる第2の導電型を有するウェル領域と、
前記ウェル領域内に設けられ、各々が前記第1の導電型を有し且つ第1の方向に伸び、前記第1の方向と交差する第2の方向に互いに離間して並置された複数の第1の導電部と、
前記ウェル領域内に設けられ、前記複数の第1の導電部の各々の間に設けられ、前記第2の導電型を有し且つ前記第1の方向に伸びる第2の導電部と、
前記ウェル領域と前記複数の第1の導電部の少なくとも一つの間に設けられ、前記第1の導電部よりも不純物濃度が低い前記第1の導電型の低濃度領域と、
を含む半導体装置。 The substrate having the first conductive type and
A well region provided on the substrate and having a second conductive mold different from the first conductive mold,
A plurality of firsts provided in the well region, each having the first conductive mold, extending in the first direction, and juxtaposed with each other in a second direction intersecting the first direction. 1 conductive part and
A second conductive portion provided in the well region, provided between each of the plurality of first conductive portions, having the second conductive mold, and extending in the first direction.
The first conductive type low concentration region provided between the well region and at least one of the plurality of first conductive portions and having an impurity concentration lower than that of the first conductive portion.
Semiconductor devices including.
請求項1に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a third conductive portion having the second conductive type and having the plurality of first conductive portions and an annular pattern surrounding the second conductive portion.
前記基板上に設けられ、前記第1の導電型とは異なる第2の導電型を有するウェル領域と、
前記ウェル領域内に設けられ、前記第1の導電型を有し且つ環状パターンを有する第1の導電部と、
前記ウェル領域内に設けられ、前記第2の導電型を有し且つ前記第1の導電部に囲まれるよう位置する第2の導電部と、
前記ウェル領域と前記第1の導電部の少なくとも一部の間に設けられ、前記第1の導電部よりも不純物濃度が低い前記第1の導電型の低濃度領域と、
を含む半導体装置。 The substrate having the first conductive type and
A well region provided on the substrate and having a second conductive mold different from the first conductive mold,
A first conductive portion provided in the well region, having the first conductive mold and having an annular pattern,
A second conductive portion provided in the well region, having the second conductive mold, and located so as to be surrounded by the first conductive portion.
A low-concentration region of the first conductive type provided between the well region and at least a part of the first conductive portion and having a lower impurity concentration than the first conductive portion.
Semiconductor devices including.
前記第2の導電部は、前記第1の方向及び前記第2の方向のいずれか一方向に伸びる
請求項3に記載の半導体装置。 The first conductive portion is a rectangular annular pattern having a plurality of portions extending in a first direction and a plurality of portions extending in a second direction intersecting the first direction.
The semiconductor device according to claim 3, wherein the second conductive portion extends in any one of the first direction and the second direction.
請求項3または4に記載の半導体装置。 The semiconductor device according to claim 3 or 4, further comprising a third conductive portion having the second conductive mold and having the first conductive portion and the annular pattern surrounding the second conductive portion.
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Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016169911A Division JP6824667B2 (en) | 2016-08-31 | 2016-08-31 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021052217A true JP2021052217A (en) | 2021-04-01 |
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Country Status (1)
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