JP2012043171A - バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 - Google Patents
バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 Download PDFInfo
- Publication number
- JP2012043171A JP2012043171A JP2010183762A JP2010183762A JP2012043171A JP 2012043171 A JP2012043171 A JP 2012043171A JP 2010183762 A JP2010183762 A JP 2010183762A JP 2010183762 A JP2010183762 A JP 2010183762A JP 2012043171 A JP2012043171 A JP 2012043171A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- slave
- connection device
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
- G06F13/4036—Coupling between buses using bus bridges with arbitration and deadlock prevention
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
【解決手段】M台のマスタ100がマスタ切断ブリッジ400を介してインターコネクト300に接続される。S台のスレーブ200がスレーブ切断ブリッジ500を介してインターコネクト300に接続される。マスタ切断信号409により切断が示されると、対応するマスタ100に代わってマスタプロトコル整合部401がスレーブ200とのプロトコル上のやりとりを行う。スレーブ切断信号509により切断が示されると、対応するスレーブ200に代わってスレーブプロトコル整合部501がマスタ100とのプロトコル上のやりとりを行う。マスタ100またはスレーブ200は任意のタイミングで切断および再接続される。
【選択図】図1
Description
1.第1の実施の形態(切断時の信号クランプを想定しない例)
2.第2の実施の形態(切断時の信号クランプを想定する例)
[バスシステムの全体構成]
図1は、本発明の第1の実施の形態におけるバスシステムの全体構成例を示す図である。このバスシステムでは、バスとして機能するインターコネクト300に、複数の接続機器が接続される。複数の接続機器は、M台のマスタ100とS台のスレーブ200とに分類される。マスタ100はデータ転送を主導する接続機器であり、スレーブ200は受動的に動作する接続機器である。なお、MおよびSは1以上の整数である。
図2は、本発明の第1の実施の形態におけるマスタプロトコル整合部401の構成例を示す図である。このマスタプロトコル整合部401は、マスタリード整合部410と、マスタライト整合部450とを備えている。マスタリード整合部410およびマスタライト整合部450には、共通のマスタ切断信号409が入力される。
図3は、AXIプロトコルにおけるリードアドレスチャンネルを構成する信号を示す図である。リードアドレスチャンネルは、リードアドレスをマスタ100からスレーブ200に伝達するためのチャンネルである。このリードアドレスチャンネルは、リードアドレス識別子、リードアドレス、バースト長、バーストサイズ、バーストタイプ、ロックタイプ、キャッシュタイプ、プロテクションタイプ、リードアドレスバリッド、リードアドレスレディの各信号からなる。これらの信号のうち、リードアドレスレディのみがスレーブ200からの信号であり、これ以外はマスタ100からの信号である。
図8は、本発明の第1の実施の形態におけるマスタリード整合部410の構成例を示す図である。このマスタリード整合部410は、マルチプレクサ411および412と、リセット優先SRフリップフロップ421と、論理和ゲート422とを備える。
リードアドレスチャンネルにおいて、リードアドレスバリッドS_ARVALID信号はマルチプレクサ411による切替対象となるが、他の信号については透過的でありそのまま信号が通過するようになっている。なお、この図ではリードアドレスバリッドARVALID信号およびリードアドレスレディARREADY信号以外の信号を総称してAR*と表している。
図10は、本発明の第1の実施の形態におけるマスタライト整合部450の構成例を示す図である。このマスタライト整合部450は、マルチプレクサ451乃至454と、FIFO601と、論理積ゲート461乃至466と、リセット優先SRフリップフロップ471と、論理和ゲート472と、カウンタ481と、比較器482とを備える。
図12は、本発明の第1の実施の形態におけるスレーブプロトコル整合部501の構成例を示す図である。このスレーブプロトコル整合部501は、スレーブリード整合部510と、スレーブライト整合部550とを備えている。スレーブリード整合部510およびスレーブライト整合部550には、共通のスレーブ切断信号509が入力される。
図13は、本発明の第1の実施の形態におけるスレーブリード整合部510の構成例を示す図である。このスレーブリード整合部510は、マルチプレクサ511乃至513と、論理積ゲート521乃至526と、FIFO602と、カウンタ531と、比較器532とを備える。
マスタ切断信号が非切断を示している場合について説明する。リードアドレスバリッドARVALID信号およびリードアドレスレディARREADY信号以外のリードアドレスチャネルの信号AR*については透過的でありそのまま信号が通過するようになっている。転送成立時、すなわちARVALID信号およびARREADY信号がともにアサートされた時には、FIFO602にリードアドレス識別子S_ARIDおよびバースト長S_AWLENが取り込まれる。FIFO602に空きエントリが無くなると、論理積ゲート521および523によりリードアドレスレディS_ARREADY信号およびリードアドレスバリッドM_ARVALID信号がともに「0」にデアサートされる。これにより、FIFO602に空きエントリができるまでリードアドレスチャンネル転送成立が抑止される。また、このリードアドレスチャンネルにおいて、リードアドレス識別子M_ARIDは固定値とされるか、もしくは、識別子自体が削除される。これにより、リードアドレス信号AR*に対するリードデータ信号R*は順序不変(in-order)となる。
図15は、本発明の第1の実施の形態におけるスレーブライト整合部550の構成例を示す図である。このスレーブライト整合部550は、マルチプレクサ551乃至554と、論理積ゲート561乃至566と、FIFO603とを備える。
ここでは、前提として、AXIプロトコルで規定されるライトデータインターリーブデプス(write data interleaving depth)は「1」であるものとする。これは、ライトアドレス発行順序とライトデータ発行順序が等しいことを意味する。
[バスシステムの全体構成]
図16は、本発明の第2の実施の形態におけるバスシステムの全体構成例を示す図である。このバスシステムは、基本的な構成は第1の実施の形態と同様であるが、インターコネクト300、マスタ切断ブリッジ400およびスレーブ切断ブリッジ500が常時通電領域30となっている点が異なる。すなわち、この常時通電領域30内にあるインターコネクト300、マスタ切断ブリッジ400およびスレーブ切断ブリッジ500は、バスシステム全体が稼動している間は電源が切断されることはない、と想定する。これに対し、常時通電領域30内にないマスタ100およびスレーブ200は、それぞれ個別に電源が供給され、バスシステムが稼動中であっても単体で電源のオンまたはオフが可能である、と想定する。
図17は、本発明の第2の実施の形態におけるマスタ切断ブリッジ400の構成例を示す図である。この第2の実施の形態におけるマスタ切断ブリッジ400は、マスタプロトコル整合部401に加えて、信号クランプ部402を備える。
図18は、本発明の第2の実施の形態におけるスレーブ切断ブリッジ500の構成例を示す図である。この第2の実施の形態におけるスレーブ切断ブリッジ500は、スレーブプロトコル整合部501に加えて、信号クランプ部502を備える。
図19は、本発明の第2の実施の形態における信号クランプ部402および502に用いられるクランプ回路の構成例を示す図である。同図(a)はハイクランプ回路710の例であり、同図(b)はロークランプ回路720の例である。何れの回路を用いるかは、マスタプロトコル整合部401またはスレーブプロトコル整合部501の想定する信号レベルに依存する。マスタ100またはスレーブ200の電源がオフ状態となった際に各信号が非アクティブな状態となるように設定することが望ましい。例えば、リードアドレスチャンネルであれば、マスタ100の電源がオフ状態となった際にリードアドレスバリッドARVALIDが「0」にデアサートされるように構成する。
100 マスタ
200 スレーブ
300 インターコネクト
400 マスタ切断ブリッジ
401 マスタプロトコル整合部
402 信号クランプ部
409 マスタ切断信号
410 マスタリード整合部
450 マスタライト整合部
500 スレーブ切断ブリッジ
501 スレーブプロトコル整合部
502 信号クランプ部
509 スレーブ切断信号
510 スレーブリード整合部
550 スレーブライト整合部
710 ハイクランプ回路
720 ロークランプ回路
Claims (10)
- 所定のプロトコルによりやりとりを行う第1および第2の接続機器と、
前記第1および第2の接続機器同士を接続するバスと、
前記第1の接続機器とバスとの間に挿入されて、前記第1の接続機器の切断指示を受けると、前記第1の接続機器に代わって前記第2の接続機器との間の前記所定のプロトコル上のやりとりを行うブリッジと
を備えるバスシステム。 - 前記第1の接続機器は前記第2の接続機器との転送を主導する接続機器であり、
前記第2の接続機器は前記第1の接続機器との転送に対して受動的に動作する接続機器である
請求項1記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けると、前記第1の接続機器からのリードアドレスの発行を停止するとともに前記第2の接続機器からのリードデータの受信を許容する
請求項2記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けると、前記第1の接続機器からのライトアドレスの発行を停止するとともに前記第2の接続機器からのライトレスポンスの受信を許容する
請求項2記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けた際に前記第1の接続機器からのライトアドレスの発行を停止した場合であってもバースト転送中のライトデータは当該バースト転送の終了まで発行する
請求項4記載のバスシステム。 - 前記第2の接続機器は前記第1の接続機器との転送を主導する接続機器であり、
前記第1の接続機器は前記第2の接続機器との転送に対して受動的に動作する接続機器である
請求項1記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けると、前記第2の接続機器からのリードアドレスの受信を許容するとともにエラー情報を示す固定値を前記第2の接続機器に返送する
請求項6記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けると、前記第2の接続機器からのライトアドレスの受信を許容するとともにエラー情報を示す固定値を前記第2の接続機器に返送する
請求項6記載のバスシステム。 - 前記ブリッジは、前記第1の接続機器の切断指示を受けると、前記第1の接続機器からの信号を所定のレベルにクランプする
請求項1記載のバスシステム。 - 所定のプロトコルによりやりとりを行う第1および第2の接続機器と、前記第1および第2の接続機器同士を接続するバスとを備えるバスシステムにおいて
前記第1の接続機器とバスとの間に挿入されて、前記第1の接続機器の切断指示を受けると、前記第1の接続機器に代わって前記第2の接続機器との間の前記所定のプロトコル上のやりとりを行うブリッジ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010183762A JP5617429B2 (ja) | 2010-08-19 | 2010-08-19 | バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 |
US13/067,596 US8762616B2 (en) | 2010-08-19 | 2011-06-13 | Bus system and bridge circuit connecting bus system and connection apparatus |
CN201110240431.1A CN102375797B (zh) | 2010-08-19 | 2011-08-19 | 总线系统以及连接总线系统和连接设备的桥接器电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010183762A JP5617429B2 (ja) | 2010-08-19 | 2010-08-19 | バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012043171A true JP2012043171A (ja) | 2012-03-01 |
JP5617429B2 JP5617429B2 (ja) | 2014-11-05 |
Family
ID=45594958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010183762A Expired - Fee Related JP5617429B2 (ja) | 2010-08-19 | 2010-08-19 | バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8762616B2 (ja) |
JP (1) | JP5617429B2 (ja) |
CN (1) | CN102375797B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015524122A (ja) * | 2013-05-20 | 2015-08-20 | 華為技術有限公司Huawei Technologies Co.,Ltd. | ピーシーアイエクスプレスのエンドポイントデバイスにアクセスするための方法、コンピューターシステム、および、装置 |
JP2016197316A (ja) * | 2015-04-03 | 2016-11-24 | ファナック株式会社 | インタロックバスとスプリットバスを接続するブリッジ回路を備えたバスシステム |
JP7476640B2 (ja) | 2020-04-17 | 2024-05-01 | 株式会社リコー | 情報処理装置、インタフェース制御回路および情報処理装置の制御方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101855399B1 (ko) * | 2011-03-24 | 2018-05-09 | 삼성전자주식회사 | 데이터 트래픽을 개선한 SoC 및 이의 동작 방법 |
US8583844B2 (en) * | 2011-05-31 | 2013-11-12 | Lsi Corporation | System and method for optimizing slave transaction ID width based on sparse connection in multilayer multilevel interconnect system-on-chip architecture |
US9003093B2 (en) * | 2012-09-07 | 2015-04-07 | Mckesson Financial Holdings | Connector apparatus and associated method for bridging data between data sources and data targets |
US9665382B2 (en) | 2012-09-12 | 2017-05-30 | Change Healthcare Llc | Method and apparatus for providing a cross-device macro framework |
FR3003054B1 (fr) * | 2013-03-06 | 2016-08-19 | Sagem Defense Securite | Procede et dispositif de filtrage de transactions pour systeme sur puce |
US9465766B1 (en) * | 2013-10-29 | 2016-10-11 | Xilinx, Inc. | Isolation interface for master-slave communication protocols |
US9489009B2 (en) * | 2014-02-20 | 2016-11-08 | Samsung Electronics Co., Ltd. | System on chip, bus interface and method of operating the same |
US9818196B2 (en) * | 2014-03-31 | 2017-11-14 | Xiaomi Inc. | Method and device for positioning and navigating |
US9858229B2 (en) | 2014-09-30 | 2018-01-02 | International Business Machines Corporation | Data access protection for computer systems |
US11321268B2 (en) * | 2014-10-31 | 2022-05-03 | Texas Instruments Incorporated | Multicore bus architecture with wire reduction and physical congestion minimization via shared transaction channels |
US10042692B1 (en) * | 2015-09-29 | 2018-08-07 | Xilinx, Inc. | Circuit arrangement with transaction timeout detection |
JP6707936B2 (ja) * | 2016-03-24 | 2020-06-10 | 日本電気株式会社 | ブリッジ接続装置、通信制御システム、方法及びプログラム |
CN110659236B (zh) * | 2019-09-24 | 2023-04-07 | 山东华芯半导体有限公司 | 可自主回复写应答的axi总线传输装置 |
CN110704351A (zh) * | 2019-09-24 | 2020-01-17 | 山东华芯半导体有限公司 | 基于axi总线的主机设备数据传输扩展方法 |
US11645155B2 (en) | 2021-02-22 | 2023-05-09 | Nxp B.V. | Safe-stating a system interconnect within a data processing system |
CN113254368B (zh) * | 2021-07-15 | 2021-10-15 | 苏州浪潮智能科技有限公司 | 从axi总线到opb总线的数据写入方法及读取方法 |
CN116488957B (zh) * | 2023-04-25 | 2023-10-20 | 南京金阵微电子技术有限公司 | 信号处理方法、系统及桥接器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036723A (ja) * | 1989-06-05 | 1991-01-14 | Fujitsu Ltd | バス制御方式 |
JPH11212687A (ja) * | 1998-01-26 | 1999-08-06 | Fujitsu Ltd | バス制御装置 |
JP2003288278A (ja) * | 2002-01-25 | 2003-10-10 | Oki Electric Ind Co Ltd | マイクロコントローラ |
JP2008250632A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | データ処理システム |
JP2011095978A (ja) * | 2009-10-29 | 2011-05-12 | Renesas Electronics Corp | バスシステム及びバス制御方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0821015B2 (ja) * | 1992-01-20 | 1996-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータならびにそのシステム再構成化装置および方法 |
US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
US6141711A (en) * | 1996-12-19 | 2000-10-31 | National Semiconductor Corporation | Method and apparatus to enable insertion/ejection of a device in a computer system while maintaining operation of the computer system and application software |
US6170030B1 (en) * | 1998-01-23 | 2001-01-02 | Intel Corporation | Method and apparatus for restreaming data that has been queued in a bus bridging device |
US6185642B1 (en) * | 1998-07-15 | 2001-02-06 | International Business Machines Corporation | Bus for high frequency operation with backward compatibility and hot-plug ability |
US6330630B1 (en) * | 1999-03-12 | 2001-12-11 | Intel Corporation | Computer system having improved data transfer across a bus bridge |
US6715023B1 (en) * | 1999-09-23 | 2004-03-30 | Altera Corporation | PCI bus switch architecture |
US6574695B1 (en) * | 2000-01-06 | 2003-06-03 | Sun Microsystems, Inc. | System and method for providing hot swap capability using existing circuits and drivers with minimal changes |
JP2001345827A (ja) * | 2000-06-02 | 2001-12-14 | Minolta Co Ltd | インターフェース装置、これを有するノード、インターフェースシステム、バスリセットの制御方法およびバスリセットの制御プログラムを記録したコンピュータ読み取り可能な記録媒体 |
JP2002269033A (ja) | 2001-03-09 | 2002-09-20 | Toshiba Corp | リトライ制御機能を有するアービタを用いたバスシステムおよびシステムlsi |
US20030023410A1 (en) * | 2001-07-20 | 2003-01-30 | Roth Eric Scott | Method and apparatus for flushing of a device cache and suspending/shutting-down the device |
US6766386B2 (en) * | 2001-08-28 | 2004-07-20 | Broadcom Corporation | Method and interface for improved efficiency in performing bus-to-bus read data transfers |
US6981173B2 (en) * | 2001-09-28 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Redundant memory sequence and fault isolation |
US6754737B2 (en) * | 2001-12-24 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Method and apparatus to allow dynamic variation of ordering enforcement between transactions in a strongly ordered computer interconnect |
US6968416B2 (en) * | 2002-02-15 | 2005-11-22 | International Business Machines Corporation | Method, system, and program for processing transaction requests during a pendency of a delayed read request in a system including a bus, a target device and devices capable of accessing the target device over the bus |
US7007181B2 (en) * | 2002-04-23 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Microcontroller |
US7234014B2 (en) * | 2004-01-14 | 2007-06-19 | International Business Machines Corporation | Seamless user interactions for portable storage devices |
US7802043B2 (en) * | 2005-12-09 | 2010-09-21 | Maxim Integrated Products, Inc. | Methods and apparatus for adding an autonomous controller to an existing architecture |
US7594043B2 (en) * | 2006-01-27 | 2009-09-22 | Apple Inc. | Reducing dismount time for mass storage class devices |
US7834867B2 (en) * | 2006-04-11 | 2010-11-16 | Microvision, Inc. | Integrated photonics module and devices using integrated photonics modules |
US8380905B2 (en) * | 2010-05-21 | 2013-02-19 | National Semiconductor Corporation | Isolated communication bus and related protocol |
-
2010
- 2010-08-19 JP JP2010183762A patent/JP5617429B2/ja not_active Expired - Fee Related
-
2011
- 2011-06-13 US US13/067,596 patent/US8762616B2/en not_active Expired - Fee Related
- 2011-08-19 CN CN201110240431.1A patent/CN102375797B/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036723A (ja) * | 1989-06-05 | 1991-01-14 | Fujitsu Ltd | バス制御方式 |
JPH11212687A (ja) * | 1998-01-26 | 1999-08-06 | Fujitsu Ltd | バス制御装置 |
JP2003288278A (ja) * | 2002-01-25 | 2003-10-10 | Oki Electric Ind Co Ltd | マイクロコントローラ |
JP2008250632A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | データ処理システム |
JP2011095978A (ja) * | 2009-10-29 | 2011-05-12 | Renesas Electronics Corp | バスシステム及びバス制御方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015524122A (ja) * | 2013-05-20 | 2015-08-20 | 華為技術有限公司Huawei Technologies Co.,Ltd. | ピーシーアイエクスプレスのエンドポイントデバイスにアクセスするための方法、コンピューターシステム、および、装置 |
US9323635B2 (en) | 2013-05-20 | 2016-04-26 | Huawei Technologies Co., Ltd. | Method, computer system, and apparatus for accessing peripheral component interconnect express endpoint device |
US9384110B2 (en) | 2013-05-20 | 2016-07-05 | Huawei Technologies Co., Ltd. | Method, computer system, and apparatus for accessing peripheral component interconnect express endpoint device |
JP2016197316A (ja) * | 2015-04-03 | 2016-11-24 | ファナック株式会社 | インタロックバスとスプリットバスを接続するブリッジ回路を備えたバスシステム |
JP7476640B2 (ja) | 2020-04-17 | 2024-05-01 | 株式会社リコー | 情報処理装置、インタフェース制御回路および情報処理装置の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5617429B2 (ja) | 2014-11-05 |
US20120047306A1 (en) | 2012-02-23 |
CN102375797B (zh) | 2015-12-02 |
US8762616B2 (en) | 2014-06-24 |
CN102375797A (zh) | 2012-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5617429B2 (ja) | バスシステムおよびバスシステムと接続機器とを接続するブリッジ回路 | |
JP4499420B2 (ja) | スーパーチャージメッセージ交換装置 | |
US6161160A (en) | Network interface device architecture for storing transmit and receive data in a random access buffer memory across independent clock domains | |
TWI239187B (en) | System and method for managing and validating remote keys which correspond to outstanding data transactions | |
JP2802043B2 (ja) | クロック故障検出回路 | |
JP5459807B2 (ja) | マルチプロセッサデータ処理システムにおけるデバッグシグナリング | |
US5919254A (en) | Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system | |
US20070011387A1 (en) | Flexible width data protocol | |
US20040024946A1 (en) | Scalable on chip network | |
JP3807250B2 (ja) | クラスタシステム、コンピュータ及びプログラム | |
US20040019730A1 (en) | On chip network with independent logical and physical layers | |
JPH0775016B2 (ja) | データ処理システム及びデータ通信バス・システム | |
JP2004185639A (ja) | マルチ幅のメモリ・サブシステムをサポートするための方法 | |
WO2015169054A1 (zh) | 一种实现数据一致性的方法、装置及计算机存储介质 | |
JP2012073851A (ja) | バスシステムおよびそのデッドロック回避回路 | |
JP2006244258A (ja) | シリアルコネクトバスを使用したコンピュータシステム及び複数cpuユニットのシリアルコネクトバスによる接続方法 | |
KR20120040535A (ko) | 버스 시스템 및 그것의 동작 방법 | |
JP2012252490A (ja) | マルチプロセッサおよびそれを用いた画像処理システム | |
WO2017101080A1 (zh) | 处理写请求的方法、处理器和计算机 | |
US7532636B2 (en) | High bus bandwidth transfer using split data bus | |
US20040044877A1 (en) | Computer node to mesh interface for highly scalable parallel processing system | |
US10489315B2 (en) | Dynamic adaptation of direct memory transfer in a data processing system with mismatched data-bus widths | |
EP1746497B1 (en) | Apparatus and method for sparse line write transactions | |
JPS621057A (ja) | 転送制御装置 | |
CN116303207A (zh) | 一种总线传输方法、装置、设备及存储介质 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140819 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140901 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5617429 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |