JP2012037310A

JP2012037310A - 半導体集積回路の故障解析装置及び故障解析方法

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Publication number: JP2012037310A
Application number: JP2010176079A
Authority: JP
Inventors: Hiroshi Sumitomo; 洋志住友
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-08-05
Filing date: 2010-08-05
Publication date: 2012-02-23

Abstract

【課題】故障箇所の絞り込みが困難である高抵抗故障を比較的容易に特定することができる半導体集積回路の故障解析装置及び故障解析方法を提供する。
【解決手段】解析対象とする半導体集積回路８０１の特定の素子に対してレーザーを照射して特定の素子を加熱するレーザー照射装置１０２と、レーザーの照射と同期して半導体集積回路の入力端子にテストパターンを印加するテストパターンジェネレータ１０１と、テストパターンジェネレータが半導体集積回路の入力端子に印加するテストパターンに同期して半導体集積回路に過渡的に流れる電源電流を検出する過渡電源電流検出装置１０３と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路の故障解析装置及び故障解析方法に関する。特に、高抵抗故障などの遅延故障の原因となる箇所を特定する故障解析装置及び故障解析方法に関する。

半導体集積回路の回路規模が大きくなるにつれてその故障解析も困難になって来ている。特に本来低抵抗で接続されているべき配線ネットの一部が高抵抗になっている高抵抗故障などの遅延故障は、発見が困難である。高抵抗故障は、配線の一部が断線しているにもかかわらず、通常の動作時には、その断線箇所の寄生容量によりあたかも断線がないように動作してしまい、特定の使用条件化のみで機能不良となる場合もある。

遅延故障を含む半導体集積回路の故障解析には、一般に、（１）テスタ調査段階、（２）テスタリンク解析段階、（３）外観観察段階、（４）原因分析段階の４段階の解析段階を経て故障箇所を絞り込み、故障原因を解明する。

（１）テスタ調査段階の調査は、ＬＳＩテスタによる調査結果を元にして故障モードと故障箇所を絞り込む。（２）テスタリンク解析段階は、（１）のテスタ調査段階で絞り込んだ故障をさらに故障解析装置を用いて故障箇所を絞り込む。（３）の外観観察段階は、破壊解析を実施して、故障箇所の外観観察を実施する。さらに、（４）原因分析段階によって、断面観察、元素分析を実施して、故障原因を特定する。

（１）テスタ調査段階でＬＳＩテスタでの調査によって絞り込める故障モードとは、テスタ調査結果の特徴から、配線短絡故障、配線高抵抗による遅延故障、ゲート絶縁膜破壊故障などに分類できる故障の種類のことである。故障モードによって、故障箇所の絞り込みに適用する解析装置および解析方法は決まる。また、ＬＳＩテスタでの調査によって絞り込める故障箇所とは、テスタ調査結果を故障診断用ソフトウェアで処理して、配線やトランジスタをレイアウト座標上で推定した故障箇所のことである。

（３）外観観察段階以降では、故障のモードと故障箇所の絞込みの推定にしたがって作業を進めるので、想定した作業時間以内に完了する。また、（３）の外観観測段階まで進むと故障箇所が下層に存在する場合には、上層配線等を除去して外観観測を行うので、（１）のテスタ調査段階や（２）のテストリンク解析段階に戻ることができない。（２）のテストリンク解析段階で故障箇所が絞り込めていないまま、（３）の外観観測段階に進むと、結局そのサンプルの原因が解明できず、そのサンプル不良原因については迷宮入りとなる可能性もある。したがって、（１）テスタ調査段階と（２）テスタリンク解析段階で、できるだけ正確に故障モードと故障箇所の絞込みを行うことが故障解析の技術上重要である。

また、（１）テスタ調査段階で故障モードと故障箇所の推定ができない場合には、（１）テスタ調査段階で故障モードと故障箇所の絞込みができている故障品の解析と比較して、解析に要する時間が長大化する場合がある。（２）テスタリンク解析段階でどの故障解析装置を用いて故障箇所を絞り込むべきかが判定できない場合には、故障モードと故障解析装置が合致するまで解析装置を変更するか、または故障モードに不適切な故障解析装置での解析を強行するために、余分な解析時間を要するからである。したがって、（１）テスタ調査段階での正確な故障モードの推定と、高精度な故障箇所絞り込みの有無が解析時間の短縮に大きく影響する。（１）テスタ調査段階で故障モードを特定する手法として、ＩＤＤＱ（静的電源電流、ｑｕｉｅｓｃｅｎｔｐｏｗｅｒｓｕｐｐｌｙｃｕｒｒｅｎｔ）測定とｓｈｍｏｏプロット計測を用いることが知られている。

はじめにＩＤＤＱ測定について説明する。ＩＤＤＱ測定は電源電流から故障を検出する手法である。ＩＤＤＱ測定による故障検出の原理を以下で説明する。ごく微弱なリーク電流を除き、ＣＭＯＳ半導体集積回路では定常状態では電源電流が流れない。したがって故障を検出したテストパターンの各アドレスでの静止状態で電源線に流れる異常電流を観測することによって、回路内部のショート故障の有無を検出できる。ＩＤＤＱ測定結果と診断ソフトウェアを組み合わせて故障候補箇所を絞り込む解析方法は既に確立されており、その解析手法を用いることによって解析に要する時間を短縮できる。

次にｓｈｍｏｏプロット計測について説明する。ｓｈｍｏｏプロットとは、電源電圧と動作周波数といった相関のあるパラメータを２軸とし、対象となる半導体集積回路の動作の検証した結果を正常と異常をプロットしたグラフである。ロジック回路の故障モードを推定する場合には、ロジック回路に印加する電源電圧とそのテスト動作速度を規定するクロック周期を２軸パラメータと設定したテスト条件でのパス／フェイルの計測結果をプロットする。信号配線内に高抵抗箇所があるために生じる遅延故障サンプルでは、正常サンプルと比較して低電圧かつ高速動作テスト条件でパスする領域が減少することから、配線内に高抵抗箇所がある故障と判明する。配線の高抵抗箇所を絞り込める故障診断ソフトウェアは無い。ｓｈｍｏｏプロット計測によって故障モードが判明した場合は、テスタリンク解析段階に進み、配線の高抵抗故障箇所の絞込みに適した故障解析装置と方法で故障箇所を絞り込む。

図８は、従来の高抵抗故障箇所を絞り込むテストリンク故障解析装置の構成を示すブロック図である。この故障解析装置７００は、被試験半導体集積回路８０１の入力端子に２つ以上のテストパターン列（２アドレス以上のテストパターン）を入力するＬＳＩテスタ７０１と、半導体集積回路８０１の故障候補箇所が存在する領域にレーザーを照射して反射パターン像を取得する機能とレーザー照射によって局所加熱を実現する機能とを有する走査型レーザー顕微鏡７０２と、パターン像とＰＡＳＳ／ＦＡＩＬ切り替わりマップの重ねあわせを実現する画像処理装置７０４と、重ねあわせ画像を表示して高抵抗箇所を示すディスプレイ７０５からなる。上記ＬＳＩテスタ７０１は、通常のＬＳＩテスタとして保有する機能以外に、上記テストパターン系列を入力したときに被試験半導体集積回路８０１の外部出力に到達した信号からテスト結果を判定し、上記半導体集積回路８０１が異常を示すか否かを決定するＰＡＳＳ／ＦＡＩＬを判定して画像処理装置７０４に転送する機能を備えている。

次に故障解析装置７００の動作について説明する。はじめに故障解析装置７００で半導体集積回路８０１をテストするマージナルなテスト条件について定義する。配線内に高抵抗が存在する故障した半導体集積回路においては、測定温度のみを上昇させた測定条件でｓｈｍｏｏプロットを計測すると、ＰＡＳＳ／ＦＡＩＬ領域が変化する。配線の高抵抗故障の温度特性によって、室温ではＰＡＳＳしていたテスト条件でも高温で測定するとＦＡＩＬしたり、逆に室温ではＦＡＩＬしていたテスト条件でも高温で測定するとＰＡＳＳしたりする。このようなテスト条件をマージナルなテスト条件と定義する。ＬＳＩテスタ７０１は、故障半導体集積回路８０１をマージナルなテスト条件で駆動する。その際、走査型レーザー顕微鏡７０２は、一回のテスト毎に各走査ポイントでのＰＡＳＳ／ＦＡＩＬ信号を取得できるように、ＬＳＩテスタのテストと同期してレーザー照射領域を走査させる。動作速度に対してマージナルな特性を示す故障品では、走査ポイント毎に各テストパターンのＰＡＳＳ／ＦＡＩＬ結果をマッピングすると、高抵抗故障箇所を含む領域にレーザーが照射された場合にのみ、ＰＡＳＳからＦＡＩＬへ、あるいはＦＡＩＬからＰＡＳＳへ切り替わる。レーザー反射パターン像と各走査領域でのＰＡＳＳ／ＦＡＩＬ信号のマップを画像処理装置７０４で重ね合わせてディスプレイ７０５に画像を表示させて高抵抗故障箇所を絞り込む。

また、（１）テスタ調査段階で、半導体集積回路の内部回路がテストパターンに同期して動作したときに流れる電源電流である過渡電源電流ＩＤＤＴ（ｔｒａｎｓｉｅｎｔｐｏｗｅｒｓｕｐｐｌｙｃｕｒｒｅｎｔ）と故障シミュレーションとを用いて評価する故障解析方法、故障解析装置が特許文献１に記載されている。図９は、特許文献１に記載の従来の故障解析装置の構成を示すブロック図である。

この故障解析装置９００は、被試験半導体集積回路ＤＵＴの入力端子に２つ以上のテストパターンからなるテストパターン系列を入力するテストパターン系列入力手段９０１と、上記テストパターン系列を入力したときに発生する被試験半導体集積回路ＤＵＴの過渡電源電流を測定し、上記過渡電源電流が異常を示すか否かを決定する過渡電源電流試験手段９０２と、上記被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示す複数のテストパターン系列を格納しておく異常パターン系列記憶手段９０３と、上記被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示さない複数のテストパターン系列を格納しておく正常パターン系列記憶手段９０４と、上記異常パターン系列記憶手段９０３および上記正常パターン系列記憶手段９０４に格納された各テストパターン系列に対し故障シミュレーションを行ない、上記テストパターン系列とそのテストパターン系列にて検出される故障推定箇所のリストを作成する故障箇所リスト生成手段９０５と、上記故障箇所リスト生成手段９０５から得られた１以上の故障推定箇所リストをもとに上記被試験半導体集積回路ＤＵＴ内部の故障箇所を推定する故障箇所推定手段９０６と、によって構成されている。

この装置では、ＩＤＤＴ異常パターン系列と正常パターン系列の比較結果を故障シミュレーションに適用して故障候補を抽出し、更にその故障候補を絞り込むためにパターンを作成してテストし、そのパターンでのＩＤＤＴ異常パターン系列と正常パターン系列の比較結果を故障シミュレーションに適用して故障候補を更に絞り込むよう動作する。

特開２００６−３３７３７７号公報

以下の分析は本発明により与えられる。図８を用いて説明した第１の従来の技術である
故障解析装置７００では、マージナルなテスト条件での故障状態と正常状態の再現が困難なため、故障解析が実施できない場合がある。具体的には、故障解析を実施する際のテスタリンクでは、ＬＳＩテスタ７０１とＤＵＴボード上の半導体集積回路８０１との間を信号ケーブルで接続している。その信号ケーブルによって生じる伝播の遅延が原因となり、微小な高抵抗故障品の解析に必要なクロック信号の高速印加が実現できなくなる。そのために故障状態の再現が不可能になる場合がある。また、故障解析装置７００では、テスト結果を半導体集積回路の外部端子まで出力しなければ、テスト結果を判定することができない。単に全体の機能のＰＡＳＳ／ＦＡＩＬを判定するだけでなく、故障箇所を絞り込まなければならないため、特にテスト結果について順序回路を介して出力する場合には、テストパターンも膨大な長さになり、テスト時間も長くなる。

一方、特許文献１に記載の過渡電源電流を試験する場合には、テスト結果を外部端子まで出力しなくとも電源電流により故障が存在するか否かが推定できる利点がある。しかし、故障箇所を絞り込むには、半導体集積回路内部のそれぞれ一部の回路が動作し、他の回路が動作しない組み合わせの多数のテストパターン系列を用いて、それぞれ過渡電流が異常であるか正常であるかを試験し、その多数のテストパターン系列を用いてテストした結果と、故障シミュレーションの結果により、故障箇所を絞り込まなければならない。また、複数のインバータが直列に接続されている回路など常に同時に変化するゲートや配線では、どのようなテストパターンを作成しても、故障箇所をそれ以上絞り込むことはできない。

本発明の第１の側面による半導体集積回路の故障解析装置は、解析対象とする半導体集積回路の特定の素子に対してレーザーを照射して前記特定の素子を加熱するレーザー照射装置と、前記レーザーの照射と同期して前記半導体集積回路の入力端子にテストパターンを印加するテストパターンジェネレータと、前記テストパターンジェネレータが前記半導体集積回路の入力端子に印加するテストパターンに同期して前記半導体集積回路に過渡的に流れる電源電流を検出する過渡電源電流検出装置と、を備える。

本発明の第２の側面による半導体集積回路の故障解析方法は、半導体集積回路の入力端子からテストパターンを印加してテストパターンに同期して前記半導体集積回路の電源に過渡的に流れる過渡電源電流を測定し、前記半導体集積回路内の素子であって、前記テストパターンを印加したときに状態の変化する特定の素子に対して局所的に加熱し、前記特定の素子を加熱した状態でテストパターンを印加したときの前記過渡電源電流プロファイルと、前記特定の素子を加熱しない状態で前記テストパターンを印加したときの前記過渡電源電流プロファイルと、から、前記特定の素子に故障が存在するか否かを推定する。

本発明によれば、半導体集積回路に含まれる素子のうち、特定の素子を加熱した状態で過渡電源電流を測定することにより、当該特定の素子に故障があるか否かを推定することができる。特に当該特定の素子に故障がある場合には、特定の素子を加熱するか否かによって、過渡電源電流プロファイルが変化することから特定の素子に故障があることが推認できる。

本発明の実施例１による半導体集積回路の特定の素子を加熱して過渡電源電流（ＩＤＤＴ）を検出する故障解析装置の構成を示すブロック図である。実施例１による特定の素子に対する加熱の有無による過渡電源電流（ＩＤＤＴ）の変化を検出する半導体集積回路の故障解析方法の処理手順を示す処理フローチャートである。実施例２による過渡電源電流（ＩＤＤＴ）を検出して半導体集積回路の高抵抗故障ネットを絞り込む過渡電源電流検出故障診断装置の構成を示すブロック図である。実施例２による過渡電源電流（ＩＤＤＴ）を検出して半導体集積回路の高抵抗故障ネットを絞り込む故障診断方法の処理手順を示す処理フローチャートである。（ａ）正常なインバータと、（ｂ）微小遅延の発生したインバータと、（ｃ）遅延故障が発生したインバータと、による出力信号波形の鈍りと過渡電源電流波形を示す。（ａ）は、各ネットに高抵抗故障が存在すると仮定した場合に期待される過渡電源電流のパス／フェイル判定パターンを示す図である。（ｂ）高抵抗故障を含む半導体集積回路の過渡電源電流を測定した場合のパス／フェイル判定パターンを示す図である。実施例３による特定素子に対する加熱過渡電源電流解析の処理の流れと、各工程で必要なデータ及び装置とを示す処理フローチャートである。従来の高抵抗故障箇所を絞り込むテストリンク故障解析装置の構成を示すブロック図である。特許文献１に記載の従来の故障解析装置の構成を示すブロック図である。（ａ）故障解析の対象とする回路の一例を示す回路図と、（ｂ）そのテストパターンの一例を示す図である。

本発明の実施例について詳細に説明する前に、実施形態の概要について説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

一例として図１に示すように、本発明の一実施形態の半導体集積回路の故障解析装置１００は、解析対象とする半導体集積回路８０１の特定の素子に対してレーザーを照射して特定の素子を加熱するレーザー照射装置１０２と、レーザーの照射と同期して半導体集積回路８０１の入力端子にテストパターンを印加するテストパターンジェネレータ（ＬＳＩテスタ１０１の機能の一部）と、テストパターンジェネレータが半導体集積回路８０１の入力端子に印加するテストパターンに同期して前記半導体集積回路に過渡的に流れる電源電流を検出する過渡電源電流検出装置１０３と、を備える。たとえば、図１０（ａ）のＮＡＮＤゲートＤ１の出力ノードから出力端子Ｃまでは常に同時に動作するので、パスＰＣのどの素子（コンタクト、配線等）に故障があるのか過渡電源電流からでは、絞り込むことができない。上記故障解析装置１００によれば、パスＰＣ上の任意の素子（配線、コンタクト、ゲート等）を加熱しながら過渡電源電流を検出することにより、パスＰＣのうち、どの部分に高抵抗箇所があるのか推定することができる。

また、本発明の一実施形態の半導体集積回路の故障解析方法では、半導体集積回路８０１の入力端子からテストパターンを印加してテストパターンに同期して半導体集積回路の電源に過渡的に流れる過渡電源電流を測定し、半導体集積回路内の素子であって、テストパターンを印加したときに状態の変化する特定の素子に対して局所的に加熱し、特定の素子を加熱した状態でテストパターンを印加したときの過渡電源電流プロファイルと、特定の素子を加熱しない状態で前記テストパターンを印加したときの過渡電源電流プロファイルと、から、特定の素子に故障が存在するか否かを推定する。図５に示すように、特定の素子を加熱することにより、特定の素子に故障が存在する場合の電流波形は、図５（ａ）から（ｂ）、さらに（ｃ）へと変化したり、図５（ｃ）から（ｂ）、さらに（ａ）へと変化することが考えられる。図８を用いて説明した第１の従来技術のように出力端子から出力されるデータにより遅延故障の有無を判断する場合には、図５（ｂ）の微小遅延故障を故障として検出することは困難であり、図５（ｃ）の遅延故障にまで至らないと故障の判定が出来ない場合が多かった。この実施形態では、加熱により図５（ａ）と図５（ｂ）の間で状態が遷移するだけでも微小遅延故障を故障として検出することが可能である。

以下、本発明について実施例に基づいて、さらに詳しく説明する。

図１は、実施例１による半導体集積回路の特定の素子を加熱して過渡電源電流（ＩＤＤＴ）を検出する故障解析装置の構成を示すブロック図である。図１の故障解析装置１００は、解析対象とする半導体集積回路８０１に対して、電源を供給し、半導体集積回路８０１の入力端子に入力テストパターンを与え、半導体集積回路８０１の出力端子から出力される出力信号をモニタするＬＳＩテスタ１０１を備えている。また、ＬＳＩテスタ１０１は、半導体集積回路８０１が静止状態のときの電流を検出する静止電源電流（ＩＤＤＱ）モニタ機能を備えている。

なお、図１に示すＬＳＩテスタ１０１は、最低限、半導体集積回路８０１の入力端子に入力テストパターンを与えることができるテストパターンジェネレータ１０１の機能を備えていればよい。半導体集積回路８０１に電源を供給する機能、半導体集積回路８０１の出力端子から出力される出力信号をモニタする機能、静止電源電流（ＩＤＤＱ）モニタ機能は、必須ではないが、そのような機能を備えていれば、故障解析を容易にすることができる。

走査型レーザー顕微鏡１０２は、半導体集積回路８０１の半導体素子形成面を走査し、半導体集積回路８０１のパターン像を取得すると共に、パターン像を取得する走査範囲内の故障候補となる半導体集積回路８０１の特定の素子に対してレーザーを照射し、特定の素子以外の半導体集積回路８０１の素子をできるだけ加熱しないように特定の素子だけを局所的に加熱する機能を備えている。なお、図１に示す走査型レーザー顕微鏡１０２は、好ましいレーザー照射装置の一例であり、解析対象とする半導体集積回路の特定の素子に対してレーザーを照射して特定の素子を加熱する機能を備えていれば、走査型レーザー顕微鏡以外のレーザー照射装置１０２を用いてもよい。

過渡電源電流検出装置１０３は、ＬＳＩテスタ１０１が半導体集積回路８０１に供給する電源電流のテストパターンに同期した過渡電源電流ＩＤＤＴのプロファイルを検出する機能を備えている。図５に示すように、インバータが動作する入力テストパターン（図５（ａ）〜（ｃ）に示すインバータ入力信号電圧の立ち上がり、または立下り）をＬＳＩテスタが半導体集積回路８０１に与えたとき、テストパターンに同期して流れる過渡電源電流のプロファイルを検出する。過渡電源電流のプロファイルは、図５（ａ）の正常なインバータの場合は、入力信号電圧の変化に同期して出力信号電圧は短い期間に立ち上がり、立ち下がりを行うので、電源電流も短い時間に過渡電流が流れるだけである。図５（ｂ）の微小遅延が発生したインバータでは、インバータの出力インピーダンスはやや高くなっているので、出力信号電圧は図５（ａ）の正常なインバータより鈍る。したがって、電源電流は入力信号電圧が立ち上がった、立ち下がった後もやや長い時間過渡電流が流れ続ける。さらに、図５（ｃ）の遅延故障が発生したインバータの場合には、出力信号電圧はさらに鈍り、過渡電源電流もより長い期間流れる。この図５（ｃ）の段階になると高速動作の試験において、機能的にも正常動作をしなくなる。

過渡電源電流検出装置１０３は、過渡電源電流のプロファイルを検出し、電源電流が図５（ａ）〜（ｃ）のどの状態であるか検出する。なお、過渡電源電流検出装置１０３の過渡電源電流の基準としては、たとえば、入力信号電圧が立ち上がって（立ち下がって）から一定時間後の電源電流の値によって判定してもよい。さらに、過渡電源電流検出装置１０３は、過渡電源電流モニタ信号の検出結果について、マップ像データとして出力する。なお、過渡電源電流検出装置１０３のグランドは、半導体集積回路８０１のグランド、ｌＳＩテスタのグランドと共通に接続されている。

画像処理装置１０４は、パターン像データにマップ像データを重ね合わせて表示するように表示データを「高抵抗箇所を表示するディスプレイ１０５」へ出力する。画像処理装置１０４により、マップ像データに含まれる高抵抗箇所は、パターン像データに含まれる半導体集積回路のパターンデータと重ね合わせられる。「高抵抗箇所を表示するディスプレイ１０５」はこの表示データを受けて、半導体集積回路のパターン像の中に過渡電源電流検出装置１０３が検出した高抵抗箇所を重ねて表示する。解析者は、このディスプレイを観測することにより、半導体集積回路に含まれる故障箇所として推定された箇所を認識することができる。

なお、上述したように、ＬＳＩテスタ１０１は、単にテストパターンを半導体集積回路の入力端子に与えるだけでなく、半導体集積回路８０１に電源を供給し、ＩＤＤＱをモニタし、半導体集積回路８０１の出力端子から出力される出力信号をモニタする機能を有することが望ましいが、上記機能は必須ではなく、最低限半導体集積回路の入力端子にテストパターンを印加するテストパターンジェネレータの機能を備えていればよい。

次に、実施例１の故障解析装置１００の動作について、故障解析の処理フローチャートである図２と、半導体集積回路の波形図である図５に基づいて説明する。

まず始めに、故障候補箇所のレイアウト位置からレーザーを走査するエリアを決定してレーザー反射パターン像を取得する（ステップＳ１１）。次に、走査エリア内の一箇所にレーザーを照射して特定のパターンアドレスでの過渡電源電流（ＩＤＤＴデータ）を測定する（ステップＳ１２）。次に異常ＩＤＤＴのピークを示す時間が加熱しない場合と加熱した場合で変化しているかどうかを判定する（ステップＳ１３）。次にレーザー走査範囲内に故障候補箇所の中で未照射箇所があるか判断する（ステップＳ１４）。ステップＳ１４で未照射箇所がある場合は、先のレーザー照射箇所に近接する未照射箇所にレーザー照射位置を変更し（ステップＳ１５）、ステップＳ１２に戻ってレーザーの照射とＩＤＤＴデータの取得を実行する。

ステップＳ１４でレーザー走査範囲内の故障候補経路について未照射箇所がない場合は、ステップＳ１６へと進む。ステップＳ１６では、走査エリア内の測定した全てのＩＤＤＴ測定データについて、加熱によって異常ＩＤＤＴのピーク時間のシフトがあったか否か、過渡電源電流のプロファイルに変化があったか否かを確認する。ステップＳ１６で異常ＩＤＤＴのピーク時間にシフトがあった場合は、故障箇所絞込みに成功したと判断し（ステップＳ１７）、異常ＩＤＤＴのピークのシフトの有無のマップと反射レーザーパターン像を重ね合わせて故障箇所を絞り込む（ステップＳ１８）。ステップＳ１６で異常ＩＤＤＴのピークのシフトがない場合は、レーザー照射を実施していない領域に故障候補経路があるかどうかを確認する（ステップＳ１９）。ステップＳ１９で故障候補経路がある場合は、その故障候補がある領域でステップＳ１１に戻ってレーザーの照射による加熱とＩＤＤＴデータの取得を実行する。ステップＳ１９で他に故障候補経路がない場合は、故障箇所絞込みに失敗したと判断し（ステップＳ２０）、同一テスト条件での故障解析を終了する。

ここでＳ１３の異常ＩＤＤＴのピークのシフトの判定方法について、インバータ回路内に高抵抗故障があった場合に、レーザー照射によって異常ＩＤＤＴのピークを示す時間が変化することを模式的に示した図５を用いて詳細に説明する。図５は、（ａ）正常なインバータ、（ｂ）微小遅延故障が発生したインバータ、（ｃ）遅延故障が発生したインバータ、それぞれについて、インバータの入力信号電圧、出力信号電圧、電源電流の波形を示す模式図である。

図５（ａ）の正常なインバータでは、入力信号電圧の変化に即応して出力信号電圧が変化し、出力論理が切り替わる際に過渡的に大きな電源電流が流れる時間も非常に短い。図５（ｂ）に示す微小遅延が発生したインバータでは、入力信号電圧の変化に遅れて出力信号電圧が変化し、出力論理が切り替わる際に過渡的に大きな電源電流が流れる時間も長くなる。この微小遅延が発生したインバータで、測定温度を上げて特性を測ると、高抵抗箇所の温度特性によって、図５（ｂ）に模式的に示した特性が、図５（ａ）の正常なインバータの特性にシフトしたり、図５（ｃ）のさらに高抵抗故障が存在するインバータの特性にシフトしたりする。

上記の温度変化をレーザー照射によって局所化して、インバータに過渡的に流れる電源電流の時間の長さの変化、またはピークを示す時間の中央値のずれをマッピングするとインバータ内の高抵抗故障箇所が絞り込める。

実施例１により、第１の従来技術として説明した故障解析装置７００（図８）の問題点である、マージナルなテスト条件での故障状態と正常状態の再現が困難なため故障解析が実施できないこと、が解決される理由について図５を用いて具体的に説明する。

第１の従来技術のＰＡＳＳ／ＦＡＩＬマップとパタン像を重ね合わせて高抵抗故障箇所を絞り込む故障解析では、遅延がその経路のＰＡＳＳ／ＦＡＩＬを判定する素子にまで到達する必要がある。そのため図５（ｂ）のような微小な遅延の場合には、ＰＡＳＳ／ＦＡＩＬを厳密に判定するために半導体集積回路を駆動するクロックを高速で動作させる必要がある。故障解析を実施するためには、ＬＳＩテスタと被疑半導体集積回路を接続したＤＵＴをケーブルで接続する必要があり、そのためクロック動作の上限値が２０ＭＨｚ程度に制約されてしまい、それ以上高速動作領域でＦＡＩＬする故障品の解析は実施できない問題がある。また、図５（ｂ）の微小遅延の場合は、特定の条件でのみＦＡＩＬと、それ以外の条件ではＰＡＳＳと判定される場合もあるが、ＰＡＳＳと判定される限り、故障は検出できない。すなわち、第１の従来技術では、機能として正常に動作している限り、図５（ａ）の正常なインバータと図５（ｂ）の微小遅延が発生したインバータとの区別をつけることができない。

実施例１では高抵抗故障箇所の検出に、過渡的に電源電流が流れる期間の変化、あるいは過渡的に電源電流が流れる時間の中央値のずれを用いる。そのため高速動作領域など特定の条件でのみＦＡＩＬする故障品でもクロック動作速度を上げるなど、ＦＡＩＬする条件を忠実に再現できなくても絞込みが可能である。

また、過渡電源電流（ＩＤＤＴ）をモニタすることにより微小遅延や遅延故障を検出できるので、テスト結果を出力端子まで出力するテストパターンを作成する必要がないのでテストパターンが比較的容易に作成でき、テストパターンの長さも短くすることができる。すなわち、実施例１では、高抵抗故障箇所の検出に、過渡的に電源電流が流れる期間の変化、あるいは過渡的に電源電流が流れる時間の中央値のずれを用いる。そのため一回ごとの測定は異常ＩＤＤＴが発生するパターンアドレスまでの実行で異常ＩＤＤＴが発生しているか否かを検出することができるので、第１の従来技術のように測定結果を外部端子まで出力してモニターするテストパターンを実行させる待ち時間が発生しない。

さらに、特許文献１では、直列接続されたインバータなど、テストパターンを変えても常に同時に動作するネット（パス）がある場合には、その常に動作するネット（パス）のどの箇所に故障が存在するのかそれ以上絞り込むことができない。実施例１では、故障候補となる箇所が比較的多数であっても、それぞれ一つずつレーザーにより加熱し、過渡電源電流（ＩＤＤＴ）の変化を検出することにより故障箇所を特定できる可能性が高い。

図３は、実施例２による過渡電源電流（ＩＤＤＴ）を検出して半導体集積回路の高抵抗故障ネットを絞り込む過渡電源電流検出故障診断装置の構成を示すブロック図である。図３を引用して過渡電源電流検出故障診断装置３００の構成について説明する。過渡電源電流（ＩＤＤＴ）変化を計測する過渡電源電流検出故障診断装置３００は、被試験半導体集積回路８０１の入力端子にテストパターンを入力するＬＳＩテスタ１０１と、半導体集積回路８０１での異常ＩＤＤＴピークの有無を判定する過渡電源電流検出装置（ＩＤＤＴ測定装置）１０３と、各テストアドレスでの異常ＩＤＤＴの有無を利用した故障診断装置３０４からなる。

実施例２の過渡電源電流検出故障診断装置３００の動作について、故障診断方法の処理手順を示す処理フローチャートである図４と、複数の故障候補での故障を仮定した場合の異常過渡電源電流（異常ＩＤＤＴ）の有無と実際のテストパターンアドレスでの異常ＩＤＤＴの有無とを照合して真の故障候補を絞り込む方法を模式的に示した図６を用いて説明する。

まず始めに、高抵抗故障が発生している故障品において、異常ＩＤＤＴが発生したアドレスとＩＤＤＴが正常なアドレスをそれぞれ複数採取できるまで、故障を検出したテストパターンの複数のパターンアドレスでのＩＤＤＴデータを採取する（ステップＳ３１）。次に、ＩＤＤＴを測定したパターンアドレス毎に異常ＩＤＤＴの有無を判別する（ステップＳ３２）。次に、あらかじめ調べておいた故障診断による故障候補毎に異常ＩＤＤＴが発生しうるテストパターンアドレスと、実際の故障品のテスタ計測で異常ＩＤＤＴが発生したアドレスを照合する（ステップＳ３３）。ステップＳ３３で照合して一致する故障候補があった場合は、照合結果が合致する故障候補の数が単一か複数かを判定する（ステップＳ３４）。ステップＳ３４で単一の故障候補に絞り込めた場合は、単一の故障候補に特化した故障解析で故障箇所を特定する必要があると判定し（ステップＳ３５）、診断を終了する。

ステップＳ３３で照合して一致する故障候補がない場合と、ステップＳ３４で照合結果が合致する故障候補の数が複数だった場合とでは、ＬＳＩテスタとリンクした故障解析で故障箇所を特定する必要があると判定し（ステップＳ３６）、診断を終了する。

ここで、ステップＳ３３の故障診断による故障候補で異常ＩＤＤＴが発生しうるアドレスと、実際の故障品のテスタ計測で異常ＩＤＤＴが発生したアドレスを照合して故障候補を絞り込む方法について、模式的に示した図６を用いて説明する。

図６（ａ）は横軸にＩＤＤＴを測定したアドレス、縦軸に各故障候補ネットでの論理期待値の変化ありを１、変化なしを０としてプロットしたグラフである。論理期待値が変化しているアドレスでは異常ＩＤＤＴが発生すると仮定している。図６（ｂ）のグラフは横軸にＩＤＤＴを測定したアドレス、縦軸には実際の故障品のテスタ計測での異常ＩＤＤＴありを１、異常ＩＤＤＴなしを０としてプロットしている。故障候補ネットに高抵抗故障があると仮定して擬似的にプロットした異常ＩＤＤＴと実際の異常ＩＤＤＴを照合し、単一の故障候補ネットの擬似異常ＩＤＤＴプロットのみが実際の異常ＩＤＤＴプロットと一致する場合に故障候補が単一に絞り込めたと判断する。

すなわち、図６（ａ）では、あらかじめ遅延故障の発生が考えられるネット毎に、遅延故障が発生した場合に過渡電源電流ＩＤＤＴが観測されるテストパターンのアドレスを故障シミュレーションにより求めておく。図６（ａ）では、ネット１に遅延故障が発生した場合には、パターンアドレス４、５、１０で過渡電源電流ＩＤＤＴが観測され、パターンアドレス１−３、５−９では観測されないはずである。同様に、ネット２に遅延故障が発生した場合には、パターンアドレス３、８、９で過渡電源電流が観測され、パターンアドレス１−２、４−７、１０では観測されず、ネット３に遅延故障が発生した場合には、パターンアドレス２、６で過渡電源電流が観測され、パターンアドレス１、３−５、７−１０では観測されないはずであることが故障シミュレーションで求められる。

一方、図６（ｂ）は、過渡電源電流検出故障診断装置３００の過渡電源電流検出装置１０３（図３参照）により過渡電源電流ＩＤＤＴが観測されたテストパターンアドレスを示しており、パターンアドレス２、６で過渡電源電流が観測され、パターンアドレス１、３−５、７−１０では過渡電源電流が観測されていない。これは、図６（ａ）に示すネット３に遅延故障が存在すると仮定した故障シミュレーションの結果と一致しており、ネット３に遅延故障が存在すると推定できる。

模式的に示した簡単な回路とテストパターンを例示してもう少し詳しく説明する。図１０（ａ）は、故障解析の対象とする回路の一例を示す回路図であり、図１０（ｂ）は、そのテストパターンの一例を示す図である。図１０（ａ）に示す回路は、入力端子Ａ、Ｂから入力された入力信号がそれぞれインバータＩ１、Ｉ２で反転されてＮＡＮＤゲートＤ１の入力ノードｎ１とｎ２に接続され、ＮＡＮＤゲートＤ１の出力信号がインバータＩ３により反転されて出力端子Ｃに接続されている極めて簡単な組み合わせ回路である。入力端子ＡからインバータＩ１を経由してノードｎ１に接続するパス（ネット）をＰＡ、入力端子ＢからインバータＩ２を経由してノードｎ２に接続するパス（ネット）をＰＢ、ＮＡＮＤゲートＤ１の出力ノードからインバータＩ３を経由して出力端子Ｃに接続するパス（ネット）をＰＣとする。

図１０（ｂ）は、図１０（ａ）の回路の故障解析に用いられるテストパターンである。図１０（ｂ）のアドレスはテストパターンのアドレス（またはテストパターン列の番号）であり、入力端子Ａ、Ｂは、入力端子Ａ、Ｂに印加されるテストパターンであり、出力端子Ｃは、出力端子Ｃの期待値パターンである。過渡電源電流の解析では、出力端子Ｃの期待値パターンは必ずしも必要はないが、動作が正常に行われているか否かを確認するためには出力端子Ｃの期待値パターンもあった方が望ましい。

ＩＤＤＴ（過渡電源電流）は、故障シミュレーションで求めたパスＰＡ、ＰＢ、ＰＣにそれぞれ遅延故障があった場合に過渡電源電流が観測される場合をＦＡＩＬ、観測されない場合をＰＡＳＳとして示している。例えば、パターンアドレス０からパターンアドレス１に遷移した場合、入力端子Ａから入力されるテストパターンの論理レベルが変化し、出力端子Ｃの期待パターンも変化しているので、それぞれパスＰＡとＰＣに遅延故障が存在する場合には、パターンアドレス１で過渡電源電流が観測され、ＦＡＩＬとなることが予想されるのでＦＡＩＬと記載している。一方、パターンアドレス０からパターンアドレス１に遷移しても入力端子Ｂから入力されるテストパターンの論理レベルは変化しないので、パスＰＢに遅延故障が存在しても、パターンアドレス１で過渡電源電流は観測されず、ＰＡＳＳすると考えられるのでＰＡＳＳと記載している。

実施例２では、パスＰＡ、ＰＢ、ＰＣのいずれのパスに遅延故障が存在するか推定することまではできるが、例えばパスＰＣに遅延故障が存在すると推定する結果が得られたとしてもパスＰＣのどこに遅延故障が存在するのかまで絞り込むことはできない。すなわち、遅延故障が、ＮＡＮＤゲートＤ１の出力ノードなのか、ＮＡＮＤゲートＤ１とインバータＩ３の間の配線または配線コンタクトなのか、インバータＩ３なのか、インバータＩ３と出力端子Ｃの間の配線または配線コンタクトなのかまで絞り込むことはできない。これを絞り込むには、例えば、実施例１のようにパスＰＣの中で故障が考えられる箇所を局所的に加熱して過渡電源電流の変化を観測する等の解析が必要となる。

ただし、実施例２によれば、走査型レーザー顕微鏡等の設備を必要としないので、比較的簡単に解析を行うことができる。また、あらかじめ故障シミュレーションを行って過渡電源電流の期待値パターンを作成しておき、複数のパターンアドレスからなるテストパターンを用いて過渡電源電流の測定を一回で済ますこともできる。

図７にテストパターンの作成から故障解析の対象とする半導体集積回路（不良ＬＳＩ）を入手して故障解析を行って原因が解明するまでの処理フローと、処理フローの各工程で必要とするデータや設備をまとめた処理フローチャートを示す。

ステップＳ１では、半導体集積回路（ＬＳＩ）８０１の設計データ４０１からテストパターン４０２を作成する。ステップＳ２では、設計データ４０１とテストパターン４０２に基づいて過渡電源電流ＩＤＤＴを求める故障シミュレーションを行い、半導体集積回路８０１の内部に遅延故障が発生した場合に半導体集積回路８０１のパス（ネット）毎に過渡電源電流ＩＤＤＴが観測されるテストパターンのアドレスを求め、ＩＤＤＴ故障候補ネット対応リスト４０３として出力する。このＩＤＤＴ故障候補ネット対応リスト４０３には、例えば、図１０（ｂ）に示したネット毎のＩＤＤＴのＰＡＳＳ、ＦＡＩＬの期待値パターンが含まれる。

ステップＳ３では、内部に故障が含まれると考えられる半導体集積回路８０１について、実施例２で示したＬＳＩテスタ１０１と過渡電源電流（ＩＤＤＴ）検出装置１０３を用いて半導体集積回路８０１のＩＤＤＴを測定し、テストパターン毎のＩＤＤＴ実測データとして記録する。ＬＳＩテスタ１０１は、テストパターン４０２を用いる。ステップＳ４では、実施例２で説明した故障診断装置３０４を用いて、ステップＳ３で記録したテストパターン毎のＩＤＤＴ実測データをステップＳ２で作成したＩＤＤＴ故障候補ネット対応リストと照合し、故障候補となるネットリストを絞り込み故障候補ネットリスト４０４として記録する。なお、実施例２のようにステップＳ３とステップＳ４を同時に実行することもできる。ステップＳ３とステップＳ４を同時に実行する場合も、故障診断装置３０４そのものは、ＬＳＩテスタ１０１やＩＤＤＴ測定装置１０３とは離間した場所に配置され、インターネット等の回線により接続されていてもよい。一方、ＬＳＩテスタ１０１、ＩＤＤＴ測定装置１０３は測定対象とする半導体集積回路８０１に密接して配置される。

ステップＳ５では、実施例１で説明した故障解析装置１００を用いて故障候補ネットリスト４０４に含まれる故障候補の箇所毎に走査型レーザー顕微鏡１０２を用いて局所的に加熱し、過渡電源電流ＩＤＤＴの変化を観測する。なお、故障候補の箇所毎の位置については、設計データ４０１のレイアウトデータから抽出した素子座標データ４０５を用い、レーザーを照射する位置を指定してもよい。ステップＳ６では、ステップＳ５の結果等を総合し、推定される故障箇所を特定する。ステップＳ７では、故障箇所より上層の配線層や絶縁層を除去し、故障箇所を露出させて外観観測を行う。このステップＳ７は破壊解析であり、ステップＳ７まで進むと半導体集積回路８０１としての機能は失われ、再び、ステップＳ３やステップＳ５に戻って解析をやり直すことはできない。ステップＳ８では、故障推定箇所の断面観察、元素分析を実施して故障の原因について解析する。ステップＳ９では、原因が解明できて故障解析を終了させる。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１００、７００、９００：故障解析装置
１０１：ＬＳＩテスタ（テストパターンジェネレータ）
１０２：走査型レーザー顕微鏡（レーザー照射装置）
１０３：過渡電源電流検出装置
１０４、７０４：画像処理装置
１０５、７０５：高抵抗箇所を表示するディスプレイ
３００：過渡電源電流検出故障診断装置
３０４：故障診断装置
４０１：設計データ
４０２：テストパターン
４０３：ＩＤＤＴ故障候補ネット対応リスト
４０４：故障候補ネットリスト
４０５：素子座標データ
７０１：ＬＳＩテスタ
７０２：走査型レーザー顕微鏡
８０１：（解析対象となる）半導体集積回路［不良ＬＳＩ］
９０１：テストパターン系列入力手段
９０２：過渡電源電流試験手段
９０３：異常パターン系列記憶手段
９０４：正常パターン系列記憶手段
９０５：故障箇所リスト生成手段
９０６：故障箇所推定手段
Ｄ１：ＮＡＮＤゲート
Ｉ１、Ｉ２、Ｉ３：インバータ
ｎ１、ｎ２：ＮＡＮＤゲートＤ１の入力ノード
ＰＡ、ＰＢ、ＰＣ：パス（ネット）

Claims

解析対象とする半導体集積回路の特定の素子に対してレーザーを照射して前記特定の素子を加熱するレーザー照射装置と、
前記レーザーの照射と同期して前記半導体集積回路の入力端子にテストパターンを印加するテストパターンジェネレータと、
前記テストパターンジェネレータが前記半導体集積回路の入力端子に印加するテストパターンに同期して前記半導体集積回路に過渡的に流れる電源電流を検出する過渡電源電流検出装置と、
を備えることを特徴とする半導体集積回路の故障解析装置。
前記レーザー照射装置は、前記半導体集積回路のパターン像を取得する走査型レーザー顕微鏡であって、
前記特定の素子は、前記レーザー顕微鏡の前記パターン像を取得する走査範囲内の故障候補となる素子であり、
前記レーザー顕微鏡によって、前記特定の素子を加熱したときに、前記過渡電源電流検出装置が異常を検出するか否かを前記特定の素子の位置と共に示すマップ像を前記パターン像に重ねて表示する画像処理装置をさらに備えることを特徴とする請求項１記載の故障解析装置。
前記レーザー顕微鏡の走査範囲内に含まれる複数の故障候補となる素子に対して前記走査型レーザー顕微鏡が順次加熱するのと同期して前記テストパターンジェネレータがテストパターンを印加し、それぞれ過渡電源電流検出装置によって前記複数の故障候補となる素子の異常の有無を素子の位置と共に前記マップ像に表示することを特徴とする請求項２記載の故障解析装置。
前記過渡電源電流検出装置は、前記テストパターンジェネレータが前記テストパターンに同期してクロックを前記半導体集積回路に印加してから特定時間後の過渡電源電流を、前記特定の素子を加熱した状態において測定し故障を解析することを特徴とする請求項１乃至３いずれか１項記載の故障解析装置。
前記特定の素子を加熱した状態における過渡電源電流を前記特定の素子を加熱しない状態における過渡電源電流と比較し故障を解析することを特徴とする請求項４記載の故障解析装置。
前記故障解析装置がＬＳＩテスタを備え、前記テストパターンジェネレータが前記ＬＳＩテスタの機能の一部であることを特徴とする請求項１乃至５いずれか１項記載の故障解析装置。
半導体集積回路の入力端子からテストパターンを印加してテストパターンに同期して前記半導体集積回路の電源に過渡的に流れる過渡電源電流を測定し、
前記半導体集積回路内の素子であって、前記テストパターンを印加したときに状態の変化する特定の素子に対して局所的に加熱し、前記特定の素子を加熱した状態でテストパターンを印加したときの前記過渡電源電流プロファイルと、前記特定の素子を加熱しない状態で前記テストパターンを印加したときの前記過渡電源電流プロファイルと、から、
前記特定の素子に故障が存在するか否かを推定することを特徴とする半導体集積回路の故障解析方法。
前記特定の素子に対する局所的な加熱は、特定の素子に対してレーザーを照射することによって、前記特定の素子以外の素子の温度に影響を与えないように局所的に加熱することを特徴とする請求項７記載の半導体集積回路の故障解析方法。
前記過渡電源電流プロファイルが、前記テストパターンに同期して前記半導体集積回路のクロック端子にクロックを印加してから特定時間後の過渡電源電流値であることを特徴とする請求項７又は８記載の半導体集積回路の故障解析方法。
前記半導体集積回路について、あらかじめ故障の原因となり得る素子をリストアップする準備調査ステップと、
前記リストアップした素子について、１素子毎に、当該素子を局所的に加熱し、且つ、前記加熱した状態で、当該素子の状態の変化するテストパターンを印加して前記過渡電源電流を測定する加熱過渡電源電流測定ステップと、
を備えることを特徴とする請求項７乃至９いずれか１項記載の半導体集積回路の故障解析方法。
前記準備調査ステップは、前記加熱を行わずに、前記半導体集積回路に含まれる複数の素子が組み合わせを変えて状態が変化するように作成された複数のテストパターン列からなるテストパターンを前記半導体集積回路の入力端子から印加し、前記複数のテストパターン列毎に前記半導体集積回路の電源に過渡的に流れる過渡電源電流を測定し、前記複数の素子のうち、前記複数のテストパターン列毎の状態が変化する素子と前記複数のテストパターン列毎に観測された過渡電源電流から前記半導体集積回路に含まれる複数の素子のうち、故障の原因となり得る素子をリストアップすることを特徴とする請求項１０記載の半導体集積回路の故障解析方法。