JP2012029203A - 増幅回路 - Google Patents
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Abstract
【解決手段】電力増幅部110に適応バイアス発生部120からバイアスを供給する構成において、電力増幅部110のMOSトランジスタM1の温度T1と適応バイアス発生部120のMOSトランジスタM2の温度T2との差分に応じてMOSトランジスタM2の近傍位置に配した発熱体RHの発生熱量を制御することによって、両NMOSトランジスタM1、M2の動作温度が等しくなるように調節し、NMOSトランジスタM1が広い温度範囲で線形性を維持できるバイアス条件で動作することを可能にする。
【選択図】 図1
Description
この増幅回路400は、電力増幅部410に適応バイアス発生部420にからバイアスを供給するように構成されている。
電力増幅部410は、NMOSトランジスタM1のドレインと電源VDDとの間に負荷抵抗ZLが接続され、ゲートにはRF入力信号が入力されるRF入力端子RFINが設けられ、ソースにはRF出力信号が出力されるRF出力端子RFOUTが設けられたソース接地増幅器を成している。
そして、適応バイアス発生部420のNMOSトランジスタM2のソースからの出力がNMOSトランジスタM1のゲートに印加されるようにして電力増幅部410にバイアスが供給される。
図5(a)は、電力増幅部410へのRF入力信号の振幅が小さい時のRF入力電圧V(RFIN)と131のNMOSトランジスタM2に発生する電流Iadpとの関係を示す図である。
図5(a)において、VAVE(RFIN)はRF入力電圧の平均値である。この図におけるように、電力増幅部410へのRF入力信号の振幅が小さい時は、適応バイアス発生部420のNMOSトランジスタM2及び抵抗R2から成るMOSダイオードは、クラスCバイアスされている為、オフ状態が保持される。従って電流Iadpは流れない。
図5(b)は、電力増幅部410へのRF入力信号の振幅が大きい時のRF入力電圧V(RFIN)と適応バイアス発生部420のNMOSトランジスタM2に発生する電流Iadpとの関係を示す図である。
Vgs(M2)=Vg−V(RFIN)>Vth(M2)
が成立する瞬間が生じる。そして、その瞬間だけNMOSトランジスタM2がオンとなり、電流Iadpが流れる。そのため、流れた電流Iadpに相当する電荷分だけ、電力増幅部410のNMOSトランジスタM1のゲートの電位が上昇し、NMOSトランジスタM1のゲート−ソース電圧Vgs(M1)が高くなる。
このように、図4の増幅回路400は、適応バイアス発生部420のNMOSトランジスタM2及び抵抗R2から成るMOSダイオードがオンであるときに、即ち、RF入力信号の振幅が大きいときのみ、電力増幅部410に流れる電流を増やす。従って、この電力増幅回路400は、低雑音(低歪)であり、且つ、電力効率に優れる。また、適応バイアス発生部420を構成する素子は、電力増幅部410を構成する素子と同一仕様の素子(MOSトランジスタ)によって形成されるため、プロセスの変動による特性のばらつきを生ぜず、従って、その影響を受けない。
この課題に対する方策として、固定バイアス発生部を設け、この固定バイアス発生部のNMOSトランジスタM2を電力増幅部のNMOSトランジスタM1の内部に配置するなどレイアウトを変更して影響を緩和することが考えられる。しかしながら、特に高周波用途の場合は、NMOSトランジスタM2とNMOSトランジスタM1とのサイズの差が顕著であり、且つ、抵抗R1、R2を伴っていることなどから、上述のようなレイアウト変更による対応は余り実際的な方策ではない。
本発明は、このような未解決の課題に鑑みてなされたものであり、電力増幅器のNMOSトランジスタとバイアス部のNMOSトランジスタとの温度差によって生じる特性の差分を補正し、広い温度範囲で一定の仕様を満たす特性を維持できる増幅回路を提供することをその目的とする。
(1)電力増幅部にバイアス発生部からバイアスを供給する構成の増幅回路であって、
前記電力増幅部は、ゲートに入力信号が供給され、ドレインに負荷抵抗が接続されると共に前記ドレインから出力信号を出力する第1MOSトランジスタを含んで構成され、
前記バイアス発生部は、一端に所定電圧が供給される第1抵抗素子と、ゲートが前記第1抵抗素子の他端に接続される第2MOSトランジスタと、一端が前記第2MOSトランジスタのゲートに接続され他端が前記第2MOSトランジスタのドレインに接続される第2抵抗素子とを含んで構成され、前記第2MOSトランジスタはゲート・ソース間電圧と閾値電圧との差分に応じて前記第1抵抗素子に流れる電流を制御する電流制御手段を成し、前記第2MOSトランジスタのソースから前記電力増幅部に前記バイアスを供給するように構成され、
前記第1MOSトランジスタの動作温度を測定する第1温度センサと、
前記第2MOSトランジスタの動作温度を測定する第2温度センサと、
前記第1MOSトランジスタの環境温度を調節するための熱を発する発熱体と、
前記第1温度センサの出力と前記第2温度センサ2の出力とを比較し、該比較結果に基づいて前記発熱体の発熱量を制御する電圧発生器と、
を備えることを特徴とする増幅回路。
上記(2)の増幅回路は(1)の増幅回路において特に、電圧発生器は、前記第1温度センサと前記第2温度センサによる検出温度が等しくなるように、前記発熱体の発熱量を制御するため、両NMOSトランジスタM1、M2の動作温度が等しくなるように温度調節される。
前記第2温度センサによる検出温度が前記第1温度センサによる検出温度よりも低い場合、前記発熱体への電力供給を増やして、前記第2MOSトランジスタの温度を上げ、
前記第2温度センサによる検出温度が前記第1温度センサによる検出温度よりも高い場合、前記発熱体への電力供給を減らして、前記第2MOSトランジスタの温度を下げるように制御を行うことを特徴とする(1)または(2)の増幅回路。
上記(3)の増幅回路では、(1)または(2)の増幅回路において特に、前記電圧発生器によって、前記発熱体への電力供給を増減する調節が行われる結果、前記第2MOSトランジスタの温度が第1MOSトランジスタの温度に等しくなるように制御が行われる。
上記(4)の増幅回路では、(1)乃至(3)の何れか一の増幅回路において特に、発熱体は、抵抗素子を有する簡素で発熱量の制御が容易な構成である。
(5)前記抵抗素子は、Si上に概略2次元の領域を占めるように形成された抵抗素子であることを特徴とする(4)の増幅回路。
上記(5)の増幅回路では、(4)の増幅回において特に、発熱体の抵抗素子は、Si上に概略2次元の領域を占めるように形成された抵抗素子であり所定の抵抗値のものを比較的容易に製造することができる。
(6)の増幅回路では、(4)の増幅回において特に、このような抵抗素子から発せられる熱が第2MOSトランジスタの深さ方向まで伝導するため温度制御における応答特性に優れる。
(7)前記抵抗素子は、ポリシリコン、拡散層、ウエルの何れか一つ、または、それらの組み合わせで構成されることを特徴とする(5)または(6)の増幅回路。
(7)の増幅回路では、(5)乃至(6)の何れか一の増幅回路において特に、このような抵抗素子を第2MOSトランジスタの製造工程で作り込むことができる。
上記(8)の増幅器では、(5)または(6)の増幅器において特に、抵抗素子は、P−ポリシリコン、拡散層の組み合わせとして構成される。
(9)前記入力信号のDC成分を阻止して前記入力信号を前記第1MOSトランジスタのゲートに印加するDC阻止容量素子を備えることを特徴とする(1)乃至(8)の何れか一の増幅回路。
上記(9)の増幅器では、(1)乃至(8)の何れか一の増幅回路において特に、DC阻止容量素子によって、入力信号のDC成分の変動に影響されにくい増幅器を実現することができる。
上記(10)の増幅回路では、(1)乃至(9)の何れか一の増幅回路において特に、
、固定バイアス発生部が前記第1MOSトランジスタのゲートに供給される固定バイアス電流を生成し、該生成された固定バイアス電流が適応バイアス発生部によるバイアス電流に重畳して用いられる。
上記(11)の増幅回路では、(10)の増幅回路において特に、バイアス電流源からの固定バイアス電流を、第3MOSトランジスタによるカレントミラー効果を利用してバイアス用インダクタを介して第1MOSトランジスタのゲートに供給する。これにより、RF入力信号が小さいときのバイアス電流を精度良く制御できる。
(第1の実施の形態)
図1は、本発明の一つの実施の形態としての増幅回路の構成を表す回路図である。
図1の増幅回路100は、電力増幅部110に適応バイアス発生部120からバイアスを供給する構成に加えて、固定バイアス発生部130からもバイアスを供給するように構成されている。
この電圧発生器121は、次の表1に示す制御規則に従った既定の電圧を発熱体RHに供給する。表1の制御規則に基づいて発熱体RHの発生熱量が制御される結果、両NMOSトランジスタM1−M2間の特性差は、デバイスサイズに依存するマッチングのレベルまで低減することができる。
尚、発熱体RHは抵抗素子を有する構成であり、簡素で、発熱量の制御が容易である。
本実施の形態では、上述のように、温度センサを適用することにより、制御対象であるNMOSトランジスタM1、M2の動作環境温度を直接測定できるので、制御誤差が少ない。
このため、NMOSトランジスタ内の電荷移動度など、2次的要因による誤差まで考慮した制御を行うことができる。よって、NMOSトランジスタM1、M2の温度差によるこれらNMOSトランジスタM1、M2の特性パラメータ差を低減することが可能になり、広い温度範囲に亘って所定の出力特性を維持することができる。
次に、図2を参照して図1の実施の形態の要部である発熱体に関わる構成について説明する。
図2は、図1の増幅回路の要部である発熱体に関わる構成の一例を表す概念図である。
図2の例では、発熱体RH1は、平面状に形成された概略2次元の領域を占めるように形成された抵抗素子として、半導体装置のSi上に形成されている。この抵抗素子はNMOSトランジスタM2の近傍に配置される。より具体的な形態としては、周辺を囲むように配置することも考えられる。このように概略2次元の領域を占めるように形成されるものであるため、所定の抵抗値のものを比較的容易に製造することができる。
ここに適用される抵抗素子は、ポリシリコン、拡散層、ウエルの何れかの部位単体を個別に使用しても良く、その組み合わせを使用してもよい。このような抵抗素子は第2MOSトランジスタの製造工程で作り込むことができる。
図3の例では、3次元の発熱体として、半導体装置のSi基盤内部の抵抗素子を発熱体として用いた例である。抵抗素子はDeep Trench Isolation(DTI、ディープトレンチ分離構造)用の素子を用いている。ここで、DTIは、SiのTrench(溝)の内側にSiO2膜が形成され、そのSiO2膜に覆われるようにして内部に抵抗体であるポリシリコンが充填されている。尚、発熱体として抵の抗素子は、SiO2のみで形成されるShallow Trench Isolation(STI、シャロウトレンチ分離構造)用の素子を用いても良い。DTIの抵抗素子を発熱体として用いた場合、電気特性や発熱効率の観点から、STIよりも好ましい。また、DTIやSTIなどのTrench Isolation用の素子は、NMOSトランジスタM2の深さ方向まで熱が伝わる為、温度制御における応答特性に優れ、NMOSトランジスタM1とのマッチングの観点から好ましい。
代表的な抵抗体とその温度係数を次の表2に示す(出典 Didac Gomez, Milosz Sroka, and Jose Luis Gonzalez Jimenez "Process and Temperature Compensation for RF Low-Noise Amplifier and Mixers" IEEE CAS-1 Jun. 2010 pp1204-1211)。
Claims (11)
- 電力増幅部にバイアス発生部からバイアスを供給する構成の増幅回路であって、
前記電力増幅部は、ゲートに入力信号が供給され、ドレインに負荷抵抗が接続されると共に前記ドレインから出力信号を出力する第1MOSトランジスタを含んで構成され、
前記バイアス発生部は、一端に所定電圧が供給される第1抵抗素子と、ゲートが前記第1抵抗素子の他端に接続される第2MOSトランジスタと、一端が前記第2MOSトランジスタのゲートに接続され他端が前記第2MOSトランジスタのドレインに接続される第2抵抗素子とを含んで構成され、前記第2MOSトランジスタはゲート・ソース間電圧と閾値電圧との差分に応じて前記第1抵抗素子に流れる電流を制御する電流制御手段を成し、前記第2MOSトランジスタのソースから前記電力増幅部に前記バイアスを供給するように構成され、
前記第1MOSトランジスタの動作温度を測定する第1温度センサと、
前記第2MOSトランジスタの動作温度を測定する第2温度センサと、
前記第1MOSトランジスタの環境温度を調節するための熱を発する発熱体と、
前記第1温度センサの出力と前記第2温度センサ2の出力とを比較し、該比較結果に基づいて前記発熱体の発熱量を制御する電圧発生器と、
を備えることを特徴とする増幅回路。 - 前記電圧発生器は、前記第1温度センサと前記第2温度センサによる検出温度が等しくなるように、前記発熱体の発熱量を制御することを特徴とする請求項1に記載の増幅回路。
- 前記電圧発生器は、
前記第2温度センサによる検出温度が前記第1温度センサによる検出温度よりも低い場合、前記発熱体への電力供給を増やして、前記第2MOSトランジスタの温度を上げ、
前記第2温度センサによる検出温度が前記第1温度センサによる検出温度よりも高い場合、前記発熱体への電力供給を減らして、前記第2MOSトランジスタの温度を下げるように制御を行うことを特徴とする請求項1または2に記載の増幅回路。 - 前記発熱体は、抵抗素子を有することを特徴とする請求項1乃至3の何れか一項に記載の増幅回路。
- 前記抵抗素子は、Si上に概略2次元の領域を占めるように形成された抵抗素子であることを特徴とする請求項4に記載の増幅回路。
- 前記抵抗素子は、Si上に3次元の領域を占めるように形成されたディープトレンチ分離構造またはシャロウトレンチ分離構造により作成された抵抗素子であることを特徴とする請求項4に記載の増幅回路。
- 前記抵抗素子は、ポリシリコン、拡散層、ウエルの何れか一つ、または、それらの組み合わせで構成されることを特徴とする請求項5または6に記載の増幅回路。
- 前記抵抗素子は、P型ポリシリコン、P型拡散層の組み合わせで構成されることを特徴とする請求項5または6に記載の増幅器。
- 前記入力信号のDC成分を阻止して前記入力信号を前記第1MOSトランジスタのゲートに印加するDC阻止容量素子を備えることを特徴とする請求項1乃至8の何れか一項に記載の増幅回路。
- 前記第1MOSトランジスタのゲートに供給される固定バイアス電流を生成する固定バイアス発生部を更に備えることを特徴とする請求項1乃至9の何れか一項に記載の増幅回路。
- 前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第3MOSトランジスタと、前記第3MOSトランジスタのゲートに接続されバイアス電流を入力信号に印加するバイアス用インダクタと、を備えることを特徴とする請求項10に記載の増幅回路。
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