JP2012015546A - Semiconductor apparatus, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
従来の半導体装置には、基板にビアホールを形成し、ビアホールに導体を充填することにより基板の一方の面に実装された半導体チップの電極と基板の他方の面に形成された外部電極との電気的接続をとるものがある(特許文献1参照)。 In a conventional semiconductor device, a via hole is formed in a substrate, and a conductor is filled in the via hole, whereby an electrical connection between an electrode of a semiconductor chip mounted on one surface of the substrate and an external electrode formed on the other surface of the substrate. There is a thing which takes a general connection (refer patent document 1).
ところで、半導体チップが基板上に実装されているため、基板の厚みによって半導体装置全体が厚くなってしまう。そこで、半導体チップを絶縁膜上に実装しようとする試みがなされている。絶縁膜単体では絶縁膜が変形してしまうので、絶縁膜を支持基材に支持した状態でその絶縁膜上に半導体チップを実装する。そして、その絶縁膜上に封止層をモールド成形した後、基材をエッチング等で除去することになる。その後、絶縁膜に半導体チップの電極まで貫通するビアホールを形成した後、ビアホール内に導体を設けたり、絶縁膜及び封止層にスルーホールを貫通させた後、スルーホールの壁面に導体のメッキを設けたりすることにより層間接続を行う。そして、絶縁膜や封止層の表面に配線をパターニングする。 By the way, since the semiconductor chip is mounted on the substrate, the entire semiconductor device becomes thick depending on the thickness of the substrate. Therefore, attempts have been made to mount the semiconductor chip on the insulating film. Since the insulating film is deformed by itself, the semiconductor chip is mounted on the insulating film in a state where the insulating film is supported by the supporting base material. Then, after molding the sealing layer on the insulating film, the base material is removed by etching or the like. After that, a via hole that penetrates to the electrode of the semiconductor chip is formed in the insulating film, and then a conductor is provided in the via hole, or a through hole is passed through the insulating film and the sealing layer, and then the conductor is plated on the wall surface of the through hole. Interlayer connection is performed by providing. Then, the wiring is patterned on the surface of the insulating film or the sealing layer.
しかし、スルーホールの壁面に導体のメッキを施す場合には、両面のランドが大きくなり、絶縁膜や封止層の表面における配線の自由度を制約するという問題がある。 However, when the conductor is plated on the wall surface of the through hole, the lands on both sides become large, and there is a problem that the degree of freedom of wiring on the surface of the insulating film or the sealing layer is restricted.
本発明の課題は、半導体装置の表面における配線の自由度を向上させることである。 An object of the present invention is to improve the degree of freedom of wiring on the surface of a semiconductor device.
以上の課題を解決するために、請求項1に係る発明は、第1の基材上に形成された第1の絶縁膜上に形成された導体のポストを、下面に電極が形成された半導体チップの周囲に配置するようにして、前記半導体チップの下面を接着樹脂層によって前記第1の絶縁膜に接着する第1工程と、前記第1工程後に、第2の基材上に形成された第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極と重なる位置に第1のビアホールを形成する第4工程と、前記第3工程後に、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールを形成する第5工程と、前記第3工程後に、前記第1の絶縁膜のうち前記ポストと重なる位置に第3のビアホールを形成する第6工程と、前記第4工程及び前記第6工程後に、前記第1の絶縁膜の表面に第1の配線をパターニングして、前記第1の配線の一部を前記第1のビアホール及び前記第3のビアホールに埋めて前記第1の配線を前記電極及び前記ポストに導通させる第7工程と、前記第5工程後に、前記第2の絶縁膜の表面に第2の配線をパターニングして、前記第2の配線の一部を前記第2のビアホールに埋めて前記第2の配線を前記ポストに導通させる第8工程と、を含むことを特徴とする半導体装置の製造方法である。
In order to solve the above problems, the invention according to
請求項2に係る発明は、前記第1工程の前に、前記第1の絶縁膜上に形成された金属層を部分的にエッチングすることによって前記金属層から前記ポストを形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法である。
The invention according to claim 2 includes a step of forming the post from the metal layer by partially etching the metal layer formed on the first insulating film before the first step. A method of manufacturing a semiconductor device according to
請求項3に係る発明は、第1の基材上に形成された第1の絶縁膜上に形成された埋め込み配線に接続されているとともに前記第1の絶縁膜上に形成された導体のポストを、下面に電極が形成された半導体チップの周囲に配置するようにして、且つ、前記埋め込み配線に形成された貫通穴に前記電極を重ねるようにして、前記半導体チップの下面を接着樹脂層によって前記第1の絶縁膜に接着する第1工程と、前記第1工程後に、第2の基材上に形成された第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記貫通穴と重なる位置に第1のビアホールを形成する第4工程と、前記第3工程後に、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールを形成する第5工程と、前記第4工程後に、導体の充填材を前記第1のビアホール及び前記貫通穴に充填して前記充填材を前記電極及び前記埋め込み配線に導通させる第6工程と、前記第5工程後に、前記第2の絶縁膜の表面に配線をパターニングして、前記配線の一部を前記第2のビアホールに埋めて前記配線を前記ポストに導通させる第7工程と、を含むことを特徴とする半導体装置の製造方法である。 According to a third aspect of the present invention, there is provided a conductor post connected to the embedded wiring formed on the first insulating film formed on the first base material and formed on the first insulating film. Is disposed around the semiconductor chip having the electrode formed on the lower surface, and the electrode is overlaid on the through hole formed in the embedded wiring, and the lower surface of the semiconductor chip is covered with an adhesive resin layer. A first step of bonding to the first insulating film; and a thermosetting resin between the second insulating film formed on the second substrate and the first insulating film after the first step. By sandwiching a sheet, heating and pressurizing the first base material, the first insulating film, the thermosetting resin sheet, the second insulating film, and the second base material, A sealing layer for sealing the semiconductor chip and the post is formed on the thermosetting resin sheet. A second step formed from, a third step of removing the first base material and the second base material after the second step, and a first insulating film and the adhesion after the third step. A fourth step of forming a first via hole in a position overlapping the electrode and the through hole in the resin layer; and a position overlapping the post in the second insulating film and the sealing layer after the third step. After the fifth step of forming the second via hole and the fourth step, the first via hole and the through hole are filled with a conductor filler, and the filler is conducted to the electrode and the embedded wiring. After the sixth step and the fifth step, a wiring is patterned on the surface of the second insulating film, and a part of the wiring is buried in the second via hole to make the wiring conductive to the post. A process characterized by comprising a process Device is a method of manufacturing.
請求項4に係る発明は、第1の基材上に形成された第1の絶縁膜上に形成された第1の埋め込み配線に形成された第1の貫通穴に、半導体チップの下面に形成された電極を重ねるようにして、前記半導体チップの下面を接着樹脂層によって前記第1の絶縁膜に接着する第1工程と、第2の基材上に形成された第2の絶縁膜上に形成された第2の埋め込み配線に接続されているとともに前記第2の絶縁膜上に形成された導体のポストを前記半導体チップの周囲に配置して、且つ、前記第1の埋め込み配線に形成された第2の貫通穴に前記ポストを重ねて、前記第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記第1の貫通穴と重なる位置に第1のビアホールを形成する第4工程と、前記第3工程後に、前記第2の絶縁膜のうち前記第2の埋め込み配線と重なる位置に第2のビアホールを形成する第5工程と、前記第3工程後に、前記第1の絶縁膜及び前記封止層のうち前記ポスト及び前記第2の貫通穴と重なる位置に第3のビアホールを形成する第6工程と、前記第4工程及び前記第6工程後に、導体の第1の充填材を前記第1のビアホール及び前記第1の貫通穴に充填して前記第1の充填材を前記第1の埋め込み配線及び前記電極に導通させるとともに、導体の第2の充填材を前記第3のビアホール及び前記第2の貫通穴に充填して前記第2の充填材を前記ポスト及び前記第1の埋め込み配線に導通させる第7工程と、前記第5工程後に、前記第2の絶縁膜の表面に配線をパターニングして、前記配線の一部を前記第2のビアホールに埋めて前記配線を前記埋め込み配線に導通させる第8工程と、を含むことを特徴とする半導体装置の製造方法である。 The invention according to claim 4 is formed on the lower surface of the semiconductor chip in the first through hole formed in the first embedded wiring formed on the first insulating film formed on the first substrate. A first step of adhering a lower surface of the semiconductor chip to the first insulating film by an adhesive resin layer so as to overlap the formed electrodes, and a second insulating film formed on the second base material A conductor post connected to the formed second embedded wiring and formed on the second insulating film is disposed around the semiconductor chip, and is formed on the first embedded wiring. The post is overlaid on the second through hole, and the thermosetting resin sheet is sandwiched between the second insulating film and the first insulating film, and the first base material and the first Heating of the insulating film, the thermosetting resin sheet, the second insulating film, and the second base material A second step of forming a sealing layer for sealing the semiconductor chip and the post from the thermosetting resin sheet by applying pressure, and after the second step, the first substrate and the second Forming a first via hole at a position overlapping with the electrode and the first through hole in the first insulating film and the adhesive resin layer after the third step of removing the substrate and the third step After the fourth step, after the third step, a fifth step of forming a second via hole at a position overlapping the second embedded wiring in the second insulating film, and after the third step, the first step A sixth step of forming a third via hole at a position overlapping with the post and the second through hole in the insulating film and the sealing layer, and after the fourth step and the sixth step, The first via hole and the first filler The through hole is filled to make the first filler conductive to the first embedded wiring and the electrode, and the second filler of the conductor is filled into the third via hole and the second through hole. Then, after the seventh step of conducting the second filler to the post and the first embedded wiring, and after the fifth step, the wiring is patterned on the surface of the second insulating film, thereby And an eighth step of filling the portion into the second via hole and conducting the wiring to the buried wiring.
請求項5に係る発明は、第1の絶縁膜と、下面が前記第1の絶縁膜に向いた半導体チップと、前記半導体チップの下面に形成された電極と、前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、前記半導体チップの周囲において前記第1の絶縁膜上に形成された導体のポストと、前記第1の絶縁膜上に形成され、前記ポスト及び前記半導体チップを封止した封止層と、前記封止層上に形成され、前記第1の絶縁膜との間に前記封止層を挟み込んだ第2の絶縁膜と、前記封止層の反対側となる前記第1の絶縁膜の表面に形成された第1の配線と、前記封止層の反対側となる前記第2の絶縁膜の表面に形成された第2の配線と、を備え、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極と重なる位置に第1のビアホールが形成され、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールが形成され、前記第1の絶縁膜のうち前記ポストと重なる位置に第3のビアホールが形成され、前記第1の配線の一部が前記第1のビアホール及び前記第3のビアホールに埋められて、前記第1の配線が前記ポスト及び前記電極に導通され、前記第2の配線の一部が前記第2のビアホールに埋められて、前記第2の配線が前記ポストに導通されていることを特徴とする半導体装置である。 According to a fifth aspect of the present invention, there is provided a first insulating film, a semiconductor chip having a lower surface facing the first insulating film, an electrode formed on the lower surface of the semiconductor chip, a lower surface of the semiconductor chip, and the first An adhesive resin layer sandwiched between one insulating film and bonding the lower surface of the semiconductor chip to the first insulating film, and a conductor formed on the first insulating film around the semiconductor chip. A post, a sealing layer formed on the first insulating film and sealing the post and the semiconductor chip, and a sealing layer formed on the sealing layer and between the first insulating film and the sealing layer. A second insulating film sandwiching a stop layer; a first wiring formed on the surface of the first insulating film on the opposite side of the sealing layer; and the first wiring on the opposite side of the sealing layer. A second wiring formed on the surface of the second insulating film, the first insulating film and the contact A first via hole is formed at a position overlapping with the electrode in the resin layer, and a second via hole is formed at a position overlapping with the post in the second insulating film and the sealing layer. A third via hole is formed in the film at a position overlapping the post, a part of the first wiring is buried in the first via hole and the third via hole, and the first wiring is formed in the post. The semiconductor device is characterized in that it is electrically connected to the electrode, part of the second wiring is buried in the second via hole, and the second wiring is electrically connected to the post.
請求項6に係る発明は、第1の絶縁膜と、前記第1の絶縁膜上に形成され、貫通穴を有した埋め込み配線と、下面が前記第1の絶縁膜に向いた半導体チップと、前記半導体チップの下面に形成され、前記貫通穴に重なるように配置された電極と、前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、前記半導体チップの周囲において前記第1の絶縁膜上に形成され、前記埋め込み配線に接続された導体のポストと、前記第1の絶縁膜上に形成され、前記ポスト及び前記半導体チップを封止した封止層と、前記封止層上に形成され、前記第1の絶縁膜との間に前記封止層を挟み込んだ第2の絶縁膜と、前記封止層の反対側となる前記第2の絶縁膜の表面に形成された配線と、導体の充填材と、を備え、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記貫通穴と重なる位置に第1のビアホールが形成され、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールが形成され、前記充填材が前記第1のビアホール及び前記貫通穴に埋められて、前記充填材が前記電極及び前記埋め込み配線に導通され、前記配線の一部が前記第2のビアホールに埋められて、前記配線が前記ポストに導通されていることを特徴とする半導体装置である。 According to a sixth aspect of the present invention, there is provided a first insulating film, a buried wiring having a through hole formed on the first insulating film, a semiconductor chip having a lower surface facing the first insulating film, The electrode formed on the lower surface of the semiconductor chip and disposed so as to overlap the through hole, and the lower surface of the semiconductor chip is sandwiched between the lower surface of the semiconductor chip and the first insulating film, and the lower surface of the semiconductor chip is Formed on the first insulating film around the semiconductor chip, connected to the embedded wiring, and formed on the first insulating film. A sealing layer sealing the post and the semiconductor chip; a second insulating film formed on the sealing layer and sandwiching the sealing layer between the first insulating film; and Formed on the surface of the second insulating film on the opposite side of the sealing layer. A first via hole is formed at a position overlapping the electrode and the through hole in the first insulating film and the adhesive resin layer, and the second insulating film and the conductive filler. A second via hole is formed at a position overlapping the post in the sealing layer, the filler is buried in the first via hole and the through hole, and the filler is electrically connected to the electrode and the embedded wiring. The semiconductor device is characterized in that a part of the wiring is buried in the second via hole and the wiring is conducted to the post.
請求項7に係る発明は、第1の絶縁膜と、前記第1の絶縁膜上に形成され、第1の貫通穴及び第2の貫通穴を有した第1の埋め込み配線と、下面が前記第1の絶縁膜に向いた半導体チップと、前記半導体チップの下面に形成され、前記第1の貫通穴に重なるように配置された電極と、前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、前記第1の絶縁膜との間に前記半導体チップを置いて前記第1の絶縁膜に対向した第2の絶縁膜と、前記第2の絶縁膜の前記第1の絶縁膜に対向する側に形成された第2の埋め込み配線と、前記半導体チップの周囲において前記第2の絶縁膜の前記第1の絶縁膜に対向する側に形成され、前記第2の貫通穴に重なるように配置され、前記第2の埋め込み配線に接続された導体のポストと、前記第1の絶縁膜と前記第2の絶縁膜との間に挟まれ、前記ポスト及び前記半導体チップを封止した封止層と、前記封止層の反対側となる前記第2の絶縁膜の表面に形成された配線と、導体の第1の充填材と、導体の第2の充填材と、を備え、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記第1の貫通穴と重なる位置に第1のビアホールが形成され、前記第2の絶縁膜のうち前記第2の埋め込み配線と重なる位置に第2のビアホールが形成され、前記第1の絶縁膜及び前記封止層のうち前記ポスト及び前記第2の貫通穴と重なる位置に第3のビアホールが形成され、前記第1の充填材が前記第1のビアホール及び前記第1の貫通穴に充填されているとともに前記第1の埋め込み配線及び前記電極に導通し、前記第2の充填材が前記第3のビアホール及び前記第2の貫通穴に充填されているとともに前記ポスト及び前記第1の埋め込み配線に導通し、前記配線の一部が前記第2のビアホールに埋められて、前記配線が前記埋め込み配線に導通していることを特徴とする半導体装置である。 The invention according to claim 7 is a first insulating film, a first embedded wiring formed on the first insulating film and having a first through hole and a second through hole; A semiconductor chip facing the first insulating film, an electrode formed on the lower surface of the semiconductor chip and arranged to overlap the first through hole, a lower surface of the semiconductor chip, and the first insulating film The semiconductor chip is placed between the first insulating film and an adhesive resin layer that is sandwiched between the adhesive chip and the lower surface of the semiconductor chip bonded to the first insulating film, and faces the first insulating film The second insulating film, the second embedded wiring formed on the side of the second insulating film facing the first insulating film, and the second insulating film around the semiconductor chip. Formed on the side facing the first insulating film and arranged to overlap the second through hole A sealing layer which is sandwiched between the first insulating film and the second insulating film and which seals the post and the semiconductor chip, and is connected to the second embedded wiring. A wiring formed on the surface of the second insulating film on the opposite side of the sealing layer, a first filler for the conductor, and a second filler for the conductor, and the first A first via hole is formed at a position overlapping the electrode and the first through hole in the insulating film and the adhesive resin layer, and a first via hole is formed at a position overlapping the second embedded wiring in the second insulating film. A second via hole is formed, a third via hole is formed at a position overlapping the post and the second through hole in the first insulating film and the sealing layer, and the first filler is formed in the first filling material. 1 via hole and the first through hole are filled and the first And the second filling material is filled in the third via hole and the second through hole, and is electrically connected to the post and the first embedded wiring. A part of the semiconductor device is buried in the second via hole, and the wiring is electrically connected to the buried wiring.
本発明によれば、半導体装置の表面における配線の自由度を向上させることができる。 According to the present invention, the degree of freedom of wiring on the surface of a semiconductor device can be improved.
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。 Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.
<第1実施形態>
図1は、本発明の第1の実施形態に係る半導体装置1Aの断面図である。この半導体装置1Aは、半導体構成体10をパッケージしたものである。半導体構成体10は、半導体チップ11及び複数の電極12を備える。半導体チップ11は、シリコン基板の半導体基板に集積回路を設けたものである。複数の電極12は半導体チップ11の下面に設けられている。電極12は、Cuからなるものである。なお、電極12は、配線の一部であってもよい。
<First Embodiment>
FIG. 1 is a cross-sectional view of a
図1に示すように、半導体構成体10の下面は、接着樹脂層20により下層絶縁膜30の上面に接着されている。接着樹脂層20は、エポキシ系樹脂といった熱硬化性樹脂からなり、絶縁性を有する。接着樹脂層20は、繊維強化されていない。
As shown in FIG. 1, the lower surface of the
下層絶縁膜30は、繊維強化樹脂膜である。具体的には、下層絶縁膜30は、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂その他のガラス布基材絶縁性樹脂複合材からなる。
下層絶縁膜30及び接着樹脂層20には、電極12と対応する位置にそれぞれビアホール31、21が形成されている。また、下層絶縁膜30の上面には、半導体構成体10と隣接して、導体からなる複数のポスト40が形成されている。下層絶縁膜30には、複数のポスト40と対応する位置にそれぞれビアホール32が形成されている。
The lower insulating
Via
下層絶縁膜30の下面には、ビアホール21、31、32に充填される導体と一体に下層配線33が設けられている。下層配線33は電極12とポスト40とを導通させる。
下層配線33は下層オーバーコート層60により被覆されている。下層オーバーコート層60のうち下層配線33のコンタクトパッド34に重なる部分には、開口61が形成されている。コンタクトパッド34には半田バンプ等が形成される。
On the lower surface of the lower insulating
The
下層絶縁膜30の上面には、半導体構成体10及びポスト40を封止する封止層70が設けられている。封止層70は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂からなる。封止層70は、フィラーを含有した熱硬化性樹脂(例えば、エポキシ樹脂)からなることが好ましい。なお、封止層70は、ガラス布基材絶縁性樹脂のように繊維強化されたものではないが、繊維強化樹脂からなるものとしてもよい。
On the upper surface of the lower insulating
封止層70の上面には、上層絶縁膜80が設けられている。上層絶縁膜80は、繊維強化樹脂膜である。具体的には、上層絶縁膜80は、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂その他のガラス布基材絶縁性樹脂複合材からなる。
An upper insulating
上層絶縁膜80及び封止層70には、複数のポスト40と対応する位置にそれぞれビアホール81、71が形成されている。
上層絶縁膜80の上面には、ビアホール81、71に充填される導体と一体に上層配線83が設けられている。上層配線83はポスト40と導通している。
上層配線83は上層オーバーコート層90により被覆されている。上層オーバーコート層90のうち上層配線83のコンタクトパッド84に重なる部分には、開口91が形成されている。
In the upper insulating
On the upper surface of the upper insulating
The
なお、開口61,91内においてコンタクトパッド34,84の表面には、メッキ(例えば、金メッキからなる単層メッキ、ニッケルメッキ・金メッキからなる二層メッキ等)が形成されていてもよい。
In addition, plating (for example, single-layer plating made of gold plating, double-layer plating made of nickel plating / gold plating, etc.) may be formed on the surfaces of the
下層配線33、上層配線83及びポスト40は、銅若しくはニッケル又は銅とニッケルの積層体からなる。なお、下層配線33、上層配線83及びポスト40が他の金属からなるものとしてもよい。
The
次に、半導体装置1Aの製造方法について説明する。まず、図2に示すように、金属からなる下側基材101上に、下層絶縁膜30、金属層41を順に積層し、ホットプレス成形により図3に示すように一体化する。
下側基材101は、下層絶縁膜30の取り扱いを容易にするためのキャリアであり、具体的には銅箔である。金属層41はポスト40と同じ材料からなる。
このように準備した下層絶縁膜30及び金属層41のサイズは、図1に示された半導体装置1Aをダイシングにより複数個取り出せるようなサイズとなっている。また、下側基材101のサイズは、下層絶縁膜30及び金属層41のサイズよりも大きい。
Next, a method for manufacturing the
The
The sizes of the lower insulating
次に、金属層41をエッチングすることにより、図4に示すように、ポスト40を形成する。次に、図5に示すように、下層絶縁膜30の上面であってポスト40間の位置に接着樹脂層20を塗布し、その上に半導体構成体10をフェースダウンボンディングする。具体的には、非導電性ペースト(NCP;Non-Conductive Paste)を印刷法又はディスペンサ法によって塗布した後、又は非導電性フィルム(NCF;Non-Conductive Film)を
予め供給した後、半導体構成体10の下面を非導電性ペースト又は非導電性フィルムに向けて下降させ、加熱圧着する。非導電性ペースト又は非導電性フィルムが硬化して接着樹脂層20となる。
Next, the
次に、図6に示すように、金属からなる上側基材102の一方の面に上層絶縁膜80が成膜されたものを準備するとともに、熱硬化性樹脂シート70aを準備する。上側基材102の材料は下側基材101の材料と同じであり、上層絶縁膜80の材料は下層絶縁膜30の材料と同じである。熱硬化性樹脂シート70aは、エポキシ系樹脂、ポリイミド系樹脂その他の熱硬化性樹脂にフィラーを含有させ、その熱硬化性樹脂を半硬化状態にしてシート状に成したものである。
Next, as shown in FIG. 6, a material in which an upper insulating
次に、図6に示すように、ポスト40の上に熱硬化性樹脂シート70aを載置し、熱硬化性樹脂シート70a及び半導体構成体10の上に上層絶縁膜80側を下にして上側基材102を載置し、これらを一対の熱盤103,104の間に挟み込む。そして、熱盤103,104によって下側基材101、下層絶縁膜30、熱硬化性樹脂シート70a、上層絶縁膜80及び上側基材102をホットプレスする。加熱加圧によって上層絶縁膜80と下層絶縁膜30との間で熱硬化性樹脂シート70aが圧縮され、硬化することによって半導体構成体10及び接着樹脂層20を封止する封止層70が形成される。
Next, as shown in FIG. 6, a
次に、図8に示すように、下側基材101及び上側基材102をエッチング(例えば、ケミカルエッチング、ウェットエッチング)によって除去する。基材101,102を除去しても、封止層70、上層絶縁膜80及び下層絶縁膜30の積層構造により、十分な強度を確保することができる。また、製造工程中に必要とされる基材101,102を除去するので、完成する半導体装置1Aの厚さを薄くすることができる。
Next, as shown in FIG. 8, the
次に、下層絶縁膜30側から電極12及びポスト40と対応する位置に、電極12及びポスト40が露出するまでレーザーを照射することで、図9に示すように、下層絶縁膜30及び接着樹脂層20にビアホール21、31、32を形成する。また、上層絶縁膜80側からポスト40と対応する位置にレーザーを照射し、上層絶縁膜80及び封止層70にビアホール81、71を形成する。
レーザーとしては炭酸ガスレーザー(CO2レーザー)を用いることが好ましい。下層絶
縁膜30が、繊維強化樹脂からなるためである。なお、ビアホール31、32、81を形成した後に、紫外線レーザー(UVレーザー)又は低出力のCOレーザーによりビアホール21、71を形成してもよい。
次に、ビアホール21、31、32、71、81内をデスミア処理する。
Next, as shown in FIG. 9, the lower insulating
As the laser, a carbon dioxide laser (CO 2 laser) is preferably used. This is because the lower insulating
Next, desmear processing is performed in the via holes 21, 31, 32, 71 and 81.
次に、図10に示すように、無電解メッキ処理、電気メッキ処理を順に行うことによって、上層絶縁膜80及び下層絶縁膜30の表面全体に金属メッキ膜35、85を成膜する。この際、ビアホール21、31、32が金属メッキ膜35の一部によって埋められるとともに、ビアホール71,81が金属メッキ膜85の一部によって埋められる。
Next, as shown in FIG. 10,
次に、図11に示すように、フォトリソグラフィー法及びエッチング法により金属メッキ膜35、85をパターニングすることで、金属メッキ膜35を下層配線33に、金属メッキ膜85を上層配線83に加工する。なお、上述のようなサブトラクティブ法によって下層配線33及び上層配線83のパターンニングを行うのではなく、セミアディティブ法又はフルアディティブ法によって下層配線33及び上層配線83のパターンニングを行ってもよい。
Next, as shown in FIG. 11, the
次に、図12に示すように、下層絶縁膜30の表面上及び下層配線33上に樹脂材料を印刷して、その樹脂材料を硬化させることによって、下層オーバーコート層60をパターニングする。同様に、上層絶縁膜80の表面上及び上層配線83上に上層オーバーコート層90をパターニングする。下層オーバーコート層60及び上層オーバーコート層90のパターニングにより、開口61,91が形成され、開口61,91内でパッド34,84が露出している。
Next, as shown in FIG. 12, the
なお、下層絶縁膜30、下層配線33、上層絶縁膜80及び上層配線83の表面全体にディップコート法又はスピンコート法により感光性樹脂を塗布し、露光・現像することによって、下層オーバーコート層60及び上層オーバーコート層90をパターニングしてもよい。
The
次に、開口61,91内においてパッド34,84の表面に金メッキ又はニッケルメッキ・金メッキを無電界メッキ法により成長させる端子処理を行う。
次に、図13に示すように、ダイシング処理により複数の半導体装置1Aを切り出す。なお、開口61,91内に半田バンプを形成してもよい。
Next, terminal processing is performed in which gold plating or nickel plating / gold plating is grown by electroless plating on the surfaces of the
Next, as shown in FIG. 13, a plurality of
このように製造された半導体装置1Aでは、電極12やポスト40の範囲で任意の位置にビアホール21、31、32、71、81を形成することができるため、ビアホール21、31、32、71、81形成位置の自由度が高くなる。また、ランドが微小となるため、下層配線33や上層配線83の自由度が高くなる。また、ポスト40の代わりにIVH基板を用いる場合には、IVH基板の厚さ以上に中間層を薄くすることができないが、ポスト40を用いる場合には、ポスト40を低くすることで中間層を薄くすることができる。
In the
<第2実施形態>
図14は、本発明の第2の実施形態に係る半導体装置1Bの断面図である。なお、第1実施形態と同様の構成については、同符号を付して説明を割愛する。
本実施形態においては、ビアホール21、31に充填された導体からなる充填材37と、ビアホール32に充填された導体からなる充填材38とが分離している。また、下層絶縁膜30の上面に、埋め込み配線36が設けられている。埋め込み配線36は、配線層36aと、エッチングバリアー層36bとからなり、一端が電極12と対応する位置に、他端がポスト40と対応する位置に設けられている。
<Second Embodiment>
FIG. 14 is a cross-sectional view of a
In the present embodiment, the
図15は埋め込み配線36の平面図である。図15に示すように、埋め込み配線36には、ビアホール21が形成される部分に貫通穴36cが形成されている。充填材37と充填材38とは埋め込み配線36により導通されている。
下層絶縁膜30の下面には、充填材38と一体に形成されたコンタクトパッド34が設けられており、コンタクトパッド34には半田バンプ34aが形成されている。
FIG. 15 is a plan view of the embedded
A
次に、半導体装置1Bの製造方法について説明する。まず、金属層41上に、エッチングバリアー層36b及び配線層36aとなる金属層を順に積層し、パターニングすることで、図16に示すように埋め込み配線36を形成する。金属層41は、配線層36aと同じ金属からなる。
Next, a method for manufacturing the
次に、図17に示すように、下側基材101上に、下層絶縁膜30を積層するとともに、金属層41を埋め込み配線36が形成された面を下層絶縁膜30側に向けて積層する。その後、ホットプレス成形により図18に示すように一体化すると、埋め込み配線36は下層絶縁膜30に埋め込まれる。
Next, as shown in FIG. 17, the lower insulating
次に、金属層41をエッチングすることにより、図19に示すように、ポスト40を形成する。このとき、エッチングバリアー層36bがあるために配線層36aが残存する。
次に、図20に示すように、埋め込み配線36の貫通穴36cが形成された部分に接着樹脂層20を塗布し、その上に電極12が貫通穴36cの上部に配置されるように半導体構成体10をフェースダウンボンディングする。
Next, the
Next, as shown in FIG. 20, the
次に、金属からなる上側基材102の一方の面に上層絶縁膜80が成膜されたものを準備するとともに、熱硬化性樹脂シート70aを準備する。そして、図21に示すように、ポスト40の上に熱硬化性樹脂シート70aを載置し、熱硬化性樹脂シート70a及び半導体構成体10の上に上層絶縁膜80側を下にして上側基材102を載置し、これらを一対の熱盤103,104の間に挟み込む。そして、熱盤103,104によって下側基材101、下層絶縁膜30、熱硬化性樹脂シート70a、上層絶縁膜80及び上側基材102をホットプレスする。加熱加圧によって上層絶縁膜80と下層絶縁膜30との間で熱硬化性樹脂シート70aが圧縮され、硬化することによって、図22に示すように、半導体構成体10及び接着樹脂層20を封止する封止層70が形成される。
Next, a material in which an upper insulating
次に、図23に示すように、下側基材101及び上側基材102をエッチング(例えば、ケミカルエッチング、ウェットエッチング)によって除去する。基材101,102を除去しても、封止層70、上層絶縁膜80及び下層絶縁膜30の積層構造により、十分な強度を確保することができる。また、製造工程中に必要とされる基材101,102を除去するので、完成する半導体装置1Bの厚さを薄くすることができる。
Next, as shown in FIG. 23, the
次に、下層絶縁膜30側から埋め込み配線36の両端部に、電極12及び埋め込み配線36が露出するまでレーザーを照射することで、図24に示すように、下層絶縁膜30及び接着樹脂層20にビアホール21、31、32を形成する。このとき、図25に示すように、埋め込み配線36をマスクとして用い、レーザー光Lが貫通穴36cを通過した部分にのみビアホール21を形成する。
同様に、上層絶縁膜80側からポスト40と対応する位置にレーザーを照射し、上層絶縁膜80及び封止層70にビアホール81、71を形成する。
次に、ビアホール21、31、32、71、81内をデスミア処理する。
Next, the lower insulating
Similarly, a laser is irradiated to the position corresponding to the
Next, desmear processing is performed in the via holes 21, 31, 32, 71 and 81.
次に、図26に示すように、無電解メッキ処理、電気メッキ処理を順に行うことによって、上層絶縁膜80及び下層絶縁膜30の表面全体に金属メッキ膜35、85を成膜する。この際、ビアホール21、31、32が金属メッキ膜35の一部によって埋められるとともに、ビアホール71,81が金属メッキ膜85の一部によって埋められる。
Next, as shown in FIG. 26,
次に、フォトリソグラフィー法及びエッチング法により金属メッキ膜35、85をパターニングすることで、図27に示すように、金属メッキ膜35を充填材37、38に、金属メッキ膜85を上層配線83に加工する。なお、上述のようなサブトラクティブ法によって充填材37、38及び上層配線83のパターンニングを行うのではなく、セミアディティブ法又はフルアディティブ法によって充填材37、38及び上層配線83のパターンニングを行ってもよい。
Next, the
その後、下層絶縁膜30の表面上及び充填材37、38上に樹脂材料を印刷して、その樹脂材料を硬化させることによって、下層オーバーコート層60をパターニングする。同様に、上層絶縁膜80の表面上及び上層配線83上に上層オーバーコート層90をパターニングする。下層オーバーコート層60及び上層オーバーコート層90のパターニングにより、開口61,91が形成され、開口61,91内でパッド34,84が露出している。
Thereafter, the
なお、下層絶縁膜30、下層配線33、上層絶縁膜80及び上層配線83の表面全体にディップコート法又はスピンコート法により感光性樹脂を塗布し、露光・現像することによって、下層オーバーコート層60及び上層オーバーコート層90をパターニングしてもよい。
The
次に、開口61,91内においてパッド34,84の表面に金メッキ又はニッケルメッキ・金メッキを無電界メッキ法により成長させる端子処理を行う。
次に、図28に示すように、ダイシング処理により複数の半導体装置1Bを切り出す。なお、開口61,91内に半田バンプを形成してもよい。
本実施形態においても、ランドが微小となるため、下層配線33や上層配線83の自由度が高くなる。また、埋め込み配線36の貫通穴36cがビアホール21を形成する際のマスクとなるので、ビアホール21を精度よく形成することができる。
Next, terminal processing is performed in which gold plating or nickel plating / gold plating is grown by electroless plating on the surfaces of the
Next, as shown in FIG. 28, a plurality of
Also in this embodiment, since the land is very small, the degree of freedom of the
<変形例1>
なお、図29に示すように、上層絶縁膜80の下面にも埋め込み配線86を設け、ビアホール71、81に充填された導体からなる充填材87によりポスト40と埋め込み配線86とを導通させるとともに、上層絶縁膜80に設けられたビアホール82に充填される導体と一体に上層配線83を設けた構造の半導体装置1Cとしてもよい。
埋め込み配線86は、配線層86aと、エッチングバリアー層86bとからなる。上層絶縁膜80に埋め込み配線86を形成する方法は、下層絶縁膜30の下面に埋め込み配線36を形成する方法と同様である。ビアホール71は、埋め込み配線86の貫通穴86cをマスクとして形成される。
<
As shown in FIG. 29, a buried
The embedded
<変形例2>
あるいは、図30に示すように、ポスト40を上層絶縁膜80の下面に設けるとともに、埋め込み配線36のビアホール32と同位置に貫通穴36dを設け、埋め込み配線36の貫通穴36dをマスクとして封止層70にビアホール72を形成し、ビアホール72に充填材38を充填してもよい。貫通穴36dをマスクとすることで、ビアホール72を精度よく形成することができる。
<Modification 2>
Alternatively, as shown in FIG. 30, the
<第3実施形態>
図31は、本発明の第3の実施形態に係る半導体装置1Eの断面図である。なお、第2実施形態と同様の構成については、同符号を付して説明を割愛する。
本実施形態においては、上層絶縁膜80の下面にポスト40が設けられている。また、埋め込み配線36の一端がポスト40の下部まで延在し、ポスト40の下部であってビアホール32の上部に貫通穴36dが設けられている。
<Third Embodiment>
FIG. 31 is a cross-sectional view of a
In the present embodiment, the
封止層70には、貫通穴36dの上部であってポスト40の下部にビアホール72が設けられている。ビアホール72、32及び貫通穴36dには、充填材38が充填されている。
A via
上層絶縁膜80の下面には、埋め込み配線86が設けられている。埋め込み配線86は、配線層86aと、エッチングバリアー層86bとからなり、一端がポスト40と対応する位置に、他端が半導体構成体10の上部に設けられている。上層絶縁膜80の下面に埋め込み配線86を形成する方法は、下層絶縁膜30の下面に埋め込み配線36を形成する方法と同様である。
A buried
上層絶縁膜80には、上面から埋め込み配線86の半導体構成体10側の端部まで貫通するビアホール82が設けられており、上層絶縁膜80の上面には、ビアホール82に充填される導体と一体に上層配線83が設けられている。
The upper insulating
次に、半導体装置1Bの製造方法について説明する。まず、第2実施例と同様に、図32に示すように、下側基材101と、埋め込み配線36が形成された下層絶縁膜30との積層体に対し、埋め込み配線36の貫通穴36cが形成された部分に接着樹脂層20を塗布し、その上に電極12が貫通穴36cの上部に配置されるように半導体構成体10をフェースダウンボンディングする。
Next, a method for manufacturing the
次に、上側基材102と、埋め込み配線86及びポスト40が形成された上層絶縁膜80との積層体を準備するとともに、熱硬化性樹脂シート70aを準備する。そして、図33に示すように、半導体構成体10の間に熱硬化性樹脂シート70aを載置し、熱硬化性樹脂シート70aの上にポスト40が配置されるように上層絶縁膜80側を下にして上側基材102を載置し、これらを一対の熱盤103,104の間に挟み込む。そして、熱盤103,104によって下側基材101、下層絶縁膜30、熱硬化性樹脂シート70a、上層絶縁膜80及び上側基材102をホットプレスする。加熱加圧によって上層絶縁膜80と下層絶縁膜30との間で熱硬化性樹脂シート70aが圧縮され、硬化することによって、図34に示すように、半導体構成体10及び接着樹脂層20を封止する封止層70が形成される。
Next, a laminate of the
次に、図35に示すように、下側基材101及び上側基材102をエッチング(例えば、ケミカルエッチング、ウェットエッチング)によって除去する。基材101,102を除去しても、封止層70、上層絶縁膜80及び下層絶縁膜30の積層構造により、十分な強度を確保することができる。また、製造工程中に必要とされる基材101,102を除去するので、完成する半導体装置1Eの厚さを薄くすることができる。
Next, as shown in FIG. 35, the
次に、下層絶縁膜30側から埋め込み配線36の両端部に、電極12、ポスト40及び埋め込み配線36が露出するまでレーザーを照射することで、図36に示すように、下層絶縁膜30、接着樹脂層20及び封止層70にビアホール21、31、32、72を形成する。このとき、ビアホール21を形成する際のマスクとして貫通穴36cを用い、ビアホール72を形成する際のマスクとして貫通穴36dを用いる。
同様に、上層絶縁膜80側から埋め込み配線86の端部と対応する位置にレーザーを照射し、上層絶縁膜80にビアホール82を形成する。
次に、ビアホール21、31、32、82内をデスミア処理する。
Next, by irradiating the both ends of the embedded
Similarly, a laser is irradiated from the upper
Next, the desmear process is performed in the via holes 21, 31, 32 and 82.
次に、無電解メッキ処理、電気メッキ処理を順に行うことによって、上層絶縁膜80及び下層絶縁膜30の表面全体に金属メッキ膜35、85を成膜する。この際、ビアホール21、31、32、72が金属メッキ膜35の一部によって埋められるとともに、ビアホール82が金属メッキ膜85の一部によって埋められる。
Next,
次に、図37に示すように、フォトリソグラフィー法及びエッチング法により金属メッキ膜35、85をパターニングすることで、金属メッキ膜35を充填材37、38に、金属メッキ膜85を上層配線83に加工する。なお、上述のようなサブトラクティブ法によって充填材37、38及び上層配線83のパターンニングを行うのではなく、セミアディティブ法又はフルアディティブ法によって充填材37、38及び上層配線83のパターンニングを行ってもよい。
Next, as shown in FIG. 37, the
その後、図38に示すように、下層絶縁膜30の表面上及び充填材37、38上に樹脂材料を印刷して、その樹脂材料を硬化させることによって、下層オーバーコート層60をパターニングする。同様に、上層絶縁膜80の表面上及び上層配線83上に上層オーバーコート層90をパターニングする。下層オーバーコート層60及び上層オーバーコート層90のパターニングにより、開口61,91が形成され、開口61,91内でパッド34,84が露出している。
Thereafter, as shown in FIG. 38, the
なお、下層絶縁膜30、下層配線33、上層絶縁膜80及び上層配線83の表面全体にディップコート法又はスピンコート法により感光性樹脂を塗布し、露光・現像することによって、下層オーバーコート層60及び上層オーバーコート層90をパターニングしてもよい。
The
次に、開口61,91内においてパッド34,84の表面に金メッキ又はニッケルメッキ・金メッキを無電界メッキ法により成長させる端子処理を行う。
次に、図39に示すように、ダイシング処理により複数の半導体装置1Eを切り出す。なお、開口61,91内に半田バンプを形成してもよい。
本実施形態においても、ランドが微小となるため、下層配線33や上層配線83の自由度が高くなる。また、埋め込み配線36の貫通穴36c、36dがビアホール21、72を形成する際のマスクとなるので、ビアホール21、72を精度よく形成することができる。
Next, terminal processing is performed in which gold plating or nickel plating / gold plating is grown by electroless plating on the surfaces of the
Next, as shown in FIG. 39, a plurality of
Also in this embodiment, since the land is very small, the degree of freedom of the
<変形例3>
以上の実施形態において、ピーラブル銅箔板からなる下側基材101Aを用いてもよい。ピーラブル銅箔板は、図40に示すように、銅板や厚手の銅箔等からなるキャリア金属板101cの上面に剥離層101bを形成し、剥離層101bの上面に銅箔101aを電解メッキで形成したものである。
<Modification 3>
In the above embodiment, you may use 101 A of lower base materials which consist of a peelable copper foil board. As shown in FIG. 40, the peelable copper foil plate is formed by forming a
ピーラブル銅箔板からなる下側基材101Aを用いた場合には、図40に示すように、銅箔101aが形成された面に下層絶縁膜30を形成し、下層絶縁膜30上に接着樹脂層20を塗布し、その上に電極12が貫通穴36cの上部に配置されるように半導体構成体10をフェースダウンボンディングする。
When the
次に、金属からなる上側基材102の一方の面に上層絶縁膜80が成膜されたものを準備するとともに、熱硬化性樹脂シート70aを準備する。そして、ポスト40の上に熱硬化性樹脂シート70aを載置し、熱硬化性樹脂シート70a及び半導体構成体10の上に上層絶縁膜80側を下にして上側基材102を載置し、これらをホットプレスすることにより、図41に示すように、半導体構成体10及び接着樹脂層20を封止する封止層70が形成される。
Next, a material in which an upper insulating
次に、図42に示すように、下側基材101Aのキャリア金属板101cを剥離する。その後、図43に示すように、残存した剥離層101b、銅箔101a及び上側基材102をエッチング(例えば、ケミカルエッチング、ウェットエッチング)によって除去する。このように、キャリア金属板101cを剥離して除去することで除去することで、エッチング工程を短縮することができる。
なお、上側基材102にピーラブル銅箔板を用いてもよい。
Next, as shown in FIG. 42, the
Note that a peelable copper foil plate may be used for the
<変形例4>
また、キャリア金属板101cの代わりに、図44〜図46に示すような、樹脂層101eの両面に銅箔101f、101fが形成されてなる既存の基板材料101dを用いてもよい。
<Modification 4>
Moreover, you may use the existing board |
既存の基板材料101dを用いた下側基材101Bを用いた場合には、図44に示すように、銅箔101aが形成された面に下層絶縁膜30を形成し、下層絶縁膜30上に接着樹脂層20を塗布し、その上に電極12が貫通穴36cの上部に配置されるように半導体構成体10をフェースダウンボンディングする。
When the
次に、金属からなる上側基材102の一方の面に上層絶縁膜80が成膜されたものを準備するとともに、熱硬化性樹脂シート70aを準備する。そして、ポスト40の上に熱硬化性樹脂シート70aを載置し、熱硬化性樹脂シート70a及び半導体構成体10の上に上層絶縁膜80側を下にして上側基材102を載置し、これらをホットプレスすることにより、図45に示すように、半導体構成体10及び接着樹脂層20を封止する封止層70が形成される。
Next, a material in which an upper insulating
次に、図46に示すように、下側基材101Bの基板材料101dを剥離する。その後、図43と同様に、残存した剥離層101b、銅箔101a及び上側基材102をエッチング(例えば、ケミカルエッチング、ウェットエッチング)によって除去する。このように、本変形例においても、変形例3と同様の工程により半導体装置を製造することができる。既存の基板材料101Dを用いることで、既存の製造ラインとの整合性が高いという利点がある。
なお、上側基材102に同様の基板材料を用いてもよい。
Next, as shown in FIG. 46, the
Note that the same substrate material may be used for the
また、上記の実施形態において、封止される前の半導体構成体10は、図47(a)〜(c)のいずれかの形状としてもよい。
すなわち、図47(a)に示すように、半導体チップ11の仮面に絶縁膜13を形成し、その絶縁膜13にビアホール14を形成し、電極12の一部によりビアホール14が埋められる形状の半導体構成体10Aとしてもよい。絶縁膜13としては、無機絶縁層(例えば、酸化シリコン層又は窒化シリコン層)若しくは樹脂絶縁層(例えば、ポリイミド樹脂層)又はこれらの積層体である。絶縁膜13が積層体である場合、無機絶縁層が半導体チップ11の下面に成膜され、樹脂絶縁層がその無機絶縁層の表面に成膜されていてもよいし、その逆であってもよい。
In the above-described embodiment, the
That is, as shown in FIG. 47A, a semiconductor having a shape in which an insulating
さらに、図47(b)に示すように、電極12に例えば銅からなるポスト15を凸設した形状の半導体構成体10Bとしてもよい。
あるいは、図47(c)に示すように、電極12及び絶縁膜13を覆うカバーコート16を成膜した形状の半導体構成体10Cとしてもよい。また、図47(b)のようにポスト15が形成されている場合でも、さらに図47(c)のように電極12及び絶縁膜13がカバーコート16によって覆われていてもよい。その場合、ポスト15がカバーコート16によって覆われていてもよいし、覆われていなくてもよい。
Further, as shown in FIG. 47B, a
Alternatively, as shown in FIG. 47C, a
1A、1B、1E 半導体装置
11 半導体チップ
12 電極
20 接着樹脂層
21、31 ビアホール(第1のビアホール)
30 下層絶縁膜(第1の絶縁膜)
32 ビアホール(第3のビアホール)
32、72 ビアホール(第3のビアホール)
33 下層配線(第1の配線)
36 埋め込み配線(埋め込み配線、第1の埋め込み配線)
36c 貫通穴(貫通穴、第1の貫通穴)
36d 貫通穴(第2の貫通穴)
37 充填材(充填材、第1の充填材)
38 充填材(第2の充填材)
40 ポスト
41 金属層
70 封止層
70a 熱硬化性樹脂シート
80 上層絶縁膜(第2の絶縁膜)
71、81 ビアホール(第2のビアホール)
82 ビアホール(第2のビアホール)
83 上層配線(第2の配線、配線)
86 埋め込み配線(第2の埋め込み配線)
101 第1の基材
102 第2の基材
1A, 1B,
30 Lower insulating film (first insulating film)
32 Via hole (third via hole)
32, 72 Via hole (third via hole)
33 Lower layer wiring (first wiring)
36 Embedded wiring (embedded wiring, first embedded wiring)
36c Through hole (through hole, first through hole)
36d Through hole (second through hole)
37 Filler (filler, first filler)
38 Filler (second filler)
40
71, 81 Via hole (second via hole)
82 Via hole (second via hole)
83 Upper layer wiring (second wiring, wiring)
86 Embedded wiring (second embedded wiring)
101
Claims (7)
前記第1工程後に、第2の基材上に形成された第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、
前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、
前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極と重なる位置に第1のビアホールを形成する第4工程と、
前記第3工程後に、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールを形成する第5工程と、
前記第3工程後に、前記第1の絶縁膜のうち前記ポストと重なる位置に第3のビアホールを形成する第6工程と、
前記第4工程及び前記第6工程後に、前記第1の絶縁膜の表面に第1の配線をパターニングして、前記第1の配線の一部を前記第1のビアホール及び前記第3のビアホールに埋めて前記第1の配線を前記電極及び前記ポストに導通させる第7工程と、
前記第5工程後に、前記第2の絶縁膜の表面に第2の配線をパターニングして、前記第2の配線の一部を前記第2のビアホールに埋めて前記第2の配線を前記ポストに導通させる第8工程と、を含むことを特徴とする半導体装置の製造方法。 The conductor post formed on the first insulating film formed on the first substrate is disposed around the semiconductor chip having the electrode formed on the lower surface, and the lower surface of the semiconductor chip is bonded. A first step of adhering to the first insulating film by a resin layer;
After the first step, a thermosetting resin sheet is sandwiched between the second insulating film formed on the second base material and the first insulating film, and the first base material, the first base material, A sealing layer for sealing the semiconductor chip and the post by heating and pressurizing the insulating film, the thermosetting resin sheet, the second insulating film, and the second base material; A second step of forming from a thermosetting resin sheet;
A third step of removing the first base material and the second base material after the second step;
After the third step, a fourth step of forming a first via hole at a position overlapping the electrode in the first insulating film and the adhesive resin layer;
A fifth step of forming a second via hole at a position overlapping the post in the second insulating film and the sealing layer after the third step;
A sixth step of forming a third via hole at a position overlapping the post in the first insulating film after the third step;
After the fourth step and the sixth step, a first wiring is patterned on the surface of the first insulating film, and a part of the first wiring is formed into the first via hole and the third via hole. A seventh step of filling and electrically connecting the first wiring to the electrode and the post;
After the fifth step, the second wiring is patterned on the surface of the second insulating film, a part of the second wiring is buried in the second via hole, and the second wiring is used as the post. And an eighth step of conducting the semiconductor device.
前記第1工程後に、第2の基材上に形成された第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、
前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、
前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記貫通穴と重なる位置に第1のビアホールを形成する第4工程と、
前記第3工程後に、前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールを形成する第5工程と、
前記第4工程後に、導体の充填材を前記第1のビアホール及び前記貫通穴に充填して前記充填材を前記電極及び前記埋め込み配線に導通させる第6工程と、
前記第5工程後に、前記第2の絶縁膜の表面に配線をパターニングして、前記配線の一部を前記第2のビアホールに埋めて前記配線を前記ポストに導通させる第7工程と、を含むことを特徴とする半導体装置の製造方法。 The conductor post formed on the first insulating film is connected to the embedded wiring formed on the first insulating film formed on the first base, and the electrode is formed on the lower surface. The lower surface of the semiconductor chip is adhered to the first insulating film by an adhesive resin layer so as to be disposed around the semiconductor chip and to overlap the electrode in the through hole formed in the embedded wiring. A first step of
After the first step, a thermosetting resin sheet is sandwiched between the second insulating film formed on the second base material and the first insulating film, and the first base material, the first base material, A sealing layer for sealing the semiconductor chip and the post by heating and pressurizing the insulating film, the thermosetting resin sheet, the second insulating film, and the second base material; A second step of forming from a thermosetting resin sheet;
A third step of removing the first base material and the second base material after the second step;
A fourth step of forming a first via hole at a position overlapping the electrode and the through hole in the first insulating film and the adhesive resin layer after the third step;
A fifth step of forming a second via hole at a position overlapping the post in the second insulating film and the sealing layer after the third step;
After the fourth step, a sixth step of filling the first via hole and the through-hole with a conductor filler and electrically connecting the filler to the electrode and the embedded wiring;
After the fifth step, a seventh step of patterning a wiring on the surface of the second insulating film, filling a part of the wiring in the second via hole, and conducting the wiring to the post is included. A method for manufacturing a semiconductor device.
第2の基材上に形成された第2の絶縁膜上に形成された第2の埋め込み配線に接続されているとともに前記第2の絶縁膜上に形成された導体のポストを前記半導体チップの周囲に配置して、且つ、前記第1の埋め込み配線に形成された第2の貫通穴に前記ポストを重ねて、前記第2の絶縁膜と前記第1の絶縁膜との間に熱硬化性樹脂シートを挟んで、前記第1の基材、前記第1の絶縁膜、前記熱硬化性樹脂シート、前記第2の絶縁膜及び前記第2の基材の加熱・加圧をすることによって、前記半導体チップ及び前記ポストを封止する封止層を前記熱硬化性樹脂シートから形成する第2工程と、
前記第2工程後に、前記第1の基材及び前記第2の基材を除去する第3工程と、
前記第3工程後に、前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記第1の貫通穴と重なる位置に第1のビアホールを形成する第4工程と、
前記第3工程後に、前記第2の絶縁膜のうち前記第2の埋め込み配線と重なる位置に第2のビアホールを形成する第5工程と、
前記第3工程後に、前記第1の絶縁膜及び前記封止層のうち前記ポスト及び前記第2の貫通穴と重なる位置に第3のビアホールを形成する第6工程と、
前記第4工程及び前記第6工程後に、導体の第1の充填材を前記第1のビアホール及び前記第1の貫通穴に充填して前記第1の充填材を前記第1の埋め込み配線及び前記電極に導通させるとともに、導体の第2の充填材を前記第3のビアホール及び前記第2の貫通穴に充填して前記第2の充填材を前記ポスト及び前記第1の埋め込み配線に導通させる第7工程と、
前記第5工程後に、前記第2の絶縁膜の表面に配線をパターニングして、前記配線の一部を前記第2のビアホールに埋めて前記配線を前記埋め込み配線に導通させる第8工程と、を含むことを特徴とする半導体装置の製造方法。 The electrode formed on the lower surface of the semiconductor chip is overlaid on the first through hole formed in the first embedded wiring formed on the first insulating film formed on the first base material. A first step of bonding the lower surface of the semiconductor chip to the first insulating film by an adhesive resin layer;
A conductor post connected to the second embedded wiring formed on the second insulating film formed on the second base material and formed on the second insulating film is connected to the semiconductor chip. A thermoset between the second insulating film and the first insulating film is arranged around the second through hole formed in the first embedded wiring and overlapped with the post. By sandwiching a resin sheet, heating and pressurizing the first base material, the first insulating film, the thermosetting resin sheet, the second insulating film, and the second base material, A second step of forming a sealing layer for sealing the semiconductor chip and the post from the thermosetting resin sheet;
A third step of removing the first base material and the second base material after the second step;
A fourth step of forming a first via hole at a position overlapping the electrode and the first through hole in the first insulating film and the adhesive resin layer after the third step;
After the third step, a fifth step of forming a second via hole at a position overlapping the second embedded wiring in the second insulating film;
After the third step, a sixth step of forming a third via hole at a position overlapping the post and the second through hole in the first insulating film and the sealing layer;
After the fourth step and the sixth step, the first via hole and the first through hole are filled with a first filling material of a conductor, and the first filling material is filled with the first embedded wiring and the first filling wire. A second conductive material is filled in the third via hole and the second through hole, and the second filler is conducted to the post and the first embedded wiring. 7 steps,
After the fifth step, an eighth step of patterning a wiring on the surface of the second insulating film, filling a part of the wiring in the second via hole, and conducting the wiring to the embedded wiring; A method for manufacturing a semiconductor device, comprising:
下面が前記第1の絶縁膜に向いた半導体チップと、
前記半導体チップの下面に形成された電極と、
前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、
前記半導体チップの周囲において前記第1の絶縁膜上に形成された導体のポストと、
前記第1の絶縁膜上に形成され、前記ポスト及び前記半導体チップを封止した封止層と、
前記封止層上に形成され、前記第1の絶縁膜との間に前記封止層を挟み込んだ第2の絶縁膜と、
前記封止層の反対側となる前記第1の絶縁膜の表面に形成された第1の配線と、
前記封止層の反対側となる前記第2の絶縁膜の表面に形成された第2の配線と、を備え、
前記第1の絶縁膜及び前記接着樹脂層のうち前記電極と重なる位置に第1のビアホールが形成され、
前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールが形成され、
前記第1の絶縁膜のうち前記ポストと重なる位置に第3のビアホールが形成され、
前記第1の配線の一部が前記第1のビアホール及び前記第3のビアホールに埋められて、前記第1の配線が前記ポスト及び前記電極に導通され、
前記第2の配線の一部が前記第2のビアホールに埋められて、前記第2の配線が前記ポストに導通されていることを特徴とする半導体装置。 A first insulating film;
A semiconductor chip having a lower surface facing the first insulating film;
An electrode formed on the lower surface of the semiconductor chip;
An adhesive resin layer sandwiched between the lower surface of the semiconductor chip and the first insulating film and bonding the lower surface of the semiconductor chip to the first insulating film;
A conductor post formed on the first insulating film around the semiconductor chip;
A sealing layer formed on the first insulating film and sealing the post and the semiconductor chip;
A second insulating film formed on the sealing layer and sandwiching the sealing layer with the first insulating film;
A first wiring formed on the surface of the first insulating film on the opposite side of the sealing layer;
A second wiring formed on the surface of the second insulating film on the opposite side of the sealing layer,
A first via hole is formed at a position overlapping the electrode in the first insulating film and the adhesive resin layer,
A second via hole is formed at a position overlapping the post in the second insulating film and the sealing layer;
A third via hole is formed at a position overlapping the post in the first insulating film;
A part of the first wiring is buried in the first via hole and the third via hole, and the first wiring is electrically connected to the post and the electrode;
A semiconductor device, wherein a part of the second wiring is buried in the second via hole, and the second wiring is electrically connected to the post.
前記第1の絶縁膜上に形成され、貫通穴を有した埋め込み配線と、
下面が前記第1の絶縁膜に向いた半導体チップと、
前記半導体チップの下面に形成され、前記貫通穴に重なるように配置された電極と、
前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、
前記半導体チップの周囲において前記第1の絶縁膜上に形成され、前記埋め込み配線に接続された導体のポストと、
前記第1の絶縁膜上に形成され、前記ポスト及び前記半導体チップを封止した封止層と、
前記封止層上に形成され、前記第1の絶縁膜との間に前記封止層を挟み込んだ第2の絶縁膜と、
前記封止層の反対側となる前記第2の絶縁膜の表面に形成された配線と、
導体の充填材と、を備え、
前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記貫通穴と重なる位置に第1のビアホールが形成され、
前記第2の絶縁膜及び前記封止層のうち前記ポストと重なる位置に第2のビアホールが形成され、
前記充填材が前記第1のビアホール及び前記貫通穴に埋められて、前記充填材が前記電極及び前記埋め込み配線に導通され、
前記配線の一部が前記第2のビアホールに埋められて、前記配線が前記ポストに導通されていることを特徴とする半導体装置。 A first insulating film;
An embedded wiring formed on the first insulating film and having a through hole;
A semiconductor chip having a lower surface facing the first insulating film;
An electrode formed on the lower surface of the semiconductor chip and disposed so as to overlap the through hole;
An adhesive resin layer sandwiched between the lower surface of the semiconductor chip and the first insulating film and bonding the lower surface of the semiconductor chip to the first insulating film;
A conductor post formed on the first insulating film around the semiconductor chip and connected to the embedded wiring;
A sealing layer formed on the first insulating film and sealing the post and the semiconductor chip;
A second insulating film formed on the sealing layer and sandwiching the sealing layer with the first insulating film;
Wiring formed on the surface of the second insulating film on the opposite side of the sealing layer;
A conductor filler;
A first via hole is formed at a position overlapping the electrode and the through hole in the first insulating film and the adhesive resin layer,
A second via hole is formed at a position overlapping the post in the second insulating film and the sealing layer;
The filler is embedded in the first via hole and the through hole, and the filler is electrically connected to the electrode and the embedded wiring;
A semiconductor device, wherein a part of the wiring is buried in the second via hole, and the wiring is conducted to the post.
前記第1の絶縁膜上に形成され、第1の貫通穴及び第2の貫通穴を有した第1の埋め込み配線と、
下面が前記第1の絶縁膜に向いた半導体チップと、
前記半導体チップの下面に形成され、前記第1の貫通穴に重なるように配置された電極と、
前記半導体チップの下面と前記第1の絶縁膜の間に挟まれて、前記半導体チップの下面を前記第1の絶縁膜に接着した接着樹脂層と、
前記第1の絶縁膜との間に前記半導体チップを置いて前記第1の絶縁膜に対向した第2の絶縁膜と、
前記第2の絶縁膜の前記第1の絶縁膜に対向する側に形成された第2の埋め込み配線と、
前記半導体チップの周囲において前記第2の絶縁膜の前記第1の絶縁膜に対向する側に形成され、前記第2の貫通穴に重なるように配置され、前記第2の埋め込み配線に接続された導体のポストと、
前記第1の絶縁膜と前記第2の絶縁膜との間に挟まれ、前記ポスト及び前記半導体チップを封止した封止層と、
前記封止層の反対側となる前記第2の絶縁膜の表面に形成された配線と、
導体の第1の充填材と、
導体の第2の充填材と、を備え、
前記第1の絶縁膜及び前記接着樹脂層のうち前記電極及び前記第1の貫通穴と重なる位置に第1のビアホールが形成され、
前記第2の絶縁膜のうち前記第2の埋め込み配線と重なる位置に第2のビアホールが形成され、
前記第1の絶縁膜及び前記封止層のうち前記ポスト及び前記第2の貫通穴と重なる位置に第3のビアホールが形成され、
前記第1の充填材が前記第1のビアホール及び前記第1の貫通穴に充填されているとともに前記第1の埋め込み配線及び前記電極に導通し、
前記第2の充填材が前記第3のビアホール及び前記第2の貫通穴に充填されているとともに前記ポスト及び前記第1の埋め込み配線に導通し、
前記配線の一部が前記第2のビアホールに埋められて、前記配線が前記埋め込み配線に導通していることを特徴とする半導体装置。 A first insulating film;
A first embedded wiring formed on the first insulating film and having a first through hole and a second through hole;
A semiconductor chip having a lower surface facing the first insulating film;
An electrode formed on the lower surface of the semiconductor chip and disposed to overlap the first through hole;
An adhesive resin layer sandwiched between the lower surface of the semiconductor chip and the first insulating film and bonding the lower surface of the semiconductor chip to the first insulating film;
A second insulating film facing the first insulating film by placing the semiconductor chip between the first insulating film and the first insulating film;
A second embedded wiring formed on a side of the second insulating film facing the first insulating film;
Formed on the side of the second insulating film facing the first insulating film around the semiconductor chip, arranged to overlap the second through hole, and connected to the second embedded wiring A conductor post;
A sealing layer sandwiched between the first insulating film and the second insulating film and sealing the post and the semiconductor chip;
Wiring formed on the surface of the second insulating film on the opposite side of the sealing layer;
A first filler for the conductor;
A second filler for the conductor,
A first via hole is formed at a position overlapping the electrode and the first through hole in the first insulating film and the adhesive resin layer,
A second via hole is formed at a position overlapping the second embedded wiring in the second insulating film;
A third via hole is formed at a position overlapping the post and the second through hole in the first insulating film and the sealing layer,
The first filler is filled in the first via hole and the first through hole and is electrically connected to the first embedded wiring and the electrode;
The second filler is filled in the third via hole and the second through hole and is electrically connected to the post and the first embedded wiring;
A part of the wiring is buried in the second via hole, and the wiring is electrically connected to the buried wiring.
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- 2011-10-03 JP JP2011218889A patent/JP2012015546A/en active Pending
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