JP2012009735A

JP2012009735A - Method of manufacturing storage

Info

Publication number: JP2012009735A
Application number: JP2010146103A
Authority: JP
Inventors: Akira Kochiyama; 彰河内山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-06-28
Filing date: 2010-06-28
Publication date: 2012-01-12

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a storage in which surface oxidation of a memory layer can be suppressed when the memory layer is divided.SOLUTION: On a substrate 2 where a lower electrode 11 is formed, a memory layer material film 13A and an upper electrode material film 12A are formed sequentially. A photoresist film 31 is formed on the upper electrode material film 12. By performing dry etching using the photoresist film 31 as a mask, the upper electrode material film 12A and the memory layer material film 13A are etched in this order thus forming an upper electrode 12 and a memory layer 13 in the shape of a line (linearly). The photoresist film 31 is then peeled off by dry process using inductive coupling plasma or magnetic neutral line discharge plasma. Since the memory layer material film 13A or a memory layer 13 does not touch an etching chemical, surface oxidation of the memory layer 13 can be suppressed.

Description

本発明は、複数の記憶素子を備えた記憶装置の製造方法に関する。 The present invention relates to a method for manufacturing a memory device including a plurality of memory elements.

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated circuit）や信号処理回路と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。 In information devices such as computers, DRAM (Dynamic Random Access Memory) having a high-speed operation and a high density is widely used as a random access memory. However, a DRAM has a higher manufacturing cost because a manufacturing process is more complicated than a general logic circuit LSI (Large Scale Integrated circuit) or signal processing circuit used in an electronic device. The DRAM is a volatile memory in which information disappears when the power is turned off, and it is necessary to frequently perform a refresh operation, that is, an operation of reading, amplifying, and rewriting the written information (data).

そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。 Therefore, conventionally, as a non-volatile memory in which information is not lost even when the power is turned off, for example, flash memory, FeRAM (Ferroelectric Random Access Memory) (ferroelectric memory) and MRAM (Magnetoresistive Random Access Memory) (magnetic memory element) Etc. have been proposed. In the case of these memories, it is possible to keep the written information for a long time without supplying power. However, each of these memories has advantages and disadvantages. That is, the flash memory has a high degree of integration but is disadvantageous in terms of operation speed. FeRAM is limited in microfabrication for high integration and has a problem in the manufacturing process. MRAM has a problem of power consumption.

そこで、次世代不揮発メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）やＰＣＭ（Phase Change Memory）（相変化型メモリ）といった新しいタイプの記憶素子が提案されている。 In view of this, new types of storage elements such as ReRAM (Resistive Random Access Memory) (resistance change memory) and PCM (Phase Change Memory) have been proposed as next-generation nonvolatile memories.

このような抵抗変化型の記憶装置の製造工程では、シリコンウェハに形成された下部電極上に、イオン導電体などよりなる記録層と、上部電極とを順に形成する。ところが、記録層を構成するイオン導電体は、従来の半導体製造プロセスでは未経験の材料であり、従来から用いられてきた膜堆積方法やＲＩＥ（Reactive Ion Etching）などのエッチング方法で成膜・加工すると良好な特性が得られなかった。そのため、従来では、例えば記録層および上部電極を共通層として形成し、エッチングを不要とすることが提案されている（例えば、特許文献１参照。）。 In the manufacturing process of such a resistance change type memory device, a recording layer made of an ion conductor or the like and an upper electrode are sequentially formed on the lower electrode formed on the silicon wafer. However, the ionic conductor constituting the recording layer is an inexperienced material in the conventional semiconductor manufacturing process, and when the film is formed and processed by a conventionally used film deposition method or an etching method such as RIE (Reactive Ion Etching). Good characteristics could not be obtained. For this reason, conventionally, for example, it has been proposed that the recording layer and the upper electrode are formed as a common layer so that etching is unnecessary (see, for example, Patent Document 1).

特開２００６−４０９４６号公報JP 2006-40946 A

特許文献１のように記録層および上部電極を共通層とすると、容量が大きくなって高速動作が難しくなるので、記録層および上部電極をエッチングによりライン状、あるいはビット毎に分断加工することはほぼ不可欠である。しかしながら、従来では、分断加工の過程で記録層の表面に酸化膜が形成されてしまい、書き込み・消去の動作が不可能となってしまうという問題が生じていた。抵抗変化型メモリの材料は、上述したように従来の半導体製造プロセスでは良好な加工ができず、記憶素子の特性を損なうことなく記録層および上部電極を所望の形状に分断加工する方法の確立が望まれていた。 If the recording layer and the upper electrode are used as a common layer as in Patent Document 1, the capacity becomes large and high-speed operation becomes difficult. Therefore, it is almost impossible to cut the recording layer and the upper electrode in a line or every bit by etching. It is essential. However, conventionally, an oxide film is formed on the surface of the recording layer in the process of dividing, which causes a problem that writing / erasing operations are impossible. As described above, the resistance change type memory material cannot be satisfactorily processed in the conventional semiconductor manufacturing process, and a method for dividing the recording layer and the upper electrode into a desired shape without damaging the characteristics of the memory element has been established. It was desired.

本発明はかかる問題点に鑑みてなされたもので、その目的は、記憶層を分断加工する際に記憶層の表面酸化を抑えることが可能な記憶装置の製造方法を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a method for manufacturing a memory device capable of suppressing the surface oxidation of the memory layer when the memory layer is divided.

本発明の記憶装置の製造方法は、下部電極および上部電極の間に、電圧印加によって抵抗値が可逆的に変化する記憶層を有する複数の記憶素子を形成するものであって、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）下部電極の上に、記憶層材料膜および上部電極材料膜をこの順に形成する工程
（Ｂ）上部電極材料膜の上にフォトレジスト膜を形成する工程
（Ｃ）フォトレジスト膜をマスクとして上部電極材料膜および記憶層材料膜をエッチングすることにより、上部電極および記憶層を形成する工程
（Ｄ）フォトレジスト膜をドライプロセスにより剥離する工程 A method for manufacturing a memory device according to the present invention is to form a plurality of memory elements having a memory layer whose resistance value reversibly changes by voltage application between a lower electrode and an upper electrode. ) To (D).
(A) Step of forming a memory layer material film and an upper electrode material film in this order on the lower electrode (B) Step of forming a photoresist film on the upper electrode material film (C) Using the photoresist film as a mask A step of forming the upper electrode and the memory layer by etching the upper electrode material film and the memory layer material film (D) A step of peeling the photoresist film by a dry process

本発明の記憶装置の製造方法によれば、フォトレジスト膜をドライプロセスにより除去するようにしたので、記憶層を分断加工する際に、記録層材料膜または記憶層がウェットエッチング用の薬液に触れることがなくなり、記憶層の表面酸化を抑えることが可能となる。 According to the method for manufacturing a memory device of the present invention, since the photoresist film is removed by a dry process, the recording layer material film or the memory layer touches the chemical solution for wet etching when the memory layer is divided. Therefore, the surface oxidation of the storage layer can be suppressed.

本発明の一実施の形態に係る記憶装置の製造方法により製造される記憶装置の断面図である。It is sectional drawing of the memory | storage device manufactured with the manufacturing method of the memory | storage device which concerns on one embodiment of this invention. 図１に示した記憶素子の構成を表す斜視図である。FIG. 2 is a perspective view illustrating a configuration of a memory element illustrated in FIG. 1. 図１に示した記憶装置の製造方法を工程順に表す断面図である。FIG. 4 is a cross-sectional view illustrating a method of manufacturing the memory device illustrated in FIG. 1 in order of steps. フォトレジスト膜を剥離する工程で用いるエッチング装置の一例を表す断面図である。It is sectional drawing showing an example of the etching apparatus used at the process of peeling a photoresist film. エッチング装置の他の例を表す断面図である。It is sectional drawing showing the other example of an etching apparatus. 本発明の実施例および比較例の記憶素子の断面の透過型顕微鏡写真である。It is a transmission-type microscope picture of the cross section of the memory element of the Example of this invention, and a comparative example. 本発明の実施例および比較例の記憶素子のＩ−Ｖ特性を表す図である。It is a figure showing the IV characteristic of the memory element of the Example of this invention, and a comparative example.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．実施例 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The description will be given in the following order.
1. Embodiment 2. FIG. Example

図１は、本発明の一実施の形態に係る記憶装置の製造方法によって製造される記憶装置１の断面構成を表したものである。この記憶装置１は、シリコンウェハなどの基板２に、複数の記憶素子３を例えば列状やマトリクス状に配列したものである。各記憶素子３は、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードが接続されることによりメモリセルを構成しており、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続されている。 FIG. 1 shows a cross-sectional configuration of a storage device 1 manufactured by a method for manufacturing a storage device according to an embodiment of the present invention. In this storage device 1, a plurality of storage elements 3 are arranged on a substrate 2 such as a silicon wafer in, for example, a row or a matrix. Each storage element 3 constitutes a memory cell by connecting a MOS transistor or a diode for element selection as necessary, and further, a sense amplifier, an address decoder, a write / erase via a wiring・ It is connected to the readout circuit.

各記憶素子３は、例えば、下部電極１１と上部電極１２との間に、電圧印加によって抵抗値が可逆的に変化する記憶層１３を有している。記憶層１３は、例えば、イオン源層１３Ａと、抵抗変化層１３Ｂとを有している。 Each storage element 3 includes, for example, a storage layer 13 between the lower electrode 11 and the upper electrode 12 whose resistance value reversibly changes when a voltage is applied. The memory layer 13 includes, for example, an ion source layer 13A and a resistance change layer 13B.

下部電極１１は、例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路（図示せず）が形成されたシリコンウェハよりなる基板２上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１１は、例えば、直径が１００ｎｍΦ程度であり、窒化チタン（ＴｉＮ）により構成されている。下部電極１１の構成材料としては、窒化チタン（ＴｉＮ）のほか、半導体プロセスに用いられる配線材料、具体的には、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化タンタル（ＴａＮ）などが挙げられる。 The lower electrode 11 is provided on the substrate 2 made of a silicon wafer on which, for example, a CMOS (Complementary Metal Oxide Semiconductor) circuit (not shown) is formed, and serves as a connection portion with the CMOS circuit portion. For example, the lower electrode 11 has a diameter of about 100 nmΦ and is made of titanium nitride (TiN). As a constituent material of the lower electrode 11, in addition to titanium nitride (TiN), wiring materials used in semiconductor processes, specifically, W (tungsten), WN (tungsten nitride), tantalum nitride (TaN), and the like can be given. .

上部電極１２は、下部電極１１と同様に公知の半導体プロセスに用いられる配線材料、具体的には例えばタングステン（Ｗ）により構成されている。 The upper electrode 12 is made of a wiring material used in a known semiconductor process, specifically, for example, tungsten (W), like the lower electrode 11.

イオン源層１３Ａは、例えば、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層１３Ａは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層１３Ａは、例えば、厚みが６０ｎｍ程度であり、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＧｅＴｅＣｕＺｒＡｌの組成のイオン源層材料により構成されている。なお、イオン源層１３Ａは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。 The ion source layer 13A includes, for example, at least one chalcogen element among tellurium (Te), sulfur (S), and selenium (Se) as an ion conductive material to be anionized. In addition, the ion source layer 13A includes zirconium (Zr) and / or copper (Cu) as a metal element that can be cationized, and aluminum (Al) and / or germanium (Ge) as an element that forms an oxide at the time of erasing. It is out. Specifically, the ion source layer 13A has a thickness of, for example, about 60 nm and is made of an ion source layer material having a composition of ZrTeAl, ZrTeAlGe, CuZrTeAl, GeTeCuZrAl. In addition to the above, the ion source layer 13A may contain other elements such as silicon (Si).

抵抗変化層１３Ｂは、イオン源層１３Ａと下部電極１１との間に設けられ、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層１３Ａよりも抵抗値の高い材料により構成されている。抵抗変化層１３Ｂは、ＺｒあるいはＺｒとＣｕ，Ａｌ−カルコゲナイドからなるイオン源層１３Ａと接していても安定である絶縁体あるいは半導体であればいずれの物質により構成してもよいが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。また、この他、遷移金属酸化膜やＡｌＴｅ、Ａｌ₂Ｏ₃ などでもよい。抵抗変化層１３Ｂの厚みは、例えば１ｎｍ程度である。 The resistance change layer 13B is provided between the ion source layer 13A and the lower electrode 11, and has a function of stabilizing information retention characteristics as an electric conduction barrier, and has a resistance value higher than that of the ion source layer 13A. It is composed of high materials. The resistance change layer 13B may be made of any material as long as it is a stable insulator or semiconductor even if it is in contact with the ion source layer 13A made of Zr or Zr and Cu, Al-chalcogenide. Examples thereof include rare earth elements such as (gadolinium), oxides or nitrides containing at least one of Al, Mg (magnesium), Ta, Si (silicon), and Cu. In addition, a transition metal oxide film, AlTe, Al ₂ O ₃ or the like may be used. The thickness of the resistance change layer 13B is, for example, about 1 nm.

図２は、図１に示した記憶素子３の構成の一例を表したものである。なお、図２では、隣接する二つの記憶素子３を表している。各記憶素子３の下部電極１１は、金属プラグよりなる導電性接続部２１を介して、基板２（図２には図示せず、図１参照。）に設けられたトランジスタ２２のソースまたはドレインの一方に接続されている。トランジスタ２２のゲートには、記憶素子３の一方のアドレス配線であるワード線２３が接続されている。トランジスタ２２のソースまたはドレインの他方には、金属プラグよりなる導電性接続部２４を介して、記憶素子３の他方のアドレス配線であるビット線２５が接続されている。上部電極１２および記憶層１３は、例えば、隣接する記憶素子３の下部電極１１に共通のライン状（線状）に設けられており、上部電極１２はビット線を兼ねている。なお、上部電極１２および記憶層１３の延長方向は、図１においては紙面に直交する方向である。 FIG. 2 shows an example of the configuration of the memory element 3 shown in FIG. In FIG. 2, two adjacent memory elements 3 are shown. The lower electrode 11 of each memory element 3 is connected to the source or drain of a transistor 22 provided on the substrate 2 (not shown in FIG. 2, see FIG. 1) via a conductive connection portion 21 made of a metal plug. Connected to one side. A word line 23 that is one address wiring of the memory element 3 is connected to the gate of the transistor 22. The other of the source and drain of the transistor 22 is connected to a bit line 25 which is the other address wiring of the memory element 3 through a conductive connection portion 24 made of a metal plug. For example, the upper electrode 12 and the memory layer 13 are provided in a common line shape (line shape) with the lower electrode 11 of the adjacent memory element 3, and the upper electrode 12 also serves as a bit line. The extending direction of the upper electrode 12 and the memory layer 13 is a direction orthogonal to the paper surface in FIG.

この記憶装置１は、例えば、次のようにして製造することができる。 The storage device 1 can be manufactured, for example, as follows.

まず、図３（Ａ）に示したように、トランジスタ２２，ワード線２３，ビット線２５等を含むＣＭＯＳ回路が形成されたシリコンウェハよりなる基板２上に、例えば窒化チタン（ＴｉＮ）よりなる下部電極１１を形成する。 First, as shown in FIG. 3A, a lower portion made of, for example, titanium nitride (TiN) is formed on a substrate 2 made of a silicon wafer on which a CMOS circuit including transistors 22, word lines 23, bit lines 25, and the like is formed. The electrode 11 is formed.

次いで、同じく図３（Ａ）に示したように、例えばスパッタ法により、ＧｄＯ₂よりなる抵抗変化層材料膜１３Ｂ１と、ＧｅＴｅＣｕＺｒＡｌよりなるイオン源層材料膜１３Ａ１と、タングステン（Ｗ）よりなる上部電極材料膜１２Ａとを順に形成する。 Next, as shown in FIG. 3A, the resistance change layer material film 13B1 made of GdO ₂ , the ion source layer material film 13A1 made of GeTeCuZrAl, and the upper electrode made of tungsten (W), for example, by sputtering. The material film 12A is formed in order.

続いて、図３（Ｂ）に示したように、上部電極材料膜１２の上にフォトレジストを塗布し、露光および現像することにより、所望のパターンを有するフォトレジスト膜３１を形成する。具体的には、フォトレジスト膜３１は、例えば、隣接する記憶素子３の下部電極１１に共通のライン状（線状）に形成する。 Subsequently, as shown in FIG. 3B, a photoresist film 31 having a desired pattern is formed by applying a photoresist on the upper electrode material film 12, exposing and developing. Specifically, the photoresist film 31 is formed, for example, in a line shape (linear shape) common to the lower electrodes 11 of the adjacent memory elements 3.

そののち、図３（Ｃ）に示したように、例えば真空中でフォトレジスト膜３１をマスクとしたドライエッチングを行うことにより、上部電極材料膜１２Ａ, イオン源層材料膜１３Ａ１および抵抗変化層材料膜１３Ｂ１をこの順にエッチングする。エッチングは、例えば、真空中で、磁気中性線放電プラズマエッチング装置を用いて行うことができる。これにより、上部電極１２と、イオン源層１３Ａおよび抵抗変化層１３Ｂを有する記憶層１３とが分断加工され、隣接する記憶素子３の下部電極１１に共通のライン状（線状）（図３（Ｃ）において紙面に直交する方向）に形成される。 After that, as shown in FIG. 3C, by performing dry etching using the photoresist film 31 as a mask in a vacuum, for example, the upper electrode material film 12A, the ion source layer material film 13A1, and the resistance change layer material The film 13B1 is etched in this order. Etching can be performed, for example, in a vacuum using a magnetic neutral line discharge plasma etching apparatus. As a result, the upper electrode 12 and the memory layer 13 having the ion source layer 13A and the resistance change layer 13B are divided and processed in a line shape (line shape) common to the lower electrode 11 of the adjacent memory element 3 (FIG. 3 ( (C) in a direction perpendicular to the paper surface).

上部電極１２および記憶層１３を形成したのち、図３（Ｄ）に示したように、同一の真空を保ったまま、フォトレジスト膜３１を剥離する。このとき、フォトレジスト膜３１の剥離をドライプロセスで行う。これにより、記憶層１３を分断加工する際に、イオン源層材料膜１３Ａ，抵抗変化層材料膜１３Ｂ１または記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化を抑えることが可能となる。 After forming the upper electrode 12 and the memory layer 13, as shown in FIG. 3D, the photoresist film 31 is peeled off while maintaining the same vacuum. At this time, the photoresist film 31 is removed by a dry process. Thereby, when the memory layer 13 is divided, the ion source layer material film 13A, the resistance change layer material film 13B1, or the memory layer 13 is not exposed to the chemical solution for wet etching, and the surface oxidation of the memory layer 13 is suppressed. It becomes possible.

フォトレジスト膜３１を剥離する工程は、図４または図５に示したように、誘導結合型プラズマ（ＩＣＰ；Inductively Coupled Plasma）または磁気中性線放電（ＮＬＤ；Magnetic Neutral Loop Discharge）プラズマを用いて行うことが好ましい。誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置では、プラズマ発生源が処理対象である基板２の上流に設けられているので、基板２の表面から離れた場所で反応プラズマを効率的に作り出すことが可能である。よって、遠隔でのプラズマの利用によって基板２および記憶素子３に対するダメージを低減することが可能となる。 The step of removing the photoresist film 31 is performed using inductively coupled plasma (ICP) or magnetic neutral loop discharge (NLD) plasma, as shown in FIG. 4 or FIG. Preferably it is done. In the photoresist stripping apparatus using inductively coupled plasma or magnetic neutral discharge plasma, the plasma generation source is provided upstream of the substrate 2 to be processed, so that the reactive plasma is provided at a location away from the surface of the substrate 2. Can be produced efficiently. Therefore, it is possible to reduce damage to the substrate 2 and the memory element 3 by using plasma remotely.

図４は、誘導結合型プラズマ発生源４１を有するプラズマ発生装置４０の一例を表したものである。このプラズマ発生装置４０は、上流側にプラズマ発生空間としての上部処理室４２Ａを有し、下流側に基板２が設置される下部処理室４２Ｂを有している。誘導結合型プラズマ発生源４１は、上部処理室４２Ａの周囲に設けられたアンテナコイル４１Ａと、電源４１Ｂとを有している。下部処理室４２Ｂの下面には、基板２を載せる載置台４３が設けられ、下部処理室４２Ｂの側面には排気口４４が設けられている。載置台４３には、電源４５が接続されている。下部処理室４２Ｂの下面と載置台４３との間は、封止部材４６により密封されている。 FIG. 4 shows an example of a plasma generator 40 having an inductively coupled plasma generation source 41. The plasma generation apparatus 40 has an upper processing chamber 42A as a plasma generation space on the upstream side, and a lower processing chamber 42B in which the substrate 2 is installed on the downstream side. The inductively coupled plasma generation source 41 includes an antenna coil 41A provided around the upper processing chamber 42A and a power source 41B. A mounting table 43 on which the substrate 2 is placed is provided on the lower surface of the lower processing chamber 42B, and an exhaust port 44 is provided on a side surface of the lower processing chamber 42B. A power supply 45 is connected to the mounting table 43. A space between the lower surface of the lower processing chamber 42 </ b> B and the mounting table 43 is sealed with a sealing member 46.

図５は、磁気中性線放電プラズマ発生源５１を有するプラズマ発生装置５０の一例を表したものである。このプラズマ発生装置５０は、上流側にプラズマ発生空間としての上部処理室５２Ａを有し、下流側に基板２が設置される下部処理室５２Ｂを有している。磁気中性線放電プラズマ発生源５１は、上部処理室５２Ａの周囲に設けられたアンテナコイル５１Ａおよび電磁コイル５１Ｂと、電源５１Ｃとを有している。下部処理室５２Ｂの下面には、基板２を載せる載置台５３が設けられ、下部処理室５２Ｂの側面には排気口５４が設けられている。載置台５３には、電源５５が接続されている。下部処理室５２Ｂの下面と載置台５３との間は、封止部材５６により密封されている。 FIG. 5 shows an example of a plasma generation apparatus 50 having a magnetic neutral line discharge plasma generation source 51. The plasma generation apparatus 50 has an upper processing chamber 52A as a plasma generation space on the upstream side and a lower processing chamber 52B in which the substrate 2 is installed on the downstream side. The magnetic neutral line discharge plasma generation source 51 includes an antenna coil 51A and an electromagnetic coil 51B provided around the upper processing chamber 52A, and a power source 51C. A mounting table 53 on which the substrate 2 is placed is provided on the lower surface of the lower processing chamber 52B, and an exhaust port 54 is provided on a side surface of the lower processing chamber 52B. A power supply 55 is connected to the mounting table 53. A space between the lower surface of the lower processing chamber 52 </ b> B and the mounting table 53 is sealed by a sealing member 56.

フォトレジスト膜３１を剥離する工程は、酸素ガスを含む雰囲気中で行うことが好ましい。酸素ガスは、フォトレジスト膜３１の除去に最も適しているプロセスガスである。また、図４または図５に示したような誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置を用いた場合には、プロセスガスとして酸素ガスを用いても、フォトレジスト膜３１の下地である記憶層１３等の酸化を抑制することが可能である。 The step of removing the photoresist film 31 is preferably performed in an atmosphere containing oxygen gas. The oxygen gas is the most suitable process gas for removing the photoresist film 31. Further, when a photoresist stripping apparatus using inductively coupled plasma or magnetic neutral line discharge plasma as shown in FIG. 4 or FIG. 5 is used, even if oxygen gas is used as the process gas, the photoresist film It is possible to suppress oxidation of the memory layer 13 and the like that are the base of 31.

フォトレジスト膜３１を剥離する工程は、Ｈ₂，不活性ガスおよびＮＨ₃からなる群のうち少なくとも一つを含むと共に酸素を含まない雰囲気中で行うようにしてもよい。この場合には、図４または図５に示した誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置を用いてもよいし、あるいは、通常のプラズマ発生装置を用いることも可能である。通常のプラズマ発生装置を用いた場合にも、酸素を含まない雰囲気中であれば、フォトレジスト膜３１の下地である記憶層１３等に表面酸化膜が生じることが抑制される。 The step of removing the photoresist film 31 may be performed in an atmosphere containing at least one of the group consisting of H ₂ , inert gas, and NH ₃ and not containing oxygen. In this case, the photoresist stripping apparatus using the inductively coupled plasma or the magnetic neutral discharge plasma shown in FIG. 4 or 5 may be used, or a normal plasma generator may be used. It is. Even when a normal plasma generator is used, the generation of a surface oxide film on the memory layer 13 or the like that is the base of the photoresist film 31 is suppressed if the atmosphere does not contain oxygen.

一方、従来では、フォトレジスト膜の除去を、ウェット処理、またはバレル型プラズマアッシャーを用いたドライ処理とウェット処理との併用により行っていた。ウェット処理では、長時間大気環境に基板がさらされることや、剥離に用いる薬液の影響により、酸化環境にウェハを露呈することになっていた。そのため、フォトレジスト膜から露出した記憶層の側面に表面酸化膜が生じてしまっていた。また、バレル型プラズマアッシャーは、ウェハへのプラズマダメージの問題を抱えており、従来ではドライ処理のみによりフォトレジスト膜を剥離することは行われていなかった。 On the other hand, conventionally, the removal of the photoresist film has been performed by wet treatment or a combination of dry treatment and wet treatment using a barrel type plasma asher. In the wet process, the wafer is exposed to an oxidizing environment due to the exposure of the substrate to the atmospheric environment for a long time and the influence of the chemical used for peeling. Therefore, a surface oxide film has been formed on the side surface of the memory layer exposed from the photoresist film. In addition, the barrel type plasma asher has a problem of plasma damage to the wafer, and conventionally, the photoresist film has not been removed only by dry processing.

以上により、図１および図２に示した記憶装置１が完成する。 Thus, the storage device 1 shown in FIGS. 1 and 2 is completed.

この記憶装置１は、各記憶素子３の下部電極１１および上部電極１２を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層１３の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。 When a voltage pulse or a current pulse is applied from a power source (pulse applying means) (not shown) via the lower electrode 11 and the upper electrode 12 of each storage element 3, the storage device 1 has electrical characteristics such as a resistance value of the storage layer 13. As a result, information is written, erased, and further read. The operation will be specifically described below.

まず、上部電極１２が例えば正電位、下部電極１１側が負電位となるようにして記憶素子３に対して正電圧を印加する。これにより、各記憶素子３において、イオン源層１３ＡからＣｕおよび／またはＺｒの陽イオンがイオン伝導し、下部電極１１上の抵抗変化層１３Ｂ内で電子と結合して析出し、その結果，下部電極１１とイオン源層１３Ａとの間に金属状態に還元された低抵抗のＺｒおよび／またはＣｕの導電パス（フィラメント）が形成される。若しくは、記憶層１３の中に導電パスが形成される。よって、記憶層１３の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。 First, a positive voltage is applied to the storage element 3 such that the upper electrode 12 is at a positive potential and the lower electrode 11 side is at a negative potential, for example. As a result, in each memory element 3, Cu and / or Zr cations are ion-conducted from the ion source layer 13 </ b> A and are combined with electrons in the resistance change layer 13 </ b> B on the lower electrode 11, and are deposited as a result. A low resistance Zr and / or Cu conductive path (filament) reduced to a metallic state is formed between the electrode 11 and the ion source layer 13A. Alternatively, a conductive path is formed in the memory layer 13. Therefore, the resistance value of the memory layer 13 is lowered and changes from the initial high resistance state to the low resistance state.

その後、正電圧を除去して記憶素子３にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。 Thereafter, even if the positive voltage is removed and the voltage applied to the memory element 3 is eliminated, the low resistance state is maintained. As a result, information is written. When used in a storage device that can be written only once, so-called PROM (Programmable Read Only Memory), the recording is completed only by the recording process.

一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、上部電極１２が例えば負電位、下部電極１１側が正電位になるように、記憶素子３に対して負電圧を印加する。これにより、記憶層１３Ａ内に形成されていた導電パスのＺｒおよびＣｕが酸化してイオン化し、記憶層１３に溶解若しくはＴｅ等と結合してＣｕ２Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、ＺｒおよびＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更に記憶層１３中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。 On the other hand, an erasing process is required for application to an erasable storage device, that is, a RAM (Random Access Memory) or an EEPROM (Electronically Erasable and Programmable Read Only Memory). In the erasing process, a negative voltage is applied to the memory element 3 so that the upper electrode 12 has a negative potential and the lower electrode 11 side has a positive potential, for example. Thereby, Zr and Cu of the conductive path formed in the memory layer 13A are oxidized and ionized, and dissolved in the memory layer 13 or combined with Te or the like to form a compound such as Cu2Te or CuTe. Then, the conductive path by Zr and Cu disappears or decreases, and the resistance value increases. Alternatively, additional elements such as Al and Ge existing in the memory layer 13 form an oxide film on the anode electrode and change to a high resistance state.

その後、負電圧を除去して記憶素子３にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子３に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。 After that, even if the negative voltage is removed and the voltage applied to the memory element 3 is eliminated, the resistance value is kept high. Thereby, the written information can be erased. By repeating such a process, it is possible to repeatedly write information in the memory element 3 and erase the written information.

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。 For example, if a state with a high resistance value is associated with information “0” and a state with a low resistance value is associated with information “1”, the information recording process by applying a positive voltage changes from “0” to “ It can be changed from “1” to “0” in the process of erasing information by applying a negative voltage.

なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。 Note that whether the write operation and the erase operation correspond to the low resistance or the high resistance is a problem of definition, but in this specification, the low resistance state is defined as the write state and the high resistance state is defined as the erase state.

このように本実施の形態では、フォトレジスト膜３１をドライプロセスにより除去するようにしたので、記憶層１３を分断加工する際に、記録層材料膜１３Ａまたは記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化を抑えることが可能となる。 Thus, in this embodiment, since the photoresist film 31 is removed by a dry process, the recording layer material film 13A or the memory layer 13 is used as a chemical solution for wet etching when the memory layer 13 is divided. It becomes impossible to touch and the surface oxidation of the memory layer 13 can be suppressed.

本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。 The storage device of this embodiment can be applied to various memory devices as described above. For example, PROM (Programmable Read Only Memory) that can be written only once, EEPROM (Erasable Programmable Read Only Memory) that can be electrically erased, or so-called RAM that can be written, erased and played back at high speed The present invention can also be applied to other memory forms.

以下、本発明の具体的な実施例について説明する。 Hereinafter, specific examples of the present invention will be described.

（実施例Ａ〜Ｊ）
上記実施の形態と同様にして記憶素子Ａ〜Ｊを有する記憶装置１を作製した。まず、窒化チタン（ＴｉＮ）よりなる下部電極１１が形成された基板２上に、スパッタ法によりＧｅＴｅＣｕＺｒＡｌよりなる記憶層材料膜１３Ａと、タングステン（Ｗ）よりなる上部電極材料膜１２Ａとを形成した（図３（Ａ）参照。）。 (Examples A to J)
A memory device 1 having memory elements A to J was manufactured in the same manner as in the above embodiment. First, a memory layer material film 13A made of GeTeCuZrAl and an upper electrode material film 12A made of tungsten (W) were formed by sputtering on the substrate 2 on which the lower electrode 11 made of titanium nitride (TiN) was formed ( (See FIG. 3A).

次いで、上部電極材料膜１２Ａ上にフォトレジストを塗布し、露光・現像により所望のパターンのフォトレジスト膜３１を形成した（図３（Ｂ）参照）。 Next, a photoresist was applied onto the upper electrode material film 12A, and a photoresist film 31 having a desired pattern was formed by exposure and development (see FIG. 3B).

続いて、フォトレジスト膜３１をマスクとして、図５に示した磁気中性線放電プラズマエッチング装置を用いて上部電極材料膜１２Ａおよび記憶層材料膜１３Ａを順に真空中でエッチングし、上部電極１２および記憶層１３を形成した（図３（Ｃ）参照。）。その際、上部電極１２および記憶層１３の線幅Ｗを、実施例Ａ〜Ｅでは３００ｎｍ、実施例Ｆ〜Ｊを６０ｎｍとした。 Subsequently, using the photoresist film 31 as a mask, the upper electrode material film 12A and the memory layer material film 13A are sequentially etched in vacuum using the magnetic neutral line discharge plasma etching apparatus shown in FIG. A memory layer 13 was formed (see FIG. 3C). At that time, the line width W of the upper electrode 12 and the memory layer 13 was 300 nm in Examples A to E and 60 nm in Examples F to J.

そののち、同一の真空を保ったまま、ドライプロセスによりフォトレジスト膜３１を剥離した（図３（Ｄ）参照。）。その際、図５に示した磁気中性線放電プラズマエッチング装置を用い、酸素ガスを含む雰囲気中で行った。これにより、図１に示した記憶装置１を作製した。 After that, the photoresist film 31 was peeled off by a dry process while maintaining the same vacuum (see FIG. 3D). At that time, the magnetic neutral line discharge plasma etching apparatus shown in FIG. 5 was used, and it was performed in an atmosphere containing oxygen gas. Thus, the storage device 1 shown in FIG. 1 was produced.

（比較例Ｋ〜Ｔ）
本実施例に対する比較例として、フォトレジスト膜を剥離する工程を、バレル型プラズマアッシャーによるアッシング処理と、ウェット処理との併用により行ったことを除いては、上記実施例と同様にして記憶素子Ｋ〜Ｔを有する記憶装置を作製した。その際、上部電極および記憶層の線幅を、比較例Ｋ〜Ｏでは３００ｎｍ、比較例Ｐ〜Ｔでは９０ｎｍとした。 (Comparative Examples KT)
As a comparative example with respect to this example, the memory element K was removed in the same manner as in the above example, except that the step of removing the photoresist film was performed by the combined use of the ashing process using a barrel type plasma asher and the wet process. A memory device having ~ T was produced. At that time, the line widths of the upper electrode and the memory layer were set to 300 nm in Comparative Examples K to O and 90 nm in Comparative Examples P to T.

（素子特性）
得られた実施例Ａ〜Ｊおよび比較例Ｋ〜Ｔの記憶素子について、電流―電圧特性（Ｉ−Ｖ特性）を調べた。その結果を図６に示す。 (Element characteristics)
The obtained memory elements of Examples A to J and Comparative Examples K to T were examined for current-voltage characteristics (IV characteristics). The result is shown in FIG.

図６（Ａ）〜図６（Ｊ）から分かるように、線幅を３００ｎｍとした実施例Ａ〜Ｅ、および線幅を６０ｎｍとした実施例Ｆ〜Ｊのすべてで、良好な記憶素子特性が得られた。 As can be seen from FIGS. 6A to 6J, all of Examples A to E in which the line width is 300 nm and Examples F to J in which the line width is 60 nm have good memory element characteristics. Obtained.

すなわち、実施例Ａ〜Ｊでは、初期は抵抗が高く、記憶素子がオフ状態にある。電圧が増加することにより、ある閾値電圧以上で急激に電流が増加する。つまり抵抗が低くなりオン状態へと遷移することが分かる。これにより情報が記録される。 That is, in Examples A to J, the resistance is initially high and the memory element is in the off state. As the voltage increases, the current rapidly increases above a certain threshold voltage. That is, it turns out that resistance falls and it changes to an ON state. As a result, information is recorded.

そののち、電圧を減少させることにより電流も減少するが、電圧の減少のほうが大きく、最終的には初期の抵抗値よりも十分に低い抵抗値であり、オン状態が保たれ、記録された情報が保持される。 After that, the current decreases by decreasing the voltage, but the decrease in voltage is larger, and finally the resistance value is sufficiently lower than the initial resistance value, and the on-state is kept and recorded information is recorded. Is retained.

また、負電位（−電位）を印加し、電圧が増加することにより、ある閾値電圧以上で急激に電流が減少する。そののち、電圧を減少させていき、０Ｖとすることにより、抵抗が初期の低抵抗の状態（オフ状態）に戻る。これにより、記録した情報が消去される。 Further, by applying a negative potential (-potential) and increasing the voltage, the current rapidly decreases above a certain threshold voltage. Thereafter, the voltage is decreased to 0 V, so that the resistance returns to the initial low resistance state (off state). Thereby, the recorded information is erased.

これに対して、図６（Ｋ）〜図６（Ｏ）から分かるように、線幅を３００ｎｍとした比較例Ｋ〜Ｔの記憶素子では、低抵抗に変化する記録動作は生じるものの、その後の負電圧印加で高抵抗に変化する消去動作が行えなかった。 On the other hand, as can be seen from FIGS. 6K to 6O, in the memory elements of Comparative Examples K to T in which the line width is 300 nm, although the recording operation that changes to low resistance occurs, An erase operation that changes to high resistance by applying a negative voltage could not be performed.

更に、図６（Ｐ）〜図６（Ｔ）から分かるように、線幅を９０ｎｍとした比較例Ｐ〜Ｔの記憶素子では、正負のいずれの電圧を印加しても抵抗変化は生じず、記録素子としての動作が全く得られなかった。 Furthermore, as can be seen from FIGS. 6 (P) to 6 (T), in the memory elements of Comparative Examples P to T in which the line width is 90 nm, no resistance change occurs even when a positive or negative voltage is applied. No operation as a recording element was obtained.

（断面ＴＥＭ観察）
実施例Ａ〜Ｊおよび比較例Ｋ〜Ｔの記憶素子について、透過型顕微鏡（ＴＥＭ；Transmission Electron Microscope）により記憶層の断面を調べた。図７（Ａ）および図７（Ｂ）はその結果を表す断面ＴＥＭ写真である。 (Section TEM observation)
Regarding the memory elements of Examples A to J and Comparative Examples K to T, the cross section of the memory layer was examined with a transmission electron microscope (TEM). FIG. 7A and FIG. 7B are cross-sectional TEM photographs showing the results.

図７（Ｂ）から分かるように、比較例では、記憶層の側壁にはっきりと白色の層が形成されていることが確認された（図７（Ｂ）において○で囲まれた部分）。ＴＥＭによる観察では酸化物の電子線透過率が高いので酸化物の部分が白色に見える。このことから考察すると、比較例では記憶層の側壁には１０ｎｍ程度の酸化層が形成されていると考えられる。 As can be seen from FIG. 7B, in the comparative example, it was confirmed that a white layer was clearly formed on the side wall of the memory layer (a portion surrounded by a circle in FIG. 7B). In the observation by TEM, the oxide portion looks white because the electron beam transmittance of the oxide is high. Considering this, it is considered that an oxide layer of about 10 nm is formed on the side wall of the memory layer in the comparative example.

一方、実施例では、図７（Ａ）から分かるように、記憶層１３の側壁に不明瞭な部分が存在するものの、酸化物の存在を示すようなはっきりした白色の部分は認められなかった（図７（Ａ）において○で囲まれた部分）。従って、実施例７では、酸化膜の形成はあったとしても極めて薄いものであると推定される。 On the other hand, in the example, as can be seen from FIG. 7A, although there is an unclear portion on the side wall of the memory layer 13, no clear white portion indicating the presence of oxide was observed ( (A part surrounded by a circle in FIG. 7A). Therefore, in Example 7, it is estimated that the oxide film is extremely thin if any.

このような断面観察結果の違いが、実施例と比較例との記憶素子特性の違いを生じさせ、図６に示したＩ−Ｖ特性の差となって現れていることが分かる。 It can be seen that such a difference in the cross-sectional observation results in a difference in memory element characteristics between the example and the comparative example, and appears as a difference in the IV characteristics shown in FIG.

すなわち、フォトレジスト膜３１をドライプロセスにより除去するようにすれば、記憶層１３を分断加工する際に記憶層１３の表面酸化を抑えることが可能となり、良好な記憶特性が得られることが分かった。特に、線幅を６０ｎｍとした実施例Ｆ〜Ｊの記憶素子でも良好な特性が得られたことから、微細加工に対する適応性も確かめられた。 That is, it was found that if the photoresist film 31 is removed by a dry process, the surface oxidation of the memory layer 13 can be suppressed when the memory layer 13 is divided, and good memory characteristics can be obtained. . In particular, since good characteristics were obtained even in the memory elements of Examples F to J in which the line width was 60 nm, the applicability to fine processing was also confirmed.

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。 The present invention has been described with reference to the embodiment and examples. However, the present invention is not limited to the above embodiment and example, and various modifications can be made.

例えば、上記実施の形態および実施例では、上部電極１２および記憶層１３をライン状（線状）に加工した場合について説明したが、上部電極１２および記憶層１３は、他の形状に分断加工してもよい。例えば、上部電極１２および記憶層１３を、ビット毎に分断加工するようにしてもよい。 For example, in the above embodiments and examples, the case where the upper electrode 12 and the memory layer 13 are processed into a line shape (line shape) has been described. However, the upper electrode 12 and the memory layer 13 are divided into other shapes. May be. For example, the upper electrode 12 and the memory layer 13 may be divided for each bit.

また、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、記憶層１３には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。 In addition, for example, the material of each layer, the film formation method, and the film formation conditions described in the above embodiments and examples are not limited, and other materials may be used or other film formation methods may be used. Good. For example, in the memory layer 13, other transition metal elements such as titanium (Ti), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium are used within the range where the composition ratio is not lost. (Cr), molybdenum (Mo), or tungsten (W) may be added. In addition to copper (Cu), silver (Ag), or zinc (Zn), nickel (Ni) or the like may be added.

加えて、例えば、上記実施の形態では、記憶素子１および記録装置（メモリセルアレイ）の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。 In addition, for example, in the above-described embodiment, the configurations of the memory element 1 and the recording device (memory cell array) have been specifically described. However, it is not necessary to include all layers, and further include other layers. It may be.

更にまた、例えば、上記実施の形態では、本発明を抵抗変化型メモリの製造に適用した場合について説明したが、本発明は、カルコゲナイドの結晶状態と非晶質状態との相変化を利用した相変化型メモリなど、他の記憶装置の製造にも適用可能である。 Furthermore, for example, in the above embodiment, the case where the present invention is applied to the manufacture of a resistance change type memory has been described. However, the present invention is based on the phase change between the crystalline state and the amorphous state of chalcogenide. The present invention can also be applied to manufacture of other storage devices such as a changeable memory.

１…記憶素子、１１…下部電極、１２…上部電極、１３…記憶層、１３Ａ…イオン源層、１３Ｂ…抵抗変化層、３１…フォトレジスト膜 DESCRIPTION OF SYMBOLS 1 ... Memory element, 11 ... Lower electrode, 12 ... Upper electrode, 13 ... Memory layer, 13A ... Ion source layer, 13B ... Resistance change layer, 31 ... Photoresist film

Claims

A method for manufacturing a memory device, wherein a plurality of memory elements having a memory layer whose resistance value reversibly changes by voltage application between a lower electrode and an upper electrode,
Forming a memory layer material film and an upper electrode material film in this order on the lower electrode;
Forming a photoresist film on the upper electrode material film;
Etching the upper electrode material film and the memory layer material film using the photoresist film as a mask to form the upper electrode and the memory layer;
And a step of peeling the photoresist film by a dry process.

The method for manufacturing a memory device according to claim 1, wherein the process from the step of etching the upper electrode material film and the memory layer material film to the step of peeling the photoresist film is performed in a vacuum.

The method for manufacturing a memory device according to claim 2, wherein the step of peeling the photoresist film is performed using inductively coupled plasma or magnetic neutral line discharge plasma.

The method for manufacturing a memory device according to claim 3, wherein the step of peeling the photoresist film is performed in an atmosphere containing oxygen gas.

The method for manufacturing a memory device according to claim ₂ , wherein the step of peeling the photoresist film is performed in an atmosphere containing at least one of the group consisting of H ₂ , an inert gas, and NH ₃ and not containing oxygen.

The memory layer includes an ion source layer containing at least one metal element of zirconium (Zr) and copper (Cu) together with at least one chalcogen element of tellurium (Te), sulfur (S), and selenium (Se). A method for manufacturing a storage device according to claim 1.

The resistance value of the memory layer is lowered by forming a current path including at least the zirconium (Zr) and / or copper (Cu) in the memory layer by applying a voltage to the lower electrode and the upper electrode. Item 7. A method for manufacturing a storage device according to Item 6.