JP2012009501A - Semiconductor substrate manufacturing method and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、III族窒化物を用いた半導体基板およびそれを用いた半導体装置の製造方法、特にMIS(Metal-Insulater-Semiconductor:金属-絶縁体-半導体)型HEMT(High Electron Mobility Transistor:高電子移動度トランジスター)素子の製造方法に関するものである。 The present invention relates to a semiconductor substrate using a group III nitride and a method of manufacturing a semiconductor device using the same, and in particular, a MIS (Metal-Insulater-Semiconductor) type HEMT (High Electron Mobility Transistor). The present invention relates to a method for manufacturing a mobility transistor device.
GaNをはじめとするIII族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、かつ高融点であることから、GaAs系材料に代わる、高出力、高周波、高温用の半導体デバイス材料として期待されており、そうした物性を活かすデバイスとして、HEMT素子などが研究、開発されている。例えば、サファイアやSiC等の基板上にいわゆるチャネル層としてGaNを形成し、さらにその上に、いわゆる電子供給層としてAlGaNやAlNを形成するヘテロ構造型のHEMT素子などが研究、開発されている。 III-nitride semiconductors such as GaN have high band gap, high breakdown electric field strength, and high melting point, so they are expected as high-power, high-frequency, and high-temperature semiconductor device materials to replace GaAs-based materials. As a device that makes use of such physical properties, HEMT elements and the like have been researched and developed. For example, a heterostructure type HEMT device in which GaN is formed as a so-called channel layer on a substrate such as sapphire or SiC, and further AlGaN or AlN is formed thereon as a so-called electron supply layer has been studied and developed.
上記のようなHEMT素子においては、チャネル層と電子供給層の(a軸の)格子定数差に起因して、表面から基板へと電界が生ずるピエゾ効果(圧電効果)ならびに自発分極効果により、チャネル層表面に2次元電子ガスを生成する。AlGaNにおいてAl濃度が高いほど、その格子定数差も大きくなるので、係るピエゾ効果ならびに自発分極効果も増大する。 In the HEMT device as described above, due to the difference in lattice constant (of the a axis) between the channel layer and the electron supply layer, a channel effect is generated due to a piezo effect (piezoelectric effect) and a spontaneous polarization effect that generate an electric field from the surface to the substrate. A two-dimensional electron gas is generated on the surface of the layer. In AlGaN, the higher the Al concentration, the larger the lattice constant difference, so that the piezo effect and the spontaneous polarization effect also increase.
このHEMT素子は、係るチャネル層表面において、高いキャリア濃度(シートキャリア濃度)を有するため、大電流のトランジスターとして鋭意研究開発がなされている。特に、III族窒化物半導体はシリコンよりもバンドギャップが大きいため、その耐圧が大きく、また高温動作が可能であるため、パワーMOSやIGBTなどのシリコンパワーデバイスに代わるパワーデバイスとして有望である。 Since this HEMT device has a high carrier concentration (sheet carrier concentration) on the surface of the channel layer, it has been intensively researched and developed as a high-current transistor. In particular, a group III nitride semiconductor has a larger band gap than silicon, has a high breakdown voltage, and can operate at a high temperature. Therefore, it is promising as a power device that can replace silicon power devices such as power MOS and IGBT.
しかし、このHEMT素子は高いキャリア濃度のために通常はノーマリオンデバイスとなる。すなわち、ゲートに電圧をかけていない状態でソースとドレインの間に電流が流れるタイプの素子しかできない。実際の応用においては、特にパワーデバイスなどでは安全上の観点から、ゲートに電圧をかけていない状態でソースとドレインの間に電流が流れないノーマリーオフデバイスが望まれている。 However, this HEMT device is normally a normally-on device due to its high carrier concentration. That is, only a device in which a current flows between the source and the drain without applying a voltage to the gate can be formed. In actual applications, a normally-off device is desired in which a current does not flow between the source and the drain when no voltage is applied to the gate, particularly in a power device or the like, from the viewpoint of safety.
実際、実用化されているシリコンのパワーデバイス、パワーMOSやIGBTはノーマリーオフデバイスである。このため、III族窒化物半導体においても、MIS(MOS)型HEMT素子のようなノーマリーオフデバイスの実現が望まれている。 In fact, silicon power devices, power MOSs, and IGBTs that are in practical use are normally off devices. For this reason, even in the group III nitride semiconductor, it is desired to realize a normally-off device such as a MIS (MOS) type HEMT device.
窒化物系MIS(MOS)型HEMT素子においても、ノーマリーオフデバイスを実現するために様々な試みがなされている。その主なものとしては、
(1)リセスゲート構造による方法(特許文献1、非特許文献1〜4参照)
(2)Alを含むIII族窒化物からなる半導体層のAl濃度を減らして、ピエゾ効果(圧電効果)、自発分極効果抑える方法
(3)フッ素イオンをAlを含むIII族窒化物からなる半導体層に注入して自発分極効果抑える方法(非特許文献5〜11参照)
(4)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)の厚さを極力薄くする方法(特許文献2、非特許文献12〜15参照)
(5)基板に非極性、反極性の基板を用いて、その上に成長したAlを含むIII族窒化物からなる第2の半導体層(電子供給層)の自発分極を少なくする方法(非特許文献16、17参照)
(6)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)の上にp型のIII族窒化物からなる層を成長させ、接合型のHEMTとする方法(特許文献3〜5、非特許文献18〜20参照)
(7)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)の上に、それよりもバンドギャップが小さい半導体層を設けて第2の半導体層(電子供給層)の伝導帯を持ちあげる方法(非特許文献21参照)、などがある。
Various attempts have also been made to realize a normally-off device in a nitride-based MIS (MOS) type HEMT device. The main ones are:
(1) Method using a recess gate structure (see Patent Document 1, Non-Patent Documents 1 to 4)
(2) A method of suppressing the piezoelectric effect (piezoelectric effect) and the spontaneous polarization effect by reducing the Al concentration of a semiconductor layer made of group III nitride containing Al. (3) A semiconductor layer made of group III nitride containing fluorine ions for Al. To suppress the spontaneous polarization effect by injecting into a non-patent document 5-11
(4) Method for reducing the thickness of the second semiconductor layer (electron supply layer) made of Group III nitride containing Al as much as possible (see Patent Document 2 and Non-Patent Documents 12 to 15)
(5) A method of reducing the spontaneous polarization of the second semiconductor layer (electron supply layer) made of a group III nitride containing Al grown on a nonpolar or antipolar substrate as the substrate (non-patented) (Refer to References 16 and 17)
(6) Method of growing a layer made of p-type group III nitride on a second semiconductor layer (electron supply layer) made of group III nitride containing Al to form a junction type HEMT (Patent Document 3) -5, see non-patent documents 18-20)
(7) Conduction of the second semiconductor layer (electron supply layer) by providing a semiconductor layer having a smaller band gap on the second semiconductor layer (electron supply layer) made of Group III nitride containing Al. There is a method of lifting a belt (see Non-Patent Document 21).
しかし、いずれの方法においても、ノーマリーオフにはなるものの、大きいしきい値電圧は得られなかった。 However, although either method is normally off, a large threshold voltage cannot be obtained.
(8)一方、酸化物膜や絶縁物膜をAlを含むIII族窒化物からなる第2の半導体層(電子供給層)の上に堆積させたMIS(MOS)構造を用いる方法(特許文献6〜8、非特許文献22〜33参照)についても、それらの膜をスパッタリングやプラズマCVDやレーザーアブレーションや原子層エピタキシーなどで堆積させる、あるいは表面に形成した窒化物層をオゾンやプラズマラジカルで後から参加させるなど既に様々な方法が試みられているが、一般的にはしきい値電圧は小さく、また大きいしきい値電圧が得られても、界面準位が多く、正常に動作する半導体装置はできなかった。 (8) On the other hand, a method using a MIS (MOS) structure in which an oxide film or an insulator film is deposited on a second semiconductor layer (electron supply layer) made of a group III nitride containing Al (Patent Document 6) -8 and non-patent documents 22 to 33), these films are deposited by sputtering, plasma CVD, laser ablation, atomic layer epitaxy, or the like, or a nitride layer formed on the surface is later formed by ozone or plasma radicals. Various methods have already been tried, such as participation, but generally the threshold voltage is small, and even if a large threshold voltage is obtained, there are many interface states, and a semiconductor device that operates normally could not.
また、絶縁物膜として非晶質のAlOnNy膜を用いるという発明がなされている(特許文献9参照)が、非晶質を用いているため、界面準位が多く、正常に動作する半導体装置はできなかった。 Further, an invention has been made in which an amorphous AlOnNy film is used as an insulator film (see Patent Document 9). However, since an amorphous film is used, a semiconductor device having many interface states and operating normally is used. could not.
また、絶縁物膜として、AlN膜の上にAl2O3膜を積層させるという発明がなされている(特許文献10参照)が、本発明のようにAlNとAl2O3の混晶を用いないため、半導体層と絶縁物膜との物理化学的整合性は取れないので、本発明と全く異なる発明である。 Further, as an insulator film, an invention of laminating an Al2O3 film on an AlN film has been made (see Patent Document 10), but since a mixed crystal of AlN and Al2O3 is not used as in the present invention, the semiconductor layer and Since physicochemical consistency with the insulating film cannot be obtained, the present invention is completely different from the present invention.
これまでのHEMT構造またはMIS(MOS)型HEMT構造の半導体積層構造は、いずれもMOCVD法(有機金属気相成長法)やMBE法(分子線エピキシー法)により形成されていた。MOCVD法は成長速度が速いが、炭素、水素などの不純物が入りやすいという欠点があった。一方、MBE法は成長速度が遅いが、成長膜の純度が良い、薄い膜形成において制御性が良いという長所があった。 The conventional semiconductor laminated structure of HEMT structure or MIS (MOS) type HEMT structure has been formed by MOCVD method (metal organic chemical vapor deposition method) or MBE method (molecular beam epixy method). The MOCVD method has a high growth rate, but has a drawback that impurities such as carbon and hydrogen are likely to enter. On the other hand, although the MBE method has a slow growth rate, it has the advantages of good growth film purity and good controllability in thin film formation.
本発明は、上記の二つの方法の特徴を活かして、HEMT構造またはMIS(MOS)型HEMT構造の半導体積層構造を形成する際に、主には従来のようにMOCVD法を用い、特に半導体層の特性上重要な層についてはMBE法を用いることにより、これまで得られなかった性能の半導体素子を得ることができるようにすることを第1の目的とする。 The present invention takes advantage of the characteristics of the above two methods to mainly use the MOCVD method as in the prior art when forming the HEMT structure or the MIS (MOS) type HEMT structure semiconductor laminated structure, and particularly the semiconductor layer. It is a first object of the present invention to obtain a semiconductor device having a performance that has not been obtained so far by using the MBE method for the layer important in the characteristics of the above.
また、本発明は、しきい値電圧を高くするとともに、界面準位を少なくし、ノーマリーオフでかつ正常に動作する半導体素子を得ることができるようにすることを第2の目的とする。 It is a second object of the present invention to increase the threshold voltage and reduce the interface state so that a normally-off and normally operating semiconductor element can be obtained.
請求項1に記載の発明では、上記第1の目的を達成するため、基板と、前記基板の上に形成されたバッファー層としての下地層と、前記下地層の上に形成された半導体層群と、を備え、前記半導体層群は、III族窒化物からなる単一層ないしは多重層で構成されるチャネル層としての第1の半導体層と、前記第1の半導体層よりバンドギャップが大きいIII族窒化物からなる単一層ないしは多重層で構成される電子供給層としての第2の半導体層と、がこの順に前記下地層の側から積層されてなる半導体基板の製造方法であって、前記バッファー層と前記第1の半導体層とをMOCVD法で形成し、前記第2の半導体層をMBE法で形成することを特徴とする。 According to the first aspect of the present invention, in order to achieve the first object, a substrate, a base layer as a buffer layer formed on the substrate, and a semiconductor layer group formed on the base layer The semiconductor layer group includes a first semiconductor layer as a channel layer composed of a single layer or multiple layers made of a group III nitride, and a group III having a larger band gap than the first semiconductor layer. A method of manufacturing a semiconductor substrate, wherein a second semiconductor layer as an electron supply layer composed of a single layer or multiple layers of nitride is laminated in this order from the base layer side, wherein the buffer layer And the first semiconductor layer are formed by MOCVD, and the second semiconductor layer is formed by MBE.
請求項2に記載の発明では、上記第1の目的を達成するため、請求項1に記載の半導体基板の製造方法において、前記半導体層群の上に酸化物を含む絶縁膜が形成されており、前記酸化物を含む絶縁膜を形成する工程では、前記酸化物を構成する元素単体ないしは元素の化合物を前記第2の半導体層の上に付着させる際に、水素ガス中に水蒸気を混入させることにより、元素単体ないしは元素の化合物を酸化させることを特徴とする。 According to a second aspect of the present invention, in order to achieve the first object, in the semiconductor substrate manufacturing method according to the first aspect, an insulating film containing an oxide is formed on the semiconductor layer group. In the step of forming the insulating film containing the oxide, water vapor is mixed in hydrogen gas when the elemental element or the compound of the element constituting the oxide is deposited on the second semiconductor layer. Thus, the elemental element or elemental compound is oxidized.
請求項3に記載の発明では、請求項2に記載の半導体基板の製造方法において、水素ガス中に水蒸気を混入させることにより、元素単体ないしは元素の化合物を酸化させる際に、水を加熱ないしは冷却することにより水蒸気圧を制御し、もって元素単体ないしは元素の化合物を酸化させる際の酸素分圧を制御することを特徴とする。 According to a third aspect of the present invention, in the method for manufacturing a semiconductor substrate according to the second aspect, when water is mixed in hydrogen gas, water is heated or cooled when the elemental element or elemental compound is oxidized. Thus, the water vapor pressure is controlled to control the oxygen partial pressure when the elemental element or the elemental compound is oxidized.
請求項4に記載の発明では、請求項1に記載の半導体基板の製造方法において、前記半導体層群の上に酸化物を含む絶縁膜が形成されており、前記酸化物を含む絶縁膜をMBE法で形成することを特徴とする。 According to a fourth aspect of the present invention, in the method for manufacturing a semiconductor substrate according to the first aspect, an insulating film containing an oxide is formed on the semiconductor layer group, and the insulating film containing the oxide is MBE. It is formed by the method.
請求項5に記載の発明では、請求項1乃至4のいずれか1つに記載の半導体基板の製造方法において、前記第2の半導体層と前記酸化物を含む絶縁膜との間に、伝導体の位置を制御するためにIII族窒化物からなる単一層ないしは多重層で構成される伝導帯端調整層としての第3の半導体層を形成する工程を有し、この工程では前記第3の半導体層をMBE法で形成することを特徴とする。 According to a fifth aspect of the present invention, in the semiconductor substrate manufacturing method according to any one of the first to fourth aspects, a conductor is provided between the second semiconductor layer and the insulating film containing the oxide. Forming a third semiconductor layer as a conduction band edge adjusting layer composed of a single layer or multiple layers made of a group III nitride to control the position of the third semiconductor, and in this step, the third semiconductor The layer is formed by the MBE method.
請求項6に記載の発明では、請求項1乃至5のいずれか1つに記載の半導体基板の製造方法において、前記第1の半導体層を流れる電流を大きくするために、前記第2の半導体層を構成する単一層ないしは多重層に不純物を添加することを特徴とする。 According to a sixth aspect of the present invention, in the method for manufacturing a semiconductor substrate according to any one of the first to fifth aspects, the second semiconductor layer is formed in order to increase a current flowing through the first semiconductor layer. An impurity is added to a single layer or multiple layers constituting the layer.
請求項7に記載の発明では、請求項1乃至6のいずれか1つに記載の半導体基板にソース電極、ゲート電極およびゲート電極を形成する半導体装置の製造方法を特徴とする。 According to a seventh aspect of the invention, there is provided a semiconductor device manufacturing method in which a source electrode, a gate electrode, and a gate electrode are formed on the semiconductor substrate according to any one of the first to sixth aspects.
図1は、本実施の形態に係る半導体積層構造1を用いて形成されたHEMT素子の構成を示す概念図である。なお、図示の都合上、図1における各層の厚みの比率は、実際の比率を反映したものとはなっていない。 FIG. 1 is a conceptual diagram showing a configuration of a HEMT element formed using the semiconductor multilayer structure 1 according to the present embodiment. For convenience of illustration, the ratio of the thickness of each layer in FIG. 1 does not reflect the actual ratio.
半導体積層構造1は、所定の基板2の上に、下地層(バッファー層)3と、第1の半導体層(チャネル層)4と、第2の半導体層(電子供給層)6とを備える。以下、第1の半導体層(チャネル層)4と、第2の半導体層(電子供給層)6とを総じて、単に半導体層もしくは半導体層群と称することがある。また、以下に示すように半導体積層構造1は基板2の上にこれら半導体層群をエピタキシャル成長させることで形成され、基板と同様の態様でその後の素子形成に供されることから、半導体積層構造1のことをエピタキシャル基板とも称する場合がある。 The semiconductor multilayer structure 1 includes a base layer (buffer layer) 3, a first semiconductor layer (channel layer) 4, and a second semiconductor layer (electron supply layer) 6 on a predetermined substrate 2. Hereinafter, the first semiconductor layer (channel layer) 4 and the second semiconductor layer (electron supply layer) 6 may be simply referred to as a semiconductor layer or a semiconductor layer group. Further, as shown below, the semiconductor multilayer structure 1 is formed by epitaxially growing these semiconductor layer groups on the substrate 2 and is used for subsequent element formation in the same manner as the substrate. This is sometimes referred to as an epitaxial substrate.
また、HEMT素子は、係る半導体積層構造1に、ゲート電極7、ソース電極8、ドレイン電極9を形成してなる。 The HEMT element is formed by forming a gate electrode 7, a source electrode 8, and a drain electrode 9 on the semiconductor multilayer structure 1.
また、基板2は、その上に形成する下地層(バッファー層)3や半導体層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板2としては、サファイア、炭化ケイ素、シリコン、ゲルマニウム、酸化物(ZnO、LiAlO2,LiGaO2,MgAl2O4,(LaSr)(AlTa)O3,NdGaO3,MgOなど)、Si-Ge合金、III―V族化合物(GaAs,AlN,GaN,AlGaN、AlInN)、ホウ化物(ZrB2など)、などを用いることができる。基板2の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μm〜数mmの厚みのものが好適である。 The substrate 2 is appropriately selected according to the composition and structure of the underlying layer (buffer layer) 3 and the semiconductor layer formed thereon and the formation method of each layer. For example, as the substrate 2, sapphire, silicon carbide, silicon, germanium, oxide (ZnO, LiAlO2, LiGaO2, MgAl2O4, (LaSr) (AlTa) O3, NdGaO3, MgO, etc.), Si-Ge alloy, III-V group Compounds (GaAs, AlN, GaN, AlGaN, AlInN), borides (such as ZrB2), and the like can be used. There is no particular limitation on the thickness of the substrate 2, but a thickness of several hundred μm to several mm is preferable for convenience of handling.
また、下地層(バッファー層)3は、その上に形成する半導体層の組成や構造、あるいは各層の形成手法に応じて、様々なIII族窒化物からなる単一層ないしは多重層から形成される。下地層(バッファー層)3は0.5μm以上から5μm以下の厚みに形成されるのが好ましく、歪や転位密度ができるだけ少ない構造とするのが望ましい。 The underlayer (buffer layer) 3 is formed from a single layer or multiple layers made of various Group III nitrides depending on the composition and structure of the semiconductor layer formed thereon or the formation method of each layer. The underlayer (buffer layer) 3 is preferably formed to a thickness of 0.5 μm or more and 5 μm or less, and preferably has a structure with as little strain and dislocation density as possible.
また、このような、下地層(バッファー層)3は、MOCVD法にて形成される。成長速度が速いMOCVD法を用いて下地層を厚くしておくと、第1の半導体層(チャネル層)4も厚くできるため高い耐圧のデバイスが得られる。成膜条件を適宜に調整することにより、転位密度が1×1011/cm2以下であるように、好ましくは、5×1010/cm2以下であるように、より好ましくは、1×1010/cm2以下であるように形成されてなる。 Further, such a base layer (buffer layer) 3 is formed by MOCVD. If the base layer is made thick using the MOCVD method with a high growth rate, the first semiconductor layer (channel layer) 4 can also be made thick, so that a device with a high breakdown voltage can be obtained. By appropriately adjusting the film forming conditions, the dislocation density is 1 × 10 11 / cm 2 or less, preferably 5 × 10 10 / cm 2 or less, more preferably 1 × 10 10 / cm 2 or less. It is formed as it is.
第1の半導体層(チャネル層)4は、好ましくは高抵抗のIII族窒化物にて形成される。より好ましくは、抵抗を低減する要因となる不純物を含まない、GaN(i−GaN)にて形成される。図1においては、第1の半導体層(チャネル層)4をi−GaNにて形成した場合を例示している。第1の半導体層(チャネル層)4も、MOCVD法にて形成される。成長速度が速いMOCVD法を用いると第1の半導体層(チャネル層)4が厚くできるため高い耐圧のデバイスが得られる。 The first semiconductor layer (channel layer) 4 is preferably formed of a high-resistance group III nitride. More preferably, it is formed of GaN (i-GaN) that does not contain impurities that cause a reduction in resistance. FIG. 1 illustrates the case where the first semiconductor layer (channel layer) 4 is formed of i-GaN. The first semiconductor layer (channel layer) 4 is also formed by the MOCVD method. When the MOCVD method having a high growth rate is used, the first semiconductor layer (channel layer) 4 can be made thick, so that a device with a high breakdown voltage can be obtained.
なお、第1の半導体層(チャネル層)4の上面近傍には、第2の半導体層(電子供給層)6からキャリアとなる電子が供給されることにより、高濃度の2次元電子ガスが生成する2次元電子ガス領域5が形成されることになる。このため、第1の半導体層(チャネル層)4は、厚さが大きいほど耐圧が大きくなるが、一方で、あまり厚みが大きすぎるとクラックが発生しやすくなることから、1〜10μm程度の厚みに形成されるのが好適である。 In addition, near the upper surface of the first semiconductor layer (channel layer) 4, electrons serving as carriers are supplied from the second semiconductor layer (electron supply layer) 6, thereby generating a high-concentration two-dimensional electron gas. A two-dimensional electron gas region 5 is formed. For this reason, the first semiconductor layer (channel layer) 4 has a higher breakdown voltage as the thickness is larger. On the other hand, if the thickness is too large, cracks are likely to occur, so that the thickness is about 1 to 10 μm. It is preferable to be formed.
第2の半導体層(電子供給層)6は、少なくともAlを含むIII族窒化物にて形成されてなる。好ましくは、AlxGa1−xNなる組成を有するIII族窒化物にて、第2の半導体層(電子供給層)6のバンドギャップが第1の半導体層(チャネル層)4のバンドギャップよりも大きくなるように形成される。第2の半導体層(電子供給層)6は、その厚さが厚いほど自発分極により、第2の半導体層(電子供給層)6から第1の半導体層(チャネル層)4の上面近傍供給される電子の数が多くなるため、2次元電子ガス領域5に高い電子濃度の2次元電子ガスが形成されることになる。従って、第2の半導体層(電子供給層)6は、デバイス動作の点(すなわちゲート電圧印加に対する主電流の制御性という点)から作製するデバイスの構造に応じて、全体として、20nm〜60nmの厚みに形成される。 The second semiconductor layer (electron supply layer) 6 is formed of a group III nitride containing at least Al. Preferably, in the group III nitride having a composition of AlxGa1-xN, the band gap of the second semiconductor layer (electron supply layer) 6 is larger than the band gap of the first semiconductor layer (channel layer) 4. Formed. The second semiconductor layer (electron supply layer) 6 is supplied near the upper surface of the first semiconductor layer (channel layer) 4 from the second semiconductor layer (electron supply layer) 6 by spontaneous polarization as the thickness thereof increases. Since the number of electrons increases, a two-dimensional electron gas having a high electron concentration is formed in the two-dimensional electron gas region 5. Therefore, the second semiconductor layer (electron supply layer) 6 has a thickness of 20 nm to 60 nm as a whole, depending on the structure of the device manufactured from the point of device operation (that is, controllability of the main current with respect to gate voltage application). Formed in thickness.
第2の半導体層(電子供給層)6は、MBE法にて形成される。この膜は高純度にする方が好ましいので、MBE法を用いて生成することが好ましい。第2の半導体層(電子供給層)6をxの値が大きいIII族窒化物、つまりは、Al過剰なIII族窒化物にて形成するほど、ピエゾ効果は増し、2次元電子ガス領域5におけるシートキャリア濃度は向上する。好ましくは、第2半導体層6はx≧0.2をみたす範囲のIII族窒化物にて形成される。ただし、xが大きい場合は、クラックが生じやすくなるため、クラックが生じない成長条件を選択することが必要である。また、2次元電子ガス領域5と第2の半導体層(電子供給層)6の間に第2の半導体層(電子供給層)6よりもバンドギャップが大きい半導体層を生成させて2次元電子ガス領域5の電子の移動度を高めることもできる。 The second semiconductor layer (electron supply layer) 6 is formed by the MBE method. Since it is preferable to make this film highly pure, it is preferable to produce this film using the MBE method. The piezo effect increases as the second semiconductor layer (electron supply layer) 6 is formed of a group III nitride having a large value of x, that is, an Al-rich group III nitride. The sheet carrier concentration is improved. Preferably, the second semiconductor layer 6 is formed of a group III nitride in a range satisfying x ≧ 0.2. However, if x is large, cracks are likely to occur, so it is necessary to select growth conditions that do not cause cracks. Further, a two-dimensional electron gas is generated by generating a semiconductor layer having a band gap larger than that of the second semiconductor layer (electron supply layer) 6 between the two-dimensional electron gas region 5 and the second semiconductor layer (electron supply layer) 6. The mobility of electrons in the region 5 can also be increased.
ゲート電極7は、HEMT構造の場合には第2の半導体層(電子供給層)6の表面に、例えば、Pd/Ti/Auにてショットキー接合により形成される。また、ソース電極8およびドレイン電極9は、第2の半導体層(電子供給層)6の表面に、例えば、Ti/Au/Ni/Auにてオーミック接合により形成される。ソース電極8およびドレイン電極9の形成に際しては、第2の半導体層(電子供給層)6の表面の電極形成箇所に、所定のコンタクト処理がなされた上で行われてもよい。 In the case of the HEMT structure, the gate electrode 7 is formed on the surface of the second semiconductor layer (electron supply layer) 6 by, for example, Pd / Ti / Au by Schottky junction. The source electrode 8 and the drain electrode 9 are formed on the surface of the second semiconductor layer (electron supply layer) 6 by, for example, ohmic contact with Ti / Au / Ni / Au. The source electrode 8 and the drain electrode 9 may be formed after a predetermined contact process is performed on the electrode formation portion on the surface of the second semiconductor layer (electron supply layer) 6.
このような構成を有するHEMT素子において、第1の半導体層(チャネル層)4と第2の半導体層(電子供給層)6との格子定数差に起因して、表面から基板へと電界が生ずるピエゾ効果ならびに自発分極効果により、第1の半導体層(チャネル層)4の表面に2次元電子ガス領域5が生成することになる。 In the HEMT device having such a configuration, an electric field is generated from the surface to the substrate due to a lattice constant difference between the first semiconductor layer (channel layer) 4 and the second semiconductor layer (electron supply layer) 6. The two-dimensional electron gas region 5 is generated on the surface of the first semiconductor layer (channel layer) 4 due to the piezo effect and the spontaneous polarization effect.
なお、HEMT素子の構造は、上述の実施の形態に限定されるものではなく、種々の構造をとることが可能である。図2、図3は、本実施の形態に係る半導体積層構造1を用いて作製される、上記とは異なる構造のHEMT素子の例について示す図である。 Note that the structure of the HEMT element is not limited to the above-described embodiment, and various structures can be employed. 2 and 3 are diagrams showing an example of a HEMT element having a structure different from the above, which is manufactured using the semiconductor multilayer structure 1 according to the present embodiment.
図2は、第2の半導体層(電子供給層)6を構成する単一層ないしは多重層のどれか一つ以上に不純物を添加することにより、2次元電子ガス領域5におけるシートキャリア濃度を大きくできるため、より電流が流れるHEMT素子ができる。また、自発分極やピエゾ分極に頼らず、不純物濃度により2次元電子ガス領域5におけるシートキャリア濃度を大きくできるので、第2の半導体層(電子供給層)6の厚さが薄くても、電流が流れるHEMT素子ができる。この際、第2の半導体層(電子供給層)6を薄くすることができるため、より容易にノーマリーオフのHEMT素子ができるため、より大きいしきい値電圧のHEMT素子ができる。添加する不純物としては、n型のドーパントとしてSiをドープしても良いし、また、Siに代わる他の元素が、第2の半導体層(電子供給層)6を構成する単一層ないしは多重層のどれか一つ以上ドープされる態様であってもよい。 In FIG. 2, the sheet carrier concentration in the two-dimensional electron gas region 5 can be increased by adding an impurity to one or more of the single layer or multiple layers constituting the second semiconductor layer (electron supply layer) 6. Therefore, a HEMT element in which more current flows can be obtained. In addition, since the sheet carrier concentration in the two-dimensional electron gas region 5 can be increased by the impurity concentration without depending on spontaneous polarization or piezo polarization, even if the thickness of the second semiconductor layer (electron supply layer) 6 is thin, the current can be supplied. A flowing HEMT element is produced. At this time, since the second semiconductor layer (electron supply layer) 6 can be made thinner, a normally-off HEMT element can be more easily formed, so that a HEMT element having a larger threshold voltage can be obtained. As an impurity to be added, Si may be doped as an n-type dopant, and other elements in place of Si may be a single layer or multiple layers constituting the second semiconductor layer (electron supply layer) 6. Any one or more of them may be doped.
図3は、第2の半導体層(電子供給層)6の上に、第2の半導体層(電子供給層)6とゲート電極の間に、伝導体の位置を制御するためにIII族窒化物からなる単一層ないしは多重層で構成される第3の半導体層(伝導帯端調整層)11を有するHEMT構造を示している。第3の半導体層(伝導帯端調整層)11は、バンドギャップが大きいため、第2の半導体層(電子供給層)6の伝導帯端の高さを調整する機能を有し、このためノーマリーオフのしきい値電圧を大きくすることができる。 FIG. 3 shows a group III nitride on the second semiconductor layer (electron supply layer) 6 to control the position of the conductor between the second semiconductor layer (electron supply layer) 6 and the gate electrode. 1 shows a HEMT structure having a third semiconductor layer (conduction band edge adjusting layer) 11 composed of a single layer or multiple layers made of Since the third semiconductor layer (conduction band edge adjusting layer) 11 has a large band gap, it has a function of adjusting the height of the conduction band edge of the second semiconductor layer (electron supply layer) 6. The threshold voltage of marily off can be increased.
また、MIS(MOS)型HEMT素子とする場合は、上述の実施の形態において、最上層の半導体層の上に絶縁膜を設置して作製するもので、図4〜図6の構造をとる。図4のMIS(MOS)型HEMT素子においては、基板2の上にIII族窒化物からなる下地(バッファー)層3を設けた上で、III族窒化物、好ましくはGaNからなる第1半導体層4と、少なくともAlを含むIII族窒化物、好ましくはAlxGa1−xNであってx≧0.2である第2の半導体層(電子供給層)6が積層されてなる半導体層群を形成し、その上により高純度の絶縁膜10をMBE法で形成することにより、第2の半導体層(電子供給層)6と絶縁膜10の間に電気的に活性な界面準位を少なくすることにより、大きいしきい値電圧で動作可能なノーマリーオフ素子が実現される。 Further, in the case of the MIS (MOS) type HEMT device, in the above-described embodiment, an insulating film is provided on the uppermost semiconductor layer, and the structure shown in FIGS. 4 to 6 is employed. In the MIS (MOS) type HEMT device of FIG. 4, a base (buffer) layer 3 made of a group III nitride is provided on a substrate 2 and then a first semiconductor layer made of a group III nitride, preferably GaN. 4 and a group III nitride containing at least Al, preferably AlxGa1-xN, and a second semiconductor layer (electron supply layer) 6 having x ≧ 0.2 is formed, and a semiconductor layer group is formed. Further, by forming the higher-purity insulating film 10 by the MBE method, by reducing the electrically active interface state between the second semiconductor layer (electron supply layer) 6 and the insulating film 10, A normally-off element that can operate with a large threshold voltage is realized.
図5は、第2の半導体層(電子供給層)6を構成する単一層ないしは多重層のどれか一つ以上に不純物を添加することにより、2次元電子ガス領域5におけるシートキャリア濃度を大きくできるため、より電流が流れるMIS(MOS)型HEMT素子ができる。また、自発分極やピエゾ分極に頼らず、不純物濃度により2次元電子ガス領域5におけるシートキャリア濃度を大きくできるので、第2の半導体層(電子供給層)6の厚さが薄くても、電流が流れるMIS(MOS)型HEMT素子ができる。この際、第2の半導体層(電子供給層)6を薄くすることができるため、より容易にノーマリーオフのMIS(MOS)型HEMT素子ができるため、より大きいしきい値電圧のMIS(MOS)型HEMT素子ができる。添加する不純物としては、n型のドーパントとしてSiをドープしても良いし、また、Siに代わる他の元素が、第2の半導体層(電子供給層)6を構成する単一層ないしは多重層のどれか一つ以上ドープされる態様であってもよい。 FIG. 5 shows that the sheet carrier concentration in the two-dimensional electron gas region 5 can be increased by adding an impurity to one or more of the single layer or multiple layers constituting the second semiconductor layer (electron supply layer) 6. Therefore, an MIS (MOS) type HEMT device in which more current flows can be obtained. In addition, since the sheet carrier concentration in the two-dimensional electron gas region 5 can be increased by the impurity concentration without depending on spontaneous polarization or piezo polarization, even if the thickness of the second semiconductor layer (electron supply layer) 6 is thin, the current can be supplied. A flowing MIS (MOS) type HEMT device can be formed. At this time, since the second semiconductor layer (electron supply layer) 6 can be made thinner, a normally-off MIS (MOS) type HEMT device can be more easily formed. ) Type HEMT device. As an impurity to be added, Si may be doped as an n-type dopant, and other elements in place of Si may be a single layer or multiple layers constituting the second semiconductor layer (electron supply layer) 6. Any one or more of them may be doped.
図6は、第2の半導体層(電子供給層)6の上に、第2の半導体層(電子供給層)6と絶縁膜10の間に、伝導体の位置を制御するためにIII族窒化物からなる単一層ないしは多重層で構成される第3の半導体層(伝導帯端調整層)11を有するMIS(MOS)型HEMT構造を示している。第3の半導体層(伝導帯端調整層)11は、バンドギャップが大きいため、第2の半導体層(電子供給層)6の伝導帯端の高さを調整する機能を有し、このためノーマリーオフのしきい値電圧を大きくすることができる。 FIG. 6 shows a group III nitride on the second semiconductor layer (electron supply layer) 6 to control the position of the conductor between the second semiconductor layer (electron supply layer) 6 and the insulating film 10. 1 shows a MIS (MOS) type HEMT structure having a third semiconductor layer (conduction band edge adjusting layer) 11 composed of a single layer or multiple layers made of a material. Since the third semiconductor layer (conduction band edge adjusting layer) 11 has a large band gap, it has a function of adjusting the height of the conduction band edge of the second semiconductor layer (electron supply layer) 6. The threshold voltage of marily off can be increased.
上記した半導体積層構造1は、通常はMOCVD法により成長される。MOCVD法は成長速度が速いため、バツフアー層や、第1の半導体層(チャネル層)4は厚い膜を作製できるので、耐圧を高くし、転位密度を低くするために有利である。しかし、二次元電子ガス領域によるシートキャリア濃度を決める第2の半導体層(電子供給層)6や第3の半導体層(伝導帯端調整層)11については、MOCVD法を用いるよりも、純度が高い半導体層ができるMBE法を用いることが有利である。 The semiconductor laminated structure 1 described above is usually grown by MOCVD. Since the MOCVD method has a high growth rate, a thick film can be formed for the buffer layer and the first semiconductor layer (channel layer) 4, which is advantageous in increasing the breakdown voltage and decreasing the dislocation density. However, the purity of the second semiconductor layer (electron supply layer) 6 and the third semiconductor layer (conduction band edge adjusting layer) 11 that determine the sheet carrier concentration in the two-dimensional electron gas region is higher than that using the MOCVD method. It is advantageous to use an MBE method that can produce a high semiconductor layer.
また、一般的には二次元電子ガス領域5によるシートキャリア濃度が大きいため、ノーマリオンのHEMT素子またはMIS(MOS)型HEMT素子が作られる。このようなHEMT素子またはMIS(MOS)型HEMT素子をノーマリーオフにするためには、この二次元電子ガス領域におけるシートキャリア濃度を減少させるために、既に述べたように、(1)リセスゲート構造による方法、(2)Alを含むIII族窒化物からなる半導体層のAl濃度を減らして、ピエゾ効果(圧電効果)、自発分極効果抑える方法、(3)フッ素イオンをAlを含むIII族窒化物からなる半導体層に注入して自発分極効果抑える方法、(4)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)6の厚さを極力薄くする方法、(5)基板に非極性、反極性の基板を用いて、その上に成長したAlを含むIII族窒化物からなる第2の半導体層(電子供給層)6の自発分極を少なくする方法、などが試みられてきたが、いずれの方法も2次元電子ガス層によるシートキャリア濃度を減少してしまうため、大電流が流せるというHEMT素子の特徴が抑制されてしまう上、仮にノーマリーオフができても、しきい値電圧が小さい、という欠点を有している。 In general, since the sheet carrier concentration by the two-dimensional electron gas region 5 is large, a normally-on HEMT element or MIS (MOS) type HEMT element is produced. In order to make such a HEMT device or a MIS (MOS) type HEMT device normally off, in order to reduce the sheet carrier concentration in the two-dimensional electron gas region, as described above, (1) a recess gate structure (2) A method of suppressing the piezoelectric effect (piezoelectric effect) and the spontaneous polarization effect by reducing the Al concentration of the semiconductor layer made of group III nitride containing Al, and (3) Group III nitride containing fluorine ions with Al. (4) A method of reducing the thickness of the second semiconductor layer (electron supply layer) 6 made of a group III nitride containing Al as much as possible, and (5) a substrate. For example, a method of reducing the spontaneous polarization of the second semiconductor layer (electron supply layer) 6 made of a group III nitride containing Al grown on the substrate using a non-polar and anti-polar substrate has been tried. The In either method, the sheet carrier concentration due to the two-dimensional electron gas layer is reduced, so that the feature of the HEMT device that allows a large current to flow is suppressed. Has the disadvantage of being small.
また、大電流が流せるというHEMT素子の特徴を活かして、かつしきい値電圧を大きくするために、(6)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)6の上にp型のIII族窒化物からなる層を成長させ、接合型のHEMTとする方法、(7)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)6の上に、それよりもバンドギャップが小さい半導体層を設けて第2の半導体層(電子供給層)6の伝導帯を持ちあげてHEMTとする方法、も試みられてきたが、しきい値電圧が十分大きくなく、ゲートのリーク電流も大きい、という欠点を有している。 In order to increase the threshold voltage by making use of the feature of the HEMT device that allows a large current to flow, (6) the second semiconductor layer (electron supply layer) 6 made of group III nitride containing Al is used. A method of growing a p-type group III nitride layer to form a junction type HEMT; (7) on a second semiconductor layer (electron supply layer) 6 made of group-III nitride containing Al; An attempt has been made to provide a semiconductor layer having a smaller band gap and raise the conduction band of the second semiconductor layer (electron supply layer) 6 to form a HEMT, but the threshold voltage is sufficiently high. In addition, the gate leakage current is large.
また、(8)Alを含むIII族窒化物からなる第2の半導体層(電子供給層)6の上に酸化物膜や絶縁物膜を堆積させたMIS(MOS)構造を用いる方法は、シリコンのMOSデバイスに類似した方法ではあるが、これまで試みられてきたMIS(MOS)構造の絶縁膜は、Si3N4、SiO2、Ga2O3、Gd2O3、ポリシリコンなどであり、しきい値電圧が大きくても界面準位密度が大きく、良好な半導体装置は製造できなかった。 Further, (8) a method using a MIS (MOS) structure in which an oxide film or an insulator film is deposited on a second semiconductor layer (electron supply layer) 6 made of a group III nitride containing Al includes silicon. The MIS (MOS) structure insulating film that has been tried so far is Si3N4, SiO2, Ga2O3, Gd2O3, polysilicon, etc., and even if the threshold voltage is large, the interface has been tried. A semiconductor device having a high level density was not able to be manufactured.
本実施の形態に係るHEMT素子では、二次元電子ガス領域によるシートキャリア濃度を決める第2の半導体層(電子供給層)6については、純度が高い半導体層ができるMBE法を用いているため、二次元電子ガス領域によるシートキャリア濃度がより高くなるほか、第3の半導体層(伝導帯端調整層)11もより平坦な層が形成されているため、より性能が良いHEMT素子実現されており、係る半導体装置は、従来開示された技術から容易に想到される値を遙かに上回るものである。本実施の形態においては、第2の半導体層(電子供給層)6や第3の半導体層(伝導帯端調整層)11をMBE法で作製しているため、より多くの電子が二次元電子ガス領域に供給され、より大きな電流が流れ、より高周波で動作可能なHEMT素子が実現できたと推察される。 In the HEMT device according to the present embodiment, since the second semiconductor layer (electron supply layer) 6 that determines the sheet carrier concentration in the two-dimensional electron gas region uses an MBE method that can form a semiconductor layer with high purity, In addition to higher sheet carrier concentration due to the two-dimensional electron gas region, the third semiconductor layer (conduction band edge adjusting layer) 11 is also formed with a flatter layer, so that a HEMT device with better performance is realized. Such a semiconductor device far exceeds the value easily conceived from the conventionally disclosed technology. In the present embodiment, since the second semiconductor layer (electron supply layer) 6 and the third semiconductor layer (conduction band edge adjusting layer) 11 are formed by the MBE method, more electrons are two-dimensional electrons. It is assumed that a HEMT element that is supplied to the gas region, flows a larger current, and can operate at a higher frequency can be realized.
また、本実施の形態に係るMIS(MOS)型HEMT素子では、絶縁膜10をMBE法で作製しているため、絶縁膜10の純度があがり、より平坦な絶縁膜ができるため界面準位密度が下がり、しきい値電圧も高く、リーク電流も小さいMIS(MOS)型HEMT素子が実現されており、係る半導体装置は、従来開示された技術から容易に想到される値を遙かに上回るものである。本実施の形態においては、二次元電子ガス領域5によるシートキャリア濃度を決める第2の半導体層(電子供給層)6や絶縁膜10については、純度が高い半導体層、絶縁膜ができるMBE法を用いているため、二次元電子ガス領域によるシートキャリア濃度がより高くなるほか、絶縁膜を第2の半導体層(電子供給層)と物理化学的に整合するように組成を制御でき、そのため電気的に活性な界面準位が少なくなることで、大きいしきい値電圧で動作可能なノーマリーオフ素子が実現できたと推察される。 Further, in the MIS (MOS) type HEMT device according to the present embodiment, since the insulating film 10 is manufactured by the MBE method, the purity of the insulating film 10 is improved, and a flatter insulating film can be formed. MIS (MOS) type HEMT device with a low threshold voltage and a small leakage current is realized, and such a semiconductor device far exceeds the value easily conceived from the technology disclosed heretofore. It is. In the present embodiment, for the second semiconductor layer (electron supply layer) 6 and the insulating film 10 that determine the sheet carrier concentration by the two-dimensional electron gas region 5, the MBE method that can form a semiconductor layer and an insulating film with high purity is used. As a result, the sheet carrier concentration in the two-dimensional electron gas region is higher, and the composition can be controlled so that the insulating film is physically and chemically aligned with the second semiconductor layer (electron supply layer). It is presumed that a normally-off element capable of operating with a large threshold voltage could be realized by reducing the active interface state.
以上、説明したように、本実施の形態に係るHEMT素子においては、基板2の上にIII族窒化物からなる下地層(バッファー層)3を設けた上で、III族窒化物、好ましくはGaNからなる第1の半導体層4とをMOCVD法により形成する。また少なくともAlを含むIII族窒化物、好ましくはAlxGa1−xNであってx≧0.2である第2の半導体層(電子供給層)6や第3の半導体層(伝導帯端調整層)11を形成するのにMBE法を用いるため、酸化物膜や絶縁物膜をより高純度で、また第3の半導体層(伝導帯端調整層)11をより平坦にできるため、より高速、高周波で動作可能なHEMT素子等が実現されている。 As described above, in the HEMT device according to the present embodiment, a base layer (buffer layer) 3 made of a group III nitride is provided on a substrate 2 and then a group III nitride, preferably GaN. The first semiconductor layer 4 made of is formed by MOCVD. Further, a group III nitride containing at least Al, preferably AlxGa1-xN and x ≧ 0.2, the second semiconductor layer (electron supply layer) 6 and the third semiconductor layer (conduction band edge adjusting layer) 11. Since the MBE method is used to form the oxide film, the oxide film and the insulator film can be made with higher purity, and the third semiconductor layer (conduction band edge adjusting layer) 11 can be made flat, so that the film can be formed at higher speed and higher frequency. An operable HEMT element or the like is realized.
また、本実施の形態に係るMIS(MOS)型HEMT素子においては、基板2の上にIII族窒化物からなる下地層(バッファー層)3を設けた上で、III族窒化物、好ましくはGaNからなる第1半導体層4とをMOCVD法により形成する。また少なくともAlを含むIII族窒化物、好ましくはAlxGa1−xNであってx≧0.2である第2の半導体層(電子供給層)6やMIS(MOS)型HEMT構造の場合に形成される絶縁膜10を形成するのにMBE法を用いるため、絶縁物膜をより高純度で、かつ第2の半導体層(電子供給層)6にできるだけ物理化学的に整合するように形成することにより、第2の半導体層(電子供給層)6と絶縁膜10の間に電気的に活性な界面準位を少なくすることにより、大きいしきい値電圧(少なくとも+1V以上、好ましくは+3V以上)で動作可能なノーマリーオフ素子が実現されている。 In the MIS (MOS) type HEMT device according to the present embodiment, a base layer (buffer layer) 3 made of a group III nitride is provided on the substrate 2 and then a group III nitride, preferably GaN. The first semiconductor layer 4 is formed by MOCVD. Further, it is formed in the case of a group III nitride containing at least Al, preferably a second semiconductor layer (electron supply layer) 6 or MIS (MOS) type HEMT structure in which AlxGa1-xN and x ≧ 0.2. Since the MBE method is used to form the insulating film 10, the insulating film is formed so as to have a higher purity and physicochemical alignment with the second semiconductor layer (electron supply layer) 6 as much as possible. By reducing the electrically active interface state between the second semiconductor layer (electron supply layer) 6 and the insulating film 10, it is possible to operate with a large threshold voltage (at least +1 V or more, preferably +3 V or more). A normally-off element is realized.
<変形例>
上記した種々の実施の形態において、ソース電極とドレイン電極の下の半導体層は、第2の半導体層(電子供給層)6であっても、第3半導体層(伝導帯端調整層)11であっても、その一部を例えば反応性イオンエッチング(RIE)にてエッチングして、その一部分を露出させたうえで、ソース電極8およびドレイン電極9を形成した構成になっていてもよい。
<Modification>
In the various embodiments described above, the semiconductor layer under the source electrode and the drain electrode is the third semiconductor layer (conduction band edge adjusting layer) 11 even if it is the second semiconductor layer (electron supply layer) 6. Even in such a case, the source electrode 8 and the drain electrode 9 may be formed after a part thereof is etched by, for example, reactive ion etching (RIE) to expose a part thereof.
また、ソース電極とドレイン電極の下の半導体層は、第2の半導体層(電子供給層)6であっても、第3半導体層(伝導帯端調整層)11であっても、その一部を例えば反応性イオンエッチング(RIE)にてエッチングして、その一部分を露出させたうえで、コンタクト層としてSiをドープしたGaNを選択再成長によって設け、ソース電極とドレイン電極をその上部に形成した構成になっていてもよい。 The semiconductor layer below the source electrode and the drain electrode may be a part of the second semiconductor layer (electron supply layer) 6 or the third semiconductor layer (conduction band edge adjusting layer) 11. For example, reactive ion etching (RIE) is used to expose a portion thereof, and then a GaN doped with Si is provided as a contact layer by selective regrowth, and a source electrode and a drain electrode are formed thereon. It may be configured.
また、ソース電極とドレイン電極の下の半導体層は、第2の半導体層(電子供給層)6であっても、第3半導体層(伝導帯端調整層) 11であっても、第2の半導体層(電子供給層)6の一部までテーパ状の溝を設け、その底面上にゲート電極7を設けた構成になっていてもよい。 The semiconductor layer below the source electrode and the drain electrode is the second semiconductor layer (electron supply layer) 6 or the third semiconductor layer (conduction band edge adjusting layer) 11. A tapered groove may be provided up to a part of the semiconductor layer (electron supply layer) 6 and the gate electrode 7 may be provided on the bottom surface.
さらに、絶縁膜10は、MBE法で形成する以外に、以下のようにして形成してもよい。すなわち、図7ないしは図8に示す装置を用い、酸化物を構成する元素ないしは元素の化合物を酸化する目的で、絶縁膜成長装置に水素ガスを流す配管の途中に水を加熱ないしは冷却して水蒸気圧力を制御する装置を設置して、もって水素ガス中の水蒸気圧を制御することによって、水素ガス中の酸素分圧を精密制御して酸化物を含む絶縁膜10を形成する。 Further, the insulating film 10 may be formed as follows in addition to the MBE method. That is, the apparatus shown in FIGS. 7 and 8 is used to heat or cool water in the middle of a pipe through which hydrogen gas flows to the insulating film growth apparatus for the purpose of oxidizing the elements constituting the oxide or the compound of the elements. An insulating film 10 containing an oxide is formed by precisely controlling the oxygen partial pressure in the hydrogen gas by installing a device for controlling the pressure and thereby controlling the water vapor pressure in the hydrogen gas.
具体的には、図7に示す装置では、絶縁膜成長装置112に、元素A化合物ガス導入口114、元素B化合物ガス導入口116、元素X化合物ガス導入口120から元素A化合物ガス、元素B化合物ガス、元素X化合物ガスがそれぞれ導入され、水素ガス導入口107から水素ガスが導入される。また、ガス排気口118からガスが排出される。さらに、水素ガスが導入される配管の途中にバルブ111を介して水蒸気発生装置104が接続されており、この水蒸気発生装置104における水(純水)105を水蒸気圧力調整用ヒーターおよび冷却装置6で加熱ないしは冷却して水蒸気圧力が制御される。この水蒸気圧力は、バルブ109を介し露点測定装置110で測定される。絶縁膜成長装置112内には、成長装置ヒーター101およびサセプター102が設けられており、その上に半導体層付き基板103が設置される。 Specifically, in the apparatus shown in FIG. 7, the element A compound gas and element B are supplied from the element A compound gas inlet 114, the element B compound gas inlet 116, and the element X compound gas inlet 120 to the insulating film growth apparatus 112. Compound gas and element X compound gas are introduced, and hydrogen gas is introduced from the hydrogen gas inlet 107. Further, gas is discharged from the gas exhaust port 118. Further, a steam generator 104 is connected to a pipe through which hydrogen gas is introduced via a valve 111, and water (pure water) 105 in the steam generator 104 is heated by a steam pressure adjusting heater and cooling device 6. The water vapor pressure is controlled by heating or cooling. This water vapor pressure is measured by the dew point measuring device 110 through the valve 109. In the insulating film growth apparatus 112, a growth apparatus heater 101 and a susceptor 102 are provided, and a substrate 103 with a semiconductor layer is placed thereon.
この図7に示す装置において、まず、バルブ108を閉じ、バルブ109、111、113、118を開けて、装置112内を真空引きした後、バルブ113を閉じて水蒸気圧を所定圧に調整し、次にバルブ108、113を開いて水素ガスを導入口107から流し、バルブ115、117、121を開いて酸化物を構成する元素ないしは元素の化合物を形成するためのガスを導入する。その際、水素ガス中の水蒸気圧を制御することによって、水素ガス中の酸素分圧を精密制御して酸化物を含む絶縁膜10を形成する。酸化物を含む絶縁膜10の酸化物の組成比については、第2の半導体層(電子供給層)6の表面と物理化学的に整合するように組成比を決定する。具体的には、格子定数、熱膨張率、界面準位密度などの観点からその組成を決定する。 In the apparatus shown in FIG. 7, first, the valve 108 is closed, the valves 109, 111, 113, 118 are opened, the inside of the apparatus 112 is evacuated, the valve 113 is closed, and the water vapor pressure is adjusted to a predetermined pressure. Next, the valves 108 and 113 are opened to allow hydrogen gas to flow from the inlet 107, and the valves 115, 117 and 121 are opened to introduce a gas for forming an element constituting the oxide or a compound of the element. At that time, by controlling the water vapor pressure in the hydrogen gas, the oxygen partial pressure in the hydrogen gas is precisely controlled to form the insulating film 10 containing oxide. The composition ratio of the oxide of the insulating film 10 containing an oxide is determined so as to be physicochemically matched with the surface of the second semiconductor layer (electron supply layer) 6. Specifically, the composition is determined from the viewpoint of lattice constant, coefficient of thermal expansion, interface state density, and the like.
例えば、Al2O3の絶縁膜10を形成する場合、上記の半導体積層構造1の基板103を設置し、キャリーガスとして水素ガスを導入口107から流しながら、TMA(酸化物を構成する元素の化合物)を導入口114から流す。この際、水素ガス中の水蒸気圧力を精密制御するために、水素ガス配管の途中に超純水を入れた容器を接続し、この容器の温度を加熱または冷却することにより水蒸気圧力を調整する。水蒸気圧力は露点計110を用いて精密測定する。この際、TMAが酸化するように、熱力学的計算に基づいた酸素分圧となるように、水蒸気圧力を調整してAl2O3の絶縁膜10を形成する。酸素分圧は、H2O=H2+1/2O2の反応に基づき、PO2=K2/PH2O2で簡単に計算できる。ここでKはH2O=H2+1/2O2の反応の平衡定数である。 For example, when forming the insulating film 10 of Al 2 O 3, the substrate 103 of the above-mentioned semiconductor multilayer structure 1 is installed, and TMA (compound of elements constituting the oxide) is supplied while hydrogen gas is allowed to flow from the inlet 107 as a carry gas. It flows from the inlet 114. At this time, in order to precisely control the water vapor pressure in the hydrogen gas, a vessel filled with ultrapure water is connected in the middle of the hydrogen gas pipe, and the water vapor pressure is adjusted by heating or cooling the temperature of the vessel. The water vapor pressure is precisely measured using a dew point meter 110. At this time, the Al2O3 insulating film 10 is formed by adjusting the water vapor pressure so that the oxygen partial pressure based on thermodynamic calculation is obtained so that TMA is oxidized. The oxygen partial pressure can be easily calculated as PO2 = K2 / PH2O2 based on the reaction H2O = H2 + 1 / 2O2. Here, K is an equilibrium constant of the reaction of H2O = H2 + 1 / 2O2.
また、図8に示す装置では、元素A123、元素B126を元素A蒸発セル122、元素B蒸発セル125から元素A加熱ヒーター124、元素B加熱ヒーター127を用いてそれぞれ蒸発させる。これ以外は、図7に示す装置と同じである。この図8に示す装置においても、図7に示す装置と同様、水素ガス中の水蒸気圧を制御することによって、水素ガス中の酸素分圧を精密制御して酸化物を含む絶縁膜10を形成する。 In the apparatus shown in FIG. 8, the element A 123 and the element B 126 are evaporated from the element A evaporation cell 122 and the element B evaporation cell 125 using the element A heater 124 and the element B heater 127, respectively. Other than this, the apparatus is the same as that shown in FIG. In the apparatus shown in FIG. 8, similarly to the apparatus shown in FIG. 7, by controlling the water vapor pressure in the hydrogen gas, the oxygen partial pressure in the hydrogen gas is precisely controlled to form the insulating film 10 containing oxide. To do.
例えば、Al2O3−Ga2O3の混晶からなる絶縁膜10を形成する場合、上記の半導体積層構造1の基板103を設置し、真空状態にしてAlとGa(酸化物を構成する元素)をクヌーセンセル122と125から蒸発させる。この際、水素ガスを導入口107から流しながら、水素ガス中の水蒸気圧力を精密制御するために、水素ガス配管の途中に超純水を入れた容器を接続し、この容器の温度を加熱または冷却することにより水蒸気圧力を調整する。水蒸気圧力は露点計10を用いて精密測定する。この際、蒸発させたAlとGaが酸化するように、熱力学的計算に基づいた酸素分圧となるように、水蒸気圧力を調整してAl2O3−Ga2O3の絶縁膜34を形成する。 For example, when forming the insulating film 10 made of a mixed crystal of Al 2 O 3 -Ga 2 O 3, the substrate 103 having the above-described semiconductor stacked structure 1 is placed, and a vacuum state is applied to mix Al and Ga (elements constituting an oxide) Knudsen cell 122. And evaporate from 125. At this time, in order to precisely control the water vapor pressure in the hydrogen gas while flowing the hydrogen gas from the inlet 107, a container containing ultrapure water is connected in the middle of the hydrogen gas pipe, and the temperature of the container is heated or The water vapor pressure is adjusted by cooling. The water vapor pressure is precisely measured using a dew point meter 10. At this time, the Al2O3-Ga2O3 insulating film 34 is formed by adjusting the water vapor pressure so that the oxygen partial pressure based on thermodynamic calculation is obtained so that the evaporated Al and Ga are oxidized.
このように、酸化物を構成する元素ないしは元素の化合物を酸化する目的で、薄膜成長装置に水素ガスを流す配管の途中に水を加熱ないしは冷却して水蒸気圧力を制御する装置を有し、もって水素ガス中の水蒸気圧を制御することによって、水素ガス中の酸素分圧を精密制御することによって酸化物を構成する元素ないしは元素の化合物の酸化を行うようにすれば、結晶品質の良い絶縁膜を下地層の上方の半導体層群の上に堆積でき、リーク電流が少なく、界面準位が少なく、良好なデバイス特性を有する半導体装置が実現される。 In this way, for the purpose of oxidizing the element constituting the oxide or the compound of the element, the thin film growth apparatus has a device for controlling the water vapor pressure by heating or cooling water in the middle of a pipe through which hydrogen gas flows. By controlling the water vapor pressure in the hydrogen gas, the oxygen partial pressure in the hydrogen gas is precisely controlled to oxidize the elements constituting the oxide or the compound of the elements, so that an insulating film with good crystal quality Can be deposited on the semiconductor layer group above the base layer, a leakage current is small, an interface state is small, and a semiconductor device having good device characteristics is realized.
(実施例1)
本実施例においては、上述の実施の形態に係る半導体積層構造1と、これを用いたMOS型HEMT素子とを作製した。まず、2インチ径の厚さ600μmのC面サファイア単結晶を用い、これを所定のMOCVD装置の反応菅内に設置した。MOCVD装置は、反応ガスあるいはキャリアガスとして、少なくともH2、N2、TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、NH3、およびシランガスが、反応管内に供給可能とされている。キャリアガスとして、水素を流速3.5m/secで流しながら、反応管内の圧力を25Torrに保ちつつ、基板29を1210℃まで昇温した後、10分間保持し、基板29のサーマルクリーニングを実施した。
(Example 1)
In this example, the semiconductor multilayer structure 1 according to the above-described embodiment and a MOS type HEMT device using the same were manufactured. First, a C-plane sapphire single crystal having a diameter of 2 inches and a thickness of 600 μm was used and placed in a reaction vessel of a predetermined MOCVD apparatus. In the MOCVD apparatus, at least H2, N2, TMG (trimethylgallium), TMA (trimethylaluminum), NH3, and silane gas can be supplied into the reaction tube as a reaction gas or carrier gas. The substrate 29 was heated to 1210 ° C. while flowing hydrogen as a carrier gas at a flow rate of 3.5 m / sec and the pressure in the reaction tube was maintained at 25 Torr, and then held for 10 minutes to perform thermal cleaning of the substrate 29. .
その後、基板温度を1210℃に保ちつつ、TMAとそのキャリアガスである水素とを供給するとともに、NH3とそのキャリアガスである水素とを供給することにより、下地層(バッファー層)3として、1.5μmの厚さのAlN層を成長させた。その際には、TMAとNH3との供給モル比がTMA:NH3=1:400となるようにそれぞれの流量を制御した。このようにして得た下地層(バッファー層)3の(002)面についてのX線ロッキングカーブ半値幅は、70秒であり、転位密度は3×1013/cm2であった。 Thereafter, while maintaining the substrate temperature at 1210 ° C., TMA and its carrier gas, hydrogen, are supplied, and NH 3 and its carrier gas, hydrogen, are supplied, thereby forming an underlayer (buffer layer) 3 as 1 A 5 μm thick AlN layer was grown. At that time, the respective flow rates were controlled so that the supply molar ratio of TMA and NH3 was TMA: NH3 = 1: 400. The half width of the X-ray rocking curve for the (002) plane of the base layer (buffer layer) 3 thus obtained was 70 seconds, and the dislocation density was 3 × 10 13 / cm 2.
引き続き、温度を1110℃、圧力を750Torrとしたうえで、TMGとNH3とを供給モル比がTMG:NH3=1:1800となるように供給して、第1の半導体層(チャネル層)として厚さ2.5μmのGaN層を形成した。この際、成膜速度を約3.5μm/hrとなるように、TMG及びNH3の供給量を設定した。 Subsequently, after the temperature was set to 1110 ° C. and the pressure was set to 750 Torr, TMG and NH 3 were supplied at a supply molar ratio of TMG: NH 3 = 1: 1800 to obtain a thickness as the first semiconductor layer (channel layer). A GaN layer having a thickness of 2.5 μm was formed. At this time, the supply amounts of TMG and NH3 were set so that the film formation rate was about 3.5 μm / hr.
第1の半導体層(チャネル層)であるGaN層の形成後、Al、Ga、Inのクヌーセンセルと窒素のラジカルソース源を有するMBE装置を用いて、800℃とし、Al0.25Ga0.75Nなる組成を有する第2の半導体層(電子供給層)6を形成した。以上により、半導体積層構造1を得た。 After the formation of the GaN layer as the first semiconductor layer (channel layer), a composition of Al 0.25 Ga 0.75 N is set to 800 ° C. using an MBE apparatus having an Al, Ga, In Knudsen cell and a nitrogen radical source source. The 2nd semiconductor layer (electron supply layer) 6 which has was formed. Thus, the semiconductor multilayer structure 1 was obtained.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. It formed by ohmic junction and the HEMT element was obtained.
このようにして得られたHEMT素子について、電流密度780mA/mm、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは170mS/mmが得られた。
(比較例1)
本比較例としては、実施例1と同様の構造の半導体積層構造を全てMOCVD法により作製した。Al0.25Ga0.75Nなる組成を有する第2半導体層6を形成する際には、1090℃とし、TMAとTMGとNH3とを供給モル比がTMA:TMG:NH3=0.15:0.6:1800となるように供給して、Al0.25Ga0.75Nなる組成を有する第2の半導体層(電子供給層)6を形成した。
With respect to the HEMT device thus obtained, a transconductance at room temperature of 170 mS / mm was obtained when the current density was 780 mA / mm and the gate length was 2 μm.
(Comparative Example 1)
As this comparative example, a semiconductor laminated structure having the same structure as that of Example 1 was produced by MOCVD. When forming the second semiconductor layer 6 having a composition of Al0.25Ga0.75N, the temperature is set to 1090 ° C., and the supply molar ratio of TMA, TMG, and NH3 is TMA: TMG: NH3 = 0.15: 0.6: A second semiconductor layer (electron supply layer) 6 having a composition of Al 0.25 Ga 0.75 N was formed by supplying 1800.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. It formed by ohmic junction and the HEMT element was obtained.
このようにして得られたHEMT素子について、電流密度420mA/mm、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは140mS/mmが得られた。
(実施例2)
実施例1と同様に、下地層(バッファー層)3と第1の半導体層(チャネル層)4をMOCVD法により、第2半導体層6をMBE法により形成した。Al、Ga、Inのクヌーセンセルと窒素のラジカルソース源を有するMBE装置を用いて、800℃とし、約10nmのAl0.2In0.8N層から成る第2の半導体層(電子供給層)6を形成した。以上により、半導体積層構造1を得た。
With respect to the HEMT device thus obtained, the transconductance at room temperature when the current density was 420 mA / mm and the gate length was 2 μm was 140 mS / mm.
(Example 2)
In the same manner as in Example 1, the base layer (buffer layer) 3 and the first semiconductor layer (channel layer) 4 were formed by MOCVD, and the second semiconductor layer 6 was formed by MBE. The second semiconductor layer (electron supply layer) 6 composed of an Al0.2In0.8N layer of about 10 nm is formed at 800 ° C. using an MBE apparatus having an Al, Ga, In Knudsen cell and a nitrogen radical source source. did. Thus, the semiconductor multilayer structure 1 was obtained.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、MIS型HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. An MIS type HEMT device was obtained by forming an ohmic junction.
このようにして得られたMIS型HEMT素子について、電流密度820mA/mm、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは190mS/mmが得られた。
(比較例2)
本比較例としては、実施例1と同様の構造の半導体積層構造を全てMOCVD法により作製した。Al0.2In0.8Nなる組成を有する第2半導体層6を形成する際には、1090℃とし、TMAとTMIとNH3とを供給モル比がTMA:TMI:NH3=0.25:0.75:1800となるように供給して、Al0.2In0.8Nなる組成を有する第2の半導体層(電子供給層)6を形成した。
With respect to the MIS HEMT device thus obtained, a transconductance at room temperature of 190 mS / mm was obtained when the current density was 820 mA / mm and the gate length was 2 μm.
(Comparative Example 2)
As this comparative example, a semiconductor laminated structure having the same structure as that of Example 1 was produced by MOCVD. When forming the second semiconductor layer 6 having a composition of Al0.2In0.8N, the temperature is set to 1090 ° C., and the supply molar ratio of TMA, TMI, and NH3 is TMA: TMI: NH3 = 0.25: 0.75: The second semiconductor layer (electron supply layer) 6 having a composition of Al0.2In0.8N was formed by supplying 1800.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. It formed by ohmic junction and the HEMT element was obtained.
このようにして得られたHEMT素子について、電流密度560mA/mm、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは160mS/mmが得られた。
(実施例3)
実施例1と同様に、下地層(バッファー層)3、第1の半導体層(チャネル層)4をMOCVD法により作製し、その後 実施例2と同様に、Al、Ga、Inのクヌーセンセルと窒素のラジカルソース源を有するMBE装置を用いて、800℃とし、約10nmのAl0.2In0.8N層から成る第2の半導体層(電子供給層)6を形成した。以上により、半導体積層構造1を得た。
With respect to the HEMT device thus obtained, a transconductance at room temperature of 160 mS / mm was obtained when the current density was 560 mA / mm and the gate length was 2 μm.
(Example 3)
As in Example 1, a base layer (buffer layer) 3 and a first semiconductor layer (channel layer) 4 were formed by MOCVD, and then, as in Example 2, Al, Ga, In Knudsen cell and nitrogen The second semiconductor layer (electron supply layer) 6 composed of an Al0.2In0.8N layer of about 10 nm was formed at 800 ° C. using an MBE apparatus having a radical source of Thus, the semiconductor multilayer structure 1 was obtained.
このようにして得られた半導体積層構造1の表面に、Al2O3の酸化膜による絶縁膜をMBE法により形成した。Alはクヌーセンセルより供給し、酸素は酸素ガスをMBE装置内に供給し、Al2O3の絶縁膜を形成した。 An insulating film made of an oxide film of Al 2 O 3 was formed on the surface of the semiconductor multilayer structure 1 thus obtained by the MBE method. Al was supplied from the Knudsen cell, and oxygen supplied oxygen gas into the MBE apparatus to form an Al2O3 insulating film.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. It formed by ohmic junction and the HEMT element was obtained.
このようにして得られたHEMT素子について、電流密度760mA/mm、しきい値電圧6.0V、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは160mS/mmが得られた。
(比較例3)
本比較例としては、比較例2と同様の構造の半導体積層構造を全て比較例2と同様の条件でMOCVD法により作製した。また、Al2O3の絶縁膜についてはスパッタリング法で作製した。
For the HEMT device thus obtained, a transconductance at room temperature of 160 mS / mm was obtained when the current density was 760 mA / mm, the threshold voltage was 6.0 V, and the gate length was 2 μm.
(Comparative Example 3)
As this comparative example, a semiconductor laminated structure having the same structure as that of Comparative Example 2 was produced by MOCVD under the same conditions as in Comparative Example 2. The Al 2 O 3 insulating film was formed by sputtering.
さらに、半導体積層構造1の表面の所定位置に、Pd/Ti/Auからなるゲート電極7を、ショットキー接合にて形成し、Ti/Au/Ni/Auからなるソース電極8およびドレイン電極9をオーミック接合にて形成し、MOS型HEMT素子を得た。 Further, a gate electrode 7 made of Pd / Ti / Au is formed at a predetermined position on the surface of the semiconductor multilayer structure 1 by a Schottky junction, and a source electrode 8 and a drain electrode 9 made of Ti / Au / Ni / Au are formed. An ohmic junction was formed to obtain a MOS type HEMT device.
このようにして得られたHEMT素子について、電流密度340mA/mm、しきい値電圧−0.5V、ゲート長を2μmとした場合の室温におけるトランスコンダクタンスは30mS/mmが得られた。 For the HEMT device thus obtained, a transconductance at room temperature of 30 mS / mm was obtained when the current density was 340 mA / mm, the threshold voltage was −0.5 V, and the gate length was 2 μm.
以上の実施例および比較例より、本実施の形態に係るHEMT素子、MIS(MOS)型HEMT素子においては、安定で界面準位が少なく、しきい値電圧が大きいより顕著に優れた特性を有してなることがわかる。 From the above examples and comparative examples, the HEMT device and the MIS (MOS) type HEMT device according to the present embodiment have characteristics that are stable, have low interface states, and are significantly superior to those having a large threshold voltage. You can see that
1 半導体積層構造
2 基板
3 下地層(バッファー層)
4 第1半導体層(チャネル層)
5 二次元電子ガス領域
6 第2半導体層(電子供給層)
7 ゲート電極
8 ドレイン電極
9 ソース電極
10 絶縁膜
11 第3半導体層(伝導帯端調整層)
101 成長装置ヒーター
102 サセプター
103 半導体層付き基板
104 水蒸気発生装置
105 純水
106 水蒸気圧力調整用ヒーターおよび冷却装置
107 水素ガス導入口
108 バルブ1
109 バルブ2
110 露点測定装置
111 バルブ3
112 絶縁膜成長装置
113 バルブ4
114 元素A化合物ガス導入口
115 バルブ5
116 元素B化合物ガス導入口
117 バルブ6
118 バルブ7
119 ガス排気口
120 元素X化合物ガス導入口
121 バルブ8
122 元素A蒸発セル
123 元素A
124 元素A加熱ヒーター
125 元素B蒸発セル
126 元素B加熱ヒーター
127 元素B蒸発セル
DESCRIPTION OF SYMBOLS 1 Semiconductor laminated structure 2 Substrate 3 Underlayer (buffer layer)
4 First semiconductor layer (channel layer)
5 Two-dimensional electron gas region 6 Second semiconductor layer (electron supply layer)
7 Gate electrode 8 Drain electrode 9 Source electrode 10 Insulating film 11 Third semiconductor layer (conduction band edge adjusting layer)
DESCRIPTION OF SYMBOLS 101 Growth apparatus heater 102 Susceptor 103 Substrate with a semiconductor layer 104 Water vapor generating apparatus 105 Pure water 106 Water vapor pressure adjusting heater and cooling apparatus 107 Hydrogen gas inlet 108 Valve 1
109 Valve 2
110 Dew point measuring device 111 Valve 3
112 Insulating film growth device 113 Valve 4
114 Element A compound gas inlet 115 Valve 5
116 Element B Compound Gas Inlet 117 Valve 6
118 Valve 7
119 Gas exhaust port 120 Element X compound gas inlet port 121 Valve 8
122 Element A evaporation cell 123 Element A
124 Element A heater 125 Element B evaporation cell 126 Element B heater 127 Element B evaporation cell
Claims (7)
前記基板の上に形成されたバッファー層としての下地層と、
前記下地層の上に形成された半導体層群と、を備え、
前記半導体層群は、
III族窒化物からなる単一層ないしは多重層で構成されるチャネル層としての第1の半導体層と、
前記第1の半導体層よりバンドギャップが大きいIII族窒化物からなる単一層ないしは多重層で構成される電子供給層としての第2の半導体層と、
がこの順に前記下地層の側から積層されてなる半導体基板の製造方法であって、
前記バッファー層と前記第1の半導体層とをMOCVD法で形成し、前記第2の半導体層をMBE法で形成することを特徴とする半導体基板の製造方法。 A substrate,
An underlayer as a buffer layer formed on the substrate;
A semiconductor layer group formed on the base layer,
The semiconductor layer group is
A first semiconductor layer as a channel layer composed of a single layer or multiple layers made of group III nitride;
A second semiconductor layer as an electron supply layer composed of a single layer or multiple layers made of a group III nitride having a band gap larger than that of the first semiconductor layer;
Is a manufacturing method of a semiconductor substrate laminated in this order from the base layer side,
A method of manufacturing a semiconductor substrate, wherein the buffer layer and the first semiconductor layer are formed by an MOCVD method, and the second semiconductor layer is formed by an MBE method.
前記半導体層群の上に酸化物を含む絶縁膜が形成されており、
前記酸化物を含む絶縁膜を形成する工程では、
前記酸化物を構成する元素単体ないしは元素の化合物を前記第2の半導体層の上に付着させる際に、水素ガス中に水蒸気を混入させることにより、元素単体ないしは元素の化合物を酸化させることを特徴とする半導体基板の製造方法。 In the manufacturing method of the semiconductor substrate of Claim 1,
An insulating film containing an oxide is formed on the semiconductor layer group,
In the step of forming the insulating film containing the oxide,
When the elemental element or elemental compound constituting the oxide is deposited on the second semiconductor layer, the elemental element or elemental compound is oxidized by mixing water vapor into the hydrogen gas. A method for manufacturing a semiconductor substrate.
前記半導体層群の上に酸化物を含む絶縁膜が形成されており、
前記酸化物を含む絶縁膜をMBE法で形成することを特徴とする半導体基板の製造方法。 In the manufacturing method of the semiconductor substrate of Claim 1,
An insulating film containing an oxide is formed on the semiconductor layer group,
An insulating film containing the oxide is formed by an MBE method.
A method of manufacturing a semiconductor device, comprising forming a source electrode, a gate electrode, and a gate electrode on the semiconductor substrate according to claim 1.
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