JP2012004484A - Ｓｒａｍ - Google Patents

Abstract

【課題】配線不良が生じ難いＳＲＡＭ。
【解決手段】第１方向に平行に延設された第１、第２ゲート電極と、第１ゲート電極と直交して第１負荷トランジスタを構成する第１拡散領域及び第１の駆動トランジスタを構成する第２拡散領域と、第２拡散領域と直交して第１アクセストランジスタを構成する第３ゲート電極と、第１拡散領域と第２ゲート電極との第１共通コンタクトと、第１及び第３ゲート電極間の第２拡散領域に形成された第１拡散領域コンタクトと、第３ゲート電極に接続された第１ゲートコンタクトと、第１共通コンタクトと第１拡散領域コンタクトとを接続する第１配線と、第１ゲートコンタクトに接続された第２配線と、を備えたＳＲＡＭ。第１共通コンタクトと第１ゲートコンタクトとが階段状の２層構造を有し、第１及び第２配線はいずれも第１方向を長手方向とする矩形形状を有し、第１の方向の一直線上に並べて配置されている。
【選択図】図２

Description

本発明は、ＳＲＡＭに関する。

近年、ＳＲＡＭ（Static Random Access Memory）では、大容量化やチップサイズの小型化に伴い、メモリセルの更なる微細化が望まれている。メモリセルの微細化が進み、配線間隔が１００ｎｍ以下になると、配線形成のためのフォトリソグラフィ工程における光近接効果補正（ＯＰＣ：Optical Proximity Correct）が必須になってきている。そのため、わずかなプロセス変動により、配線の断線（オープン）、短絡（ショート）、経時絶縁破壊(ＴＤＤＢ：Time-Dependent Dielectric Breakdown)などの配線不良が発生しやすい。

特に、ＳＲＡＭでは１層目配線の配線密度が高くなっている。例えば、特許文献１の図２３には、ＳＲＡＭセルにおける１層目配線の平面図が開示されている。

特開２００６−２１０９６３号公報

特許文献１の図２３では、１層目配線の形状はＬ字形状の配線、横長の配線、縦長の配線などが入り乱れて形成されている。そのため、上述の通り、配線幅が小さくなると、１層目配線を形成するためのフォトリソグラフィ工程におけるＯＰＣが困難になり、配線不良が生じやすいという問題があった。

本発明に係るＳＲＡＭは、
単位メモリセルを複数備えたＳＲＡＭであって、
前記単位メモリセルは、
第１の方向に平行して延設された第１及び第２のゲート電極と、
前記第１のゲート電極と直交して第１の負荷トランジスタを構成する第１の拡散領域と、
前記第１のゲート電極と直交して第１の駆動トランジスタを構成する第２の拡散領域と、
前記第２のゲート電極の延長上に形成され、前記第２の拡散領域と直交して第１のアクセストランジスタを構成する第３のゲート電極と、
前記第１の拡散領域と、前記第２のゲート電極とに接続された第１の共通コンタクトと、
前記第１及び第３のゲート電極間の第２の拡散領域に形成された第１の拡散領域コンタクトと、
前記第３のゲート電極に接続された第１のゲートコンタクトと、
前記第１の共通コンタクトと前記第１の拡散領域コンタクトとを接続する第１の配線と、
前記第１のゲートコンタクトに接続された第２の配線と、を備え、
前記第１の共通コンタクトと前記第１のゲートコンタクトとが階段状の２層構造を有し、
前記第１及び第２の配線が、いずれも前記第１の方向を長手方向とする矩形形状を有し、前記第１の方向の一直線上に並べて配置されたものである。

本発明に係るＳＲＡＭは、第１の共通コンタクトと第１のゲートコンタクトとが２層構造を有し、第１及び第２の配線が、いずれも第１の方向を長手方向とする矩形形状を有し、一直線上に並べて配置されたものである。そのため、フォトリソグラフィ工程におけるＯＰＣが容易になり、配線不良が生じ難いＳＲＡＭを提供することができる。

本発明によれば、フォトリソグラフィ工程におけるＯＰＣが容易になり、配線不良が生じ難いＳＲＡＭを提供することができる。

実施の形態１に係るＳＲＡＭの単位メモリセルの平面図である。 実施の形態１に係るＳＲＡＭの単位メモリセルにおける１層目配線の平面図である。 実施の形態１に係るＳＲＡＭの単位メモリセルの回路図である。 図１、２のＩＶａ−ＩＶａ断面図である。 図１、２のＩＶｂ−ＩＶｂ断面図である。 実施の形態１に係るＳＲＡＭの単位メモリセルにおける２層目配線の平面図である。 比較例に係るＳＲＡＭの単位メモリセルの平面図である。 比較例に係るＳＲＡＭの単位メモリセルにおける１層目配線の平面図である。 図６、７のＩＩＸａ−ＩＩＸａ断面図である。 図６、７のＩＩＸｂ−ＩＩＸｂ断面図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るＳＲＡＭの単位メモリセル１００の平面図である。また、図２は、実施の形態１に係るＳＲＡＭの単位メモリセルにおける１層目配線の平面図である。図１に示すように、単位メモリセル１００は、４つのゲート電極Ｇ１〜Ｇ４、６つのＮ型拡散領域ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ、４つのＰ型拡散領域ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、８つの拡散領域コンタクトＤＣ１〜ＤＣ８、２つのゲートコンタクトＧＣ１、ＧＣ２、２つの共通コンタクトＳＣ１、ＳＣ２を備えている。

ここで、一点鎖線で示された境界線に囲まれた単位メモリセル１００の外形は矩形状である。そして、単位メモリセル１００は、中心Ｏに対し、点対称のレイアウト構造を有している。従って、ゲート電極Ｇ１、Ｇ２は同一形状、Ｐ型拡散領域ＰＤ１１、ＰＤ２１は同一形状、Ｐ型拡散領域ＰＤ１２、ＰＤ２２は同一形状、ゲート電極Ｇ３、Ｇ４は同一形状、Ｎ型拡散領域ＮＤ１１、ＮＤ２１は同一形状、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ２２ａは同一形状、Ｎ型拡散領域ＮＤ１２ｂ、ＮＤ２２ｂは同一形状などとなる。また、単位メモリセル１００は、一点鎖線で示した矩形の４辺に対応する各境界線に対し、線対称なレイアウト構造を有している。

また、図１に示されたＳＲＡＭは完全ＣＭＯＳ型である。そのため、単位メモリセル１００は、４つのＮＭＯＳトランジスタと、２つのＰＭＯＳトランジスタを備える。具体的には、単位メモリセル１００は、ＮＭＯＳトランジスタである２つのアクセストランジスタＡＴ１、ＡＴ２、ＮＭＯＳトランジスタである２つの駆動トランジスタＤＴ１、ＤＴ２、ＰＭＯＳトランジスタである２つの負荷トランジスタＬＴ１、ＬＴ２を備えている。ここで、駆動トランジスタＤＴ１と負荷トランジスタＬＴ１とがインバータを構成している。同様に、駆動トランジスタＤＴ２と負荷トランジスタＬＴ２とがインバータを構成している。

図３は、単位メモリセル１００の回路図である。図３に示すように、メモリセル１００は、負荷トランジスタＬＴ１、ＬＴ２のソースは、ともに電源（電源電圧ＶＤＤ）に接続されている。負荷トランジスタＬＴ１、ＬＴ２のドレインは、それぞれ駆動トランジスタＤＴ１、ＤＴ２のドレインに接続されている。駆動トランジスタＤＴ１、ＤＴ２のソースは、ともに接地されている。負荷トランジスタＬＴ１及び駆動トランジスタＤＴ１のゲートは、ともに負荷トランジスタＬＴ２及び駆動トランジスタＤＴ２のドレイン同士が接続されたノードに接続されている。一方、負荷トランジスタＬＴ２及び駆動トランジスタＤＴ２のゲートは、ともに負荷トランジスタＬＴ１及び駆動トランジスタＤＴ１のドレイン同士が接続されたノードに接続されている。

アクセストランジスタＡＴ１のソース・ドレインの一方は、負荷トランジスタＬＴ１及び駆動トランジスタＤＴ１のドレイン同士が接続されたノードに接続されている。アクセストランジスタＡＴ１のソース・ドレインの他方は、ビット線ＢＬＴに接続されている。また、アクセストランジスタＡＴ２のソース・ドレインの一方は、負荷トランジスタＬＴ２及び駆動トランジスタＤＴ２のドレイン同士が接続されたノードに接続されている。アクセストランジスタＡＴ２のソース・ドレインの他方は、ビット線ＢＬＢに接続されている。アクセストランジスタＡＴ１、ＡＴ２のゲートは、ともにワード線ＷＬに接続されている。

図１に示すように、アクセストランジスタＡＴ１は、ゲート電極Ｇ３、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ｂから構成されている。駆動トランジスタＤＴ１は、ゲート電極Ｇ１、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ１１は、アクセストランジスタＡＴ１と駆動トランジスタＤＴ１とに共有されている。そして、負荷トランジスタＬＴ１は、ゲート電極Ｇ１、Ｐ型拡散領域ＰＤ１１及びＰＤ１２から構成されている。即ち、ゲート電極Ｇ１は、負荷トランジスタＬＴ１と駆動トランジスタＤＴ１とに共有されている。

ここで、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂは直線状に延設されており、かつ、ゲート電極Ｇ１、Ｇ３の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、ゲート電極Ｇ１と直交している。更に、Ｐ型拡散領域ＰＤ１１はゲート電極Ｇ１と平行に形成されたゲート電極Ｇ２の一方の端部まで形成されている。また、ゲート電極Ｇ３はゲート電極Ｇ２のその一方の端部の延長上に形成されている。

同様に、アクセストランジスタＡＴ２は、ゲート電極Ｇ４、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ｂから構成されている。駆動トランジスタＤＴ２は、ゲート電極Ｇ２、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ２１は、アクセストランジスタＡＴ２と駆動トランジスタＤＴ２とに共有されている。そして、負荷トランジスタＬＴ２は、ゲート電極Ｇ２、Ｐ型拡散領域ＰＤ２１及びＰＤ２２から構成されている。即ち、ゲート電極Ｇ２は、負荷トランジスタＬＴ２と駆動トランジスタＤＴ２とに共有されている。

ここで、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂは直線状に延設されており、かつ、ゲート電極Ｇ２、Ｇ４の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、ゲート電極Ｇ２と直交している。更に、Ｐ型拡散領域ＰＤ２１はゲート電極Ｇ１の一方の端部近傍まで形成されている。また、ゲート電極Ｇ４はゲート電極Ｇ１のその一方の端部の延長上に形成されている。

ここで、図２は、実施の形態１に係るＳＲＡＭの単位メモリセルにおける１層目配線の平面図である。図２には、図１に示された各コンタクトと各１層目配線とが示されている。図１、２に示すように、アクセストランジスタＡＴ１のゲート電極Ｇ３は、ゲートコンタクトＧＣ１ａ、ＧＣ１ｂを介して、ワード線（不図示）に接続するための中継配線である１層目配線Ｍ１９に接続されている。同様に、アクセストランジスタＡＴ２のゲート電極Ｇ３は、ゲートコンタクトＧＣ２ａ、ＧＣ２ｂを介して、ワード線（不図示）に接続するための中継配線である１層目配線Ｍ２０に接続されている。ゲートコンタクトＧＣ１ａ、ＧＣ１ｂ、ＧＣ２ａ、ＧＣ２ｂは、単位メモリセル１００の境界線上に形成されている。

図１、２に示すように、アクセストランジスタＡＴ１を構成するＮ型拡散領域ＮＤ１２ｂは、拡散領域コンタクトＤＣ５を介して、後述するビット線ＢＬＴ（図５参照）に接続するための中継配線である１層目配線Ｍ１５に接続されている。同様に、アクセストランジスタＡＴ２を構成するＮ型拡散領域ＮＤ２２ｂは、拡散領域コンタクトＤＣ８を介して、後述するビット線ＢＬＢ（図５参照）に接続するための中継配線である１層目配線Ｍ１８に接続されている。

図１、２に示すように、駆動トランジスタＤＴ１のソースを構成するＮ型拡散領域ＮＤ１２ａは、拡散領域コンタクトＤＣ３を介して、後述するグランド線ＧＬ１（図５参照）に接続するための中継配線である１層目配線Ｍ１３に接続されている。同様に、駆動トランジスタＤＴ２のソースを構成するＮ型拡散領域ＮＤ２２ａは、拡散領域コンタクトＤＣ６を介して、後述するグランド線ＧＬ２（図５参照）に接続するための中継配線である１層目配線Ｍ１６に接続されている。

図１、２に示すように、負荷トランジスタＬＴ１を構成するＰ型拡散領域ＰＤ１２は、拡散領域コンタクトＤＣ１を介して、後述する電源線ＶＬ（図５参照）に接続するための中継配線である１層目配線Ｍ１１に接続されている。同様に、負荷トランジスタＬＴ２を構成するＰ型拡散領域ＰＤ２２は、拡散領域コンタクトＤＣ２を介して、後述する電源線ＶＬ（図５参照）に接続するための中継配線である１層目配線Ｍ１２に接続されている。

図１に示すように、駆動トランジスタＤＴ１及び負荷トランジスタＬＴ１に共有されるゲート電極Ｇ１は、共通コンタクトＳＣ２ａを介して、負荷トランジスタＬＴ２のドレインを構成するＰ型拡散領域ＰＤ２１に接続されている。更に、図２に示すように、共通コンタクトＳＣ２ａ上の共通コンタクトＳＣ２ｂは、１層目配線Ｍ１７を介して、拡散領域コンタクトＤＣ７に接続されている。そして、図１に示すように、この拡散領域コンタクトＤＣ７は、アクセストランジスタＡＴ２及び駆動トランジスタＤＴ２に共有されているＮ型拡散領域ＮＤ２１上に形成されている。

同様に、図１に示すように、駆動トランジスタＤＴ２及び負荷トランジスタＬＴ２に共有されるゲート電極Ｇ２は、共通コンタクトＳＣ１ａを介して、負荷トランジスタＬＴ１のドレインを構成するＰ型拡散領域ＰＤ１１に接続されている。更に、図２に示すように、共通コンタクトＳＣ１ａ上の共通コンタクトＳＣ１ｂは、１層目配線Ｍ１４を介して、拡散領域コンタクトＤＣ４に接続されている。そして、図１に示すように、この拡散領域コンタクトＤＣ４は、アクセストランジスタＡＴ１及び駆動トランジスタＤＴ１に共有されているＮ型拡散領域ＮＤ１１上に形成されている。

図２に示すように、実施の形態１に係る１層目配線Ｍ１１〜Ｍ２０は、いずれもゲート電極Ｇ１〜Ｇ４の長手方向（第１の方向）を長手方向とする矩形形状を有している。
ここで、１層目配線Ｍ１９、Ｍ１４、Ｍ１７、Ｍ２０は、第１の方向に一直線状に並んで配置されている。また、１層目配線Ｍ１９、Ｍ１４、Ｍ１７、Ｍ２０は、縦・横が同一寸法の矩形（長方形）であることが好ましい。さらに、１層目配線Ｍ１９、Ｍ１４、Ｍ１７、Ｍ２０は、第１の方向において等間隔に配置されていることが好ましい。

ここで、ゲート電極Ｇ３のゲートコンタクトがゲートコンタクトＧＣ１ａ、ＧＣ１ｂからなる階段状の２層構造である。また、ゲート電極Ｇ２とＰ型拡散領域ＰＤ１１との共通コンタクトが、共通コンタクトＳＣ１ａ、ＳＣ１ｂからなる階段状の２層構造である。その結果、ゲートコンタクトＧＣ１ｂ、拡散領域コンタクトＤＣ４、共通コンタクトＳＣ１ｂが一直線状に配置することができる。そのため、１層目配線Ｍ１７、Ｍ２０も一直線状に配置することができる。

同様に、ゲート電極Ｇ４のゲートコンタクトがゲートコンタクトＧＣ２ａ、ＧＣ２ｂからなる階段状の２層構造である。また、ゲート電極Ｇ１とＰ型拡散領域ＰＤ２１との共通コンタクトが、共通コンタクトＳＣ２ａ、ＳＣ２ｂからなる階段状の２層構造である。その結果、ゲートコンタクトＧＣ２ｂ、拡散領域コンタクトＤＣ７、共通コンタクトＳＣ２ｂが一直線状に配置することができる。そのため、１層目配線Ｍ１７、Ｍ２０も一直線状に配置することができる。

１層目配線Ｍ１３、Ｍ１１、Ｍ１８も、第１の方向に一直線状に並んで配置されている。また、１層目配線Ｍ１３、Ｍ１１、Ｍ１８は、縦・横が同一寸法の矩形であることが好ましい。さらに、１層目配線Ｍ１３、Ｍ１１、Ｍ１８は、第１の方向において等間隔に配置されていることが好ましい。

同様に、１層目配線Ｍ１５、Ｍ１２、Ｍ１６も、第１の方向に一直線状に並んで配置されている。また、１層目配線Ｍ１５、Ｍ１２、Ｍ１６は、縦・横が同一寸法の矩形であることが好ましい。さらに、１層目配線Ｍ１５、Ｍ１２、Ｍ１６は、第１の方向において等間隔に配置されていることが好ましい。さらに、１層目配線Ｍ１１〜Ｍ２０が全て同一形状であることがより好ましい。

ここで、図４Ａは、図１、２のＩＶａ−ＩＶａ断面図である。図４Ｂは、図１、２のＩＶｂ−ＩＶｂ断面図である。まず、図４Ａについて説明する。半導体基板ＳＵＢには素子分離層ＳＴＩが形成されている。ここで、素子分離層ＳＴＩは、平面的には図１のＰ型拡散領域及びＮ型拡散領域以外の領域全体に形成されている。また、図１のＩＶａ−ＩＶａ切断線上に位置する負荷トランジスタＬＴ２はＰＭＯＳトランジスタである。そのため、図４Ａに示すように、半導体基板ＳＵＢ上にＮウェルＮＷが形成されている。そして、ＮウェルＮＷ内にＰ型拡散領域ＰＤ２１、ＰＤ２２が形成されている。

また、ＮウェルＮＷ上にゲート絶縁膜ＧＩＦを介してゲート電極Ｇ１、Ｇ２が形成されている。また、ゲート電極Ｇ１、Ｇ２の両側に絶縁膜からなるサイドウォールＳＷが形成されている。なお、図１ではサイドウォールＳＷを省略して図示してある。実際には、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４の側面にはサイドウォールＳＷが形成される。Ｐ型拡散領域ＰＤ２２上には、拡散領域コンタクトＤＣ２が形成されている。さらに、拡散領域コンタクトＤＣ２上には、１層目配線Ｍ１２が形成されている。また、Ｐ型拡散領域ＰＤ２１及びゲート電極Ｇ１上に、共通コンタクトＳＣ２ａが形成されている。共通コンタクトＳＣ２ａ上には、より幅の狭い共通コンタクトＳＣ２ｂが形成され、階段状の２層構造となっている。さらに、さらに、共通コンタクトＳＣ２ｂ上には、１層目配線Ｍ１７が形成されている。

まず、図４Ｂについて説明する。図１のＩＶｂ−ＩＶｂ切断線上には拡散領域が形成されていない。そのため、図４Ｂでは、半導体基板ＳＵＢ全体に素子分離層ＳＴＩが形成されている。素子分離層ＳＴＩ上には、ゲート絶縁膜ＧＩＦを介してゲート電極Ｇ４が形成されている。また、ゲート電極Ｇ４の両側に絶縁膜からなるサイドウォールＳＷが形成されている。また、素子分離層ＳＴＩ及びゲート電極Ｇ１上に、ゲートコンタクトＧＣ２ａが形成されている。ゲートコンタクトＧＣ２ａ上には、より幅の狭いゲートコンタクトＧＣ２ｂが形成され、階段状の２層構造となっている。さらに、ゲートコンタクトＧＣ２ｂ上には、１層目配線Ｍ２０が形成されている。

図５は、実施の形態１に係るＳＲＡＭの単位メモリセルにおける２層目配線の平面図である。図３に示すビット線ＢＬＴ、ＢＬＢ、グランド線ＧＬ１、ＧＬ２、電源線ＶＬ、ワード線中継配線ＷＬ１、ＷＬ２はいずれも図面上下方向に略平行に延設されている。ここで、ビット線ＢＬＴ、ＢＬＢは、それぞれ拡散領域コンタクトＤＣ１５、ＤＣ１８を介して、１層目配線Ｍ１５、Ｍ１８に接続されている。グランド線ＧＬ１、ＧＬ２は、それぞれ拡散領域コンタクトＤＣ１３、ＤＣ１６を介して、１層目配線Ｍ１３、Ｍ１６に接続されている。電源線ＶＬは、拡散領域コンタクトＤＣ１１、ＤＣ１２を介して、１層目配線Ｍ１１、Ｍ１２に接続されている。なお、図５には図示されていないが、図３のワード線ＷＬは、３層目配線として形成される。具体的には、各ワード線中継配線ＷＬ１、ＷＬ２上に形成されるコンタクト（不図示）を接続するように、図面左右方向に形成される。

図６は、比較例に係るＳＲＡＭの単位メモリセル１００の平面図である。図７は、比較例に係るＳＲＡＭの単位メモリセルにおける１層目配線の平面図である。ここで、図８Ａは、図６、７のＩＩＸａ−ＩＩＸａ断面図である。図８Ｂは、図６、７のＩＩＸｂ−ＩＩＸｂ断面図である。図６、７、図８Ａ、図８Ｂに示すように、比較例に係るゲートコンタクトＧＣ１、ＧＣ２、共有コンタクトＳＣ１、ＳＣ２が階段状の２層構造となっていないことである。そのため、図７に示すように、比較例の１層目配線Ｍ２１〜Ｍ３０は、複雑なレイアウトを有している。

具体的には、図６に示すように、ゲートコンタクトＧＣ１、ＧＣ２は、それぞれゲート電極Ｇ３、Ｇ４上に形成されている。そのため、図７に示すように、ゲートコンタクトＧＣ１、ＧＣ２に接続される１層目配線Ｍ２９、Ｍ３０は、いずれも図面上下方向を長手方向とする矩形形状を有している。また、拡散領域コンタクトＤＣ４と共通コンタクトＳＣ１とを接続する１層目配線Ｍ２４がＬ字形状を有している。同様に、拡散領域コンタクトＤＣ７と共通コンタクトＳＣ２とを接続する１層目配線Ｍ２７もＬ字形状を有している。即ち、比較例の１層目配線Ｍ２１〜Ｍ３０は、特許文献１の図２３に示された１層目配線と同様の複雑なレイアウトを有している。そのため、１層目配線Ｍ２１〜Ｍ３０を形成するためのフォトリソグラフィ工程におけるＯＰＣが困難になり、配線不良が生じやすいという問題があった。

これに対し、図２に示すように、実施の形態１に係る１層目配線Ｍ１１〜Ｍ２０は、いずれもゲート電極Ｇ１〜Ｇ４の長手方向（第１の方向）を長手方向とする矩形形状を有している。また、１層目配線Ｍ１９、Ｍ１４、Ｍ１７、Ｍ２０は、第１の方向に一直線状に並んで配置されている。そのため、１層目配線Ｍ１１〜Ｍ２０を形成するためのフォトリソグラフィ工程におけるＯＰＣが容易になり、配線不良が生じにくい。

なお、図４Ａ、４Ｂと図８Ａ、８Ｂとを比較すると、比較例ではコンタクトが１層構造であるのに対し、本実施の形態ではコンタクトが２層構造を有している。そのため、製造プロセスが増加することになる。しかしながら、１チップにＳＲＡＭとＤＲＡＭとが混載された半導体装置では、ＤＲＡＭの容量を形成するために従来からコンタクトを２層以上の多層構造（ただし、階段状でなく、同一形状の多層構造）としている。そのため、製造工程の増加もない。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１００ メモリセル
ＡＴ１、ＡＴ２ アクセストランジスタ
ＢＬＢ、ＢＬＴ ビット線
ＤＣ１〜ＤＣ８、ＤＣ１１〜ＤＣ１８ 拡散領域コンタクト
ＤＴ１、ＤＴ２ 駆動トランジスタ
Ｇ１〜Ｇ４ ゲート電極
ＧＣ１ａ、ＧＣ１ｂ、ＧＣ２ａ、ＧＣ２ｂ ゲートコンタクト
ＧＩＦ ゲート絶縁膜
ＧＬ１、ＧＬ２ グランド線
ＬＴ１、ＬＴ２ 負荷トランジスタ
Ｍ１１〜Ｍ２０ １層目配線
ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ Ｎ型拡散領域
ＮＷ ウェル
ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２ Ｐ型拡散領域
ＳＣ１ａ、ＳＣ１ｂ、ＳＣ２ａ、ＳＣ２ｂ 共通コンタクト
ＳＴＩ 素子分離層
ＳＵＢ 半導体基板
ＳＷ サイドウォール
ＶＬ 電源線
ＷＬ ワード線
ＷＬ１、ＷＬ２ ワード線中継配線

Claims (13)

1. 単位メモリセルを複数備えたＳＲＡＭであって、
   前記単位メモリセルは、
   第１の方向に平行して延設された第１及び第２のゲート電極と、
   前記第１のゲート電極と直交して第１の負荷トランジスタを構成する第１の拡散領域と、
   前記第１のゲート電極と直交して第１の駆動トランジスタを構成する第２の拡散領域と、
   前記第２のゲート電極の延長上に形成され、前記第２の拡散領域と直交して第１のアクセストランジスタを構成する第３のゲート電極と、
   前記第１の拡散領域と、前記第２のゲート電極とに接続された第１の共通コンタクトと、
   前記第１及び第３のゲート電極間の第２の拡散領域に形成された第１の拡散領域コンタクトと、
   前記第３のゲート電極に接続された第１のゲートコンタクトと、
   前記第１の共通コンタクトと前記第１の拡散領域コンタクトとを接続する第１の配線と、
   前記第１のゲートコンタクトに接続された第２の配線と、を備え、
   前記第１の共通コンタクトと前記第１のゲートコンタクトとが階段状の２層構造を有し、
   前記第１及び第２の配線が、いずれも前記第１の方向を長手方向とする矩形形状を有し、前記第１の方向の一直線上に並べて配置されたＳＲＡＭ。
2. 前記第１及び第２の配線が、同一寸法であることを特徴とする請求項１に記載のＳＲＡＭ。
3. 前記第２のゲート電極と直交して第２の負荷トランジスタを構成する第３の拡散領域と、
   前記第２のゲート電極と直交して第２の駆動トランジスタを構成する第４の拡散領域と、
   前記第１のゲート電極の延長上に形成され、前記第４の拡散領域と直交して第２のアクセストランジスタを構成する第４のゲート電極と、
   前記第３の拡散領域と、前記第１のゲート電極とに接続された第２の共通コンタクトと、
   前記第２及び第４のゲート電極間の第４の拡散領域に形成された第２の拡散領域コンタクトと、
   前記第４のゲート電極に接続された第２のゲートコンタクトと、
   前記第２の共通コンタクトと前記第２の拡散領域コンタクトとを接続する第３の配線と、
   前記第２のゲートコンタクトに接続された第４の配線と、を備え、
   前記第２の共通コンタクトと前記第２のゲートコンタクトとが階段状の２層構造を有し、
   前記第３及び第４の配線が、いずれも前記第１の方向を長手方向とする矩形形状を有し、前記第１の方向の一直線上に並べて配置されたことを特徴とする請求項１又は２に記載のＳＲＡＭ。
4. 前記第１〜４の配線が、一直線上に並べて配置されたことを特徴とする請求項３に記載のＳＲＡＭ。
5. 前記第１〜４の配線が、等間隔に配置されたことを特徴とする請求項３又は４に記載のＳＲＡＭ。
6. 前記第１〜４の配線が、同一寸法であることを特徴とする請求項３〜５のいずれか一項に記載のＳＲＡＭ。
7. 前記第１の拡散領域に形成され、前記第１のゲート電極を介して、前記第２の共通コンタクトと対向配置された第３の拡散領域コンタクトと、
   前記第２の拡散領域に形成され、前記第１のゲート電極を介して、前記第１の拡散領域コンタクトと対向配置された第４の拡散領域コンタクトと、
   前記第４の拡散領域に形成され、前記第４のゲート電極を介して、前記第２の拡散領域コンタクトと対向配置された第５の拡散領域コンタクトと、
   前記第３の拡散領域コンタクトに接続された第５の配線と、
   前記第４の拡散領域コンタクトに接続された第６の配線と、
   前記第５の拡散領域コンタクトに接続された第７の配線と、を備え、
   前記第５〜７の配線が、いずれも前記第１の方向を長手方向とする矩形形状を有し、前記第１の方向に延びる前記単位メモリセルの第１の境界線上に並べて配置されたことを特徴とする請求項３〜６のいずれか一項に記載のＳＲＡＭ。
8. 前記第５〜７の配線が、等間隔に配置されたことを特徴とする請求項７に記載のＳＲＡＭ。
9. 前記第５〜７の配線が、同一寸法であることを特徴とする請求項７又は８に記載のＳＲＡＭ。
10. 前記第３の拡散領域に形成され、前記第２のゲート電極を介して、前記第２の共通コンタクトと対向配置された第６の拡散領域コンタクトと、
    前記第４の拡散領域に形成され、前記第２のゲート電極を介して、前記第２の拡散領域コンタクトと対向配置された第７の拡散領域コンタクトと、
    前記第２の拡散領域に形成され、前記第３のゲート電極を介して、前記第１の拡散領域コンタクトと対向配置された第８の拡散領域コンタクトと、
    前記第６の拡散領域コンタクトに接続された第８の配線と、
    前記第７の拡散領域コンタクトに接続された第９の配線と、
    前記第８の拡散領域コンタクトに接続された第１０の配線と、を備え、
    前記第８〜１０の配線が、いずれも前記第１の方向を長手方向とする矩形形状を有し、前記第１の方向に延びる前記単位メモリセルの第２の境界線上に並べて配置されたことを特徴とする請求項３〜９のいずれか一項に記載のＳＲＡＭ。
11. 前記第８〜１０の配線が、等間隔に配置されたことを特徴とする請求項１０に記載のＳＲＡＭ。
12. 前記第８〜１０の配線が、同一寸法であることを特徴とする請求項１０又は１１に記載のＳＲＡＭ。
13. １つの半導体チップ上においてＤＲＡＭと混載されていることを特徴とする請求項１〜１２のいずれか一項に記載のＳＲＡＭ。

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