JP2011517082A - 半導体デバイスの製造方法および半導体デバイス - Google Patents
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Abstract
適切な仕事関数の材料のゲート電極を有する半導体デバイスの製造方法を開示する。この方法は、所定数の活性領域（１１０，１２０）および該活性領域（１１０，１２０）を被覆する誘電体層（１３０）を含む基板（１００）を提供する工程と、前記誘電体層上に積層体（１４０，１５０，１６０）を形成する工程を有する。積層体の形成は、前記誘電体層（１３０）上に、第１の厚さ、例えば１０ｎｍ未満を有する第１の金属層（１４０）を析出させる工程と、該第１の金属層（１４０）上に、第２の厚さを有する第２の金属層（１５０）を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程と、前記デバイスを温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記第２の金属層（１５０）から前記第１の金属層（１４０）と前記第２の金属層（１５０）との界面を越えて、移動させる工程と、前記積層体を所定数のゲート電極（１７０）にパターニングする工程と、を有する。この方法によれば、ゲート電極は、誘電体層（１３０）の近くにドーパントプロファイルを有するように形成されるため、ゲート誘電体がドーパントの侵入により劣化することなく、ゲート電極の仕事関数を最適化することができる。
Description
本発明は半導体デバイスの製造方法に関し、該方法は、所定数の活性領域および該活性領域を被覆する誘電体層を含む基板を提供する工程と、前記誘電体層上に積層体を形成する工程において、前記誘電体層上に、第１の厚さを有する第１の金属層を析出させる工程と、該第１の金属層上に、第２の厚さを有する第２の金属層を析出させる工程を含む。
本発明はさらに、前記方法に従って製造した電子デバイスを提供することに関する。
半導体製造における進歩は、半導体形状が継続的に縮小化していることから明白である。半導体技術をうまく縮小化するためには、縮小化に伴ういくつかの技術的問題を解決しなければならない。例えば、トランジスタ形状の小型化は、誘電体ゲート材料の寸法の減少を伴い、これがトランジスタのリーク電流の増加につながることはよく知られている。この問題により、ゲート誘電体としていわゆるＨｉｇｈ−ｋ誘電材料を導入するようになってきており、該材料はＳｉＯ２よりも十分に高い誘電率をもつ材料である。場合によっては、Ｈｉｇｈ−ｋ誘電材料は、少なくとも１０の誘電率をもつ材料と定義される。
Ｈｉｇｈ−ｋ材料の導入に伴う問題は、ゲート電極の仕事関数を、ｎ型トランジスタの場合のシリコンの価電子帯またはｐ型トランジスタの場合のシリコンの伝導帯近くにするためには、ポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極はもはや理想的には適しておらず、このことが、トランジスタの閾値電圧（Ｖｔｈ）の望ましくない増加につながることである。これにより、金属主体のゲート電極を導入するようになってきており、これは、金属、金属窒化物、金属シリサイドおよびその他の適切な金属主体の材料の伝導性がポリシリコンに比べて高いためである。本発明において、金属という表現は、金属のほかに、例えば金属窒化物、金属シリサイド、金属炭化物などの適切な金属誘導体をも指す。金属は熱的に安定でなければならず、すなわち、半導体デバイスの製造中の温度上昇工程に耐えうるものでなければならない。
単一の半導体デバイスは、ＣＯＭＳデバイスにおけるｐ型およびｎ型のトランジスタのように、種々のＶｔｈをもつトランジスタを含む。これらのトランジスタに要求される種々の仕事関数を有する材料は、理論的には、種々のトランジスタのゲート電極に種々の金属を用いることで実現しうるが、このようなアプローチは関連した製造方法が複雑なため実用的ではない。代替的なアプローチは、種々の型のトランジスタのゲート誘電体上に同一の金属層を析出させ、選択的に金属層の仕事関数を修正して、金属の仕事関数を下層のトランジスタのＶｔｈに合わせるものである。
米国特許公開２００１／００１５４６３号明細書（特許文献１）は、初めの段落で言及したタイプの方法を示しており、ここでは約１００ｎｍの厚さのチタン層を第１の金属層として析出させている。この層に窒素イオンを局所的に注入し仕事関数を変化させている。約２００ｎｍの厚さのタングステン層を第２の材料の層として析出させている。タングステン層上にシリコン窒化物のエッチマスクを形成し、その後、ゲート電極はタングステンおよび窒化チタンの重畳した層の束にエッチングされる。
ゲート電極の金属としてチタンを用いる場合、仕事関数の最大変化は、この場合には増加だが、窒素を導入した上で、チタンの層が窒化チタンの層に完全に変換されたときに得られる。これには、非常に多量の注入すべき窒素が必要であり、例えば、１００ｎｍの厚さを有するチタン層においては、１ｃｍ２あたり５×１０１７以上の窒素原子を注入しなければならない。実際に、これは高価なプロセスで非常に時間もかかる工程を必要とする。より薄い層を用いて、このチタン層を完全に窒化チタン層に変換するのに必要な窒素をより少なくすることは、実際上は不可能であり、それは、イオン注入中に、下層のゲート誘電体が損傷しうるためである。
この問題は、ＷＯ２００４／０７０８３３Ａ１明細書（特許文献２）において取り組まれており、この文献には、ＭＯＳトランジスタを有する半導体デバイスの製造方法を示している。この方法では、ゲート誘電体の層に活性シリコン領域が提供される。第１の金属層は、活性領域の一部の位置で、窒素が導入された位置に局所的に析出させる。第１の金属層上に、第２の金属層が析出され、その後、ゲート電極は金属層においてエッチングされる。第１の金属層に窒素が導入される前に、窒素を透過させる第３の金属の補助層が、第１の金属層上に析出される。その結果、第１の金属層は、下層のゲート誘電体の損傷の危険性がなく、局所的に窒化されうる。しかしながら、このプロセスでは付加的な層の析出（および随意の除去）が必要となり、製造プロセスの全体的なコストおよび複雑性が増すものである。
本発明は、よりコストのかからない方法でゲート電極の仕事関数を操作する半導体デバイスの製造方法を提供することを目的とする。
本発明はさらに、適切に調整された仕事関数をもつ金属主体のゲート電極を含む半導体デバイスを提供することを目的とする。
本発明の第１の観点によれば、半導体デバイスの製造方法であって、所定数の活性領域および該活性領域を被覆する誘電体層を含む基板を提供する工程と、前記誘電体層上に積層体を形成する工程であって、前記誘電体層上に、第１の厚さを有する第１の金属層を析出させる工程と、該第１の金属層上に、第２の厚さを有する第２の金属層を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、前記第２の金属層にドーパントを導入する工程と、前記デバイスを温度上昇下にさらし、前記ドーパントの少なくとも一部を、前記第２の金属層から前記第１の金属層と前記第２の金属層との界面を越えて、移動させる工程と、前記積層体を所定数のゲート電極にパターニングする工程と、を有する方法が提供される。
本発明は熱加工工程を用いて、第２の金属層に導入されたドーパントプロファイルを、第１の金属層と第２の金属層との界面を越えて移動させる。このため、ゲート電極にドーパントを導入するための付加的な層の必要性がなくなる。第２の金属層にドーパントを導入することにより、ドーパントの導入による誘電体層の損傷の危険性が減ることが保証される。ドーパントの導入は、任意の適切な方法で実現され、例えば注入や、プラズマ支援を含む気体環境下にさらすことなどがある。
ドーパントは、第２の金属層の析出に先立って、この第２の金属層に導入されてもよく、例えば、析出に先立って、金属自体に内在している部分として金属中に存在してもよい。これは、必要な製造工程の数がさらに減らせるという点で有利である。
第１の金属層は、好ましくは第２の金属層よりもドーパントに対して高い溶解性を有し、これにより、第２の金属層から第１の金属層に向かってドーパントの移動を促進させることができる。第１の金属層は、好ましくは１０ｎｍ未満の厚さを有し、これにより、第１の金属層における誘電体層との界面付近に移動したドーパントの蓄積を促進させることができる。
好ましくは、当該方法はさらに、前記第２の金属層上にポリシリコン層を析出させる工程をさらに有し、前記温度上昇工程は、前記第２の金属層をケイ化することをさらに有する。誘電材料がＨｉｇｈ−ｋ誘電材料の場合は特に、金属シリサイドが仕事関数の材料として特に適している。現在のところ、積層体のパターニングは、ケイ素化工程に先立って、または、ケイ素化工程に続いて行うことができる点を強調する。
前記デバイスは、更なる温度上昇下にさらされてもよく、これは１回目の上昇温度よりも高くてもよく、または、低くてもよい。このような２段階プロセスを用いることで、ドーパントの少なくとも一部を界面を越えて第１の金属層中に移動させることができる。
半導体デバイスの前記所定数の活性領域は、第１の導電型の活性領域および第２の導電型の活性領域を有しうる。この場合、第２の金属層にドーパントを導入する工程が、前記第１の導電型の活性領域上に位置する前記第２の金属層の領域に対して、第１のドーパント（１５２）を選択的に導入し、前記第２の導電型の活性領域上に位置する前記第２の金属層の領域に対して、第２のドーパントを選択的に導入することを有し、これにより、それぞれの金属ゲート電極の仕事関数を適切に調整することができる。
本発明の更なる観点によれば、半導体デバイスであって、所定数の活性領域を含む基板と、前記活性領域を被覆する誘電体層と、前記活性領域の１つにそれぞれ位置する所定数のゲート電極と、を有し、それぞれのゲート電極は積層体を有し、該積層体は、前記誘電体層上に析出させた、第１の厚さを有する第１の金属層と、前記第１の金属層上に析出させた、第２の厚さを有し、該第２の厚さが前記第１の厚さより厚い、第２の金属層と、前記第２の金属層と前記第１の金属層との界面領域近くに位置するドーパントプロファイルと、を有し、該ドーパントプロファイルは、前記第１の金属層および前記第２の金属層に共有される積層体である半導体デバイスが提供される。このようなデバイスは本発明の方法に従って製造され、コストの減少およびゲート誘電体の品位の改善といった、当該製造方法の前述した効果を奏するものである。
添付の図面を参照して、本発明をより詳細にかつ非限定の実施例によって説明する。
当然のことながら、図面は概略的なものに過ぎず、縮尺どおりに描かれたものでない。また、当然のことながら、同一の符号は図面を通じて同一のまたは類似の部分を示すものとして用いられる。
以下、本発明の方法および半導体デバイスを、非限定の実施例のみによって、ＣＭＯＳ製造プロセスを例に説明する。当然のことながら、本発明はＣＭＯＳデバイスに限定されることはなく、本発明の教示は、例えばバイポーラデバイス、ＢｉＣＭＯＳデバイス、メモリデバイスなどの他のタイプの半導体デバイスにも適用しうる。
図１（ａ）は、本発明の半導体デバイス製造方法の第１の中間段階を示す。図１に示す中間構造は、従来の製造工程を用いて形成しうる。基板１００は、ｎ型部分（n-well）１１０およびｐ型部分（p-well）１２０を有する。ｎ型部分１１０およびｐ型部分１２０は、基板１００に任意の好適な技術を用いて形成することができる。基板１００、または少なくともｎ型部分１１０およびｐ型部分１２０により形成された活性領域は、誘電体層１３０により被覆される。誘電体層は、標準的なＳｉＯ２／ＳｉＯＮ材料または他のＨｉｇｈ−ｋ材料とすることができる。本発明において、Ｈｉｇｈ−ｋ材料は、少なくとも１０の誘電率をもつ材料である。
薄い金属層１４０を誘電体層１３０上に析出させる。好ましくは、厚さは１０ｎｍ未満として、この層に対する仕事関数の調整種（ドーパント）の拡散および／または浸透を可能とするが、詳細は後に説明する。金属は、遷移金属もしくはランタニド金属、または、その窒化物もしくは炭化物のいずれかとしうる。
更なる金属層１５０を薄い金属層１４０上に析出させ、これは典型的には第１の金属層１４０よりも厚いものである。関数の調整種を薄い金属層１４０へ最も効率的に拡散させるために、更なる金属層は、好ましくは任意の遷移金属であって、薄い金属層１４０の金属におけるドーパントの溶解性と比較して、ドーパントに対して低い溶解性を有するものとする。薄い金属層１４０の金属は、金属シリサイドと誘電体層１３０との間の障壁として機能するようにも選択しうる。この場合、更なる金属層１５０の金属は、熱的に安定なシリサイドを形成可能でなければならない。適切な金属の非限定な例としては、薄い金属層１４０には、Ｔａ，ＴａＣ，ＴａＮおよびＴｉＮならびにこれらの混合物が含まれ、更なる金属層１５０には、Ｍｏ，ＷおよびＲｕが含まれる。
次に、ｎ型部分１１０上（図１（ｂ））およびｐ型部分１２０上（図１（ｃ））の更なる金属層１５０の領域内に、ドーパントを注入する。この目的を達成するために、マスク１０および１０’ならびに注入物２０および２０’を用いて、更なる金属層１５０内にドーパントプロファイル１５２および１５４を作り出す。しかしながら、ドーパントは任意の適切な方法で注入しうる。加えて、ドーパントは、更なる金属の析出に先立って、更なる金属に加えてもよいが、この場合は金属層１５０の析出を２段階プロセスで行い、ｎ型部分１１０およびｐ型部分１２０上に異なるドーパントが存在することを確実にする必要がある。ｎＭＯＳＦＥＴが形成されるｐ型部分の領域上の金属層１５０には、例えばＡｓおよびＴｅ、またはＳｅ，Ｓｂ，Ｐ，ＴｂもしくはＹｂのドーパント１５４を用いることができる一方で、ｐＭＯＳＦＥＴが形成されるｎ型部分の領域には、例えばＡｌ，Ｅｒ，ＩｎおよびＦのドーパント１５２を用いることができる。例えば図１（ｃ）から分かるように、ドーパントプロファイル１５２および１５４は、例えば注入の後の更なる金属層１５０の表面またはその付近に位置する。
次の工程では、ポリシリコン層１６０を更なる金属層１５０上に析出させてもよく、この工程に続いて、典型的にはゲート電極１７０を形成するゲートパターニング工程（図１（ｅ））があり、さらに続いて、ハロ（halo）およびスペーサの形成（不図示）があってもよい。
図１に示す本発明の実施形態においては、デバイスはその後、温度上昇下、つまり適切な熱量のもとにさらされ、その結果、更なる金属層１５０のケイ素化が起こる。これは図１（ｆ）に示され、更なる金属層１５０は、金属シリサイド層１５０’へと変換される。デバイスを熱量にさらすことの副次的効果は、ドーパントプロファイル１５２および１５４が、更なる金属層１５０とポリシリコン層１６０との間の界面から、更なる金属層１５０と薄い金属層１４０との間の界面領域へと移動、または拡散することである。これは、薄い金属層１４０の金属中におけるドーパント種の溶解性が、更なる金属層１５０の金属中における溶解性と比較して高いことによるものである。
好ましくは、ドーパントプロファイル１５２および１５４は、更なる金属層１５０と薄い金属層１４０との間の界面を越えて移動させ、ドーパントプロファイルを、薄い金属層１４０と誘電体層１３０との間の界面にごく近接して位置させ、該位置では、ドーパントがトランジスタのＶｔｈの調整に最も顕著な効果を有する。つまり、ドーパントプロファイルのかなりの部分は、更なる金属層１５０から第１の金属層１４０へと移動するであろう。
図１（ｆ）に示すケイ素化工程で、薄い金属層１４０と誘電体層１３０との間の界面の十分近くまでドーパントプロファイル１５２および１５４の拡散が生じない場合、半導体デバイスを別の熱量下にさらし、積層体中の好ましい位置へのこれらのプロファイルの拡散を完了させてもよい。
現在のところ、本発明の方法は、ゲート誘電体層を直接被覆する金属層中にドーパントを直接注入する方法に対して、相当な優位性を有している。拡散によって薄い金属層１４０中に導入されたドーパントプロファイル１５２および１５４の位置は、注入によって導入されたドーパントプロファイルの位置よりも正確に制御しうるため、薄い金属層１４０と誘電体層１３０との間の界面を越えてドーパント種が望まない拡散をすることによる、誘電体層１３０の損傷をより効果的に回避することができる。
図２は、本発明の代替的な実施形態を示す。図１に比べて、図２（ｅ）に示す更なる金属層１５０のケイ素化工程を、図２（ｆ）に示すゲートパターニング工程に先立って行う。図２（ａ）〜（ｄ）に示す工程は、図１（ａ）〜（ｄ）に示す工程と同一である。
上述の実施形態は本発明を限定するものではなく、当業者は添付の特許請求の範囲で規定する範囲を逸脱することなく、多くの代替実施形態を設計可能であるということに留意する必要がある。特許請求の範囲において、括弧内の符号は請求項の記載を限定するものと解釈されるべきではない。「有する（comprising）」という単語は、特許請求の範囲に列記されたもの以外の要素または工程の存在を除外するものではない。単数形で述べる要素は、複数の要素の存在を除外するものではない。互いに相違する従属項で挙げられた所定の手段は、これら手段の組合せを有利に用いることができないことを意味しない。
Claims (14)
- 半導体デバイスの製造方法であって、
所定数の活性領域（１１０，１２０）および該活性領域（１１０，１２０）を被覆する誘電体層（１３０）を含む基板（１００）を提供する工程と、
前記誘電体層上に積層体（１４０，１５０，１６０）を形成する工程であって、
前記誘電体層（１３０）上に、第１の厚さを有する第１の金属層（１４０）を析出させる工程と、
該第１の金属層（１４０）上に、第２の厚さを有する第２の金属層（１５０）を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、
前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程と、
前記デバイスを温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記第２の金属層（１５０）から前記第１の金属層（１４０）と前記第２の金属層（１５０）との界面を越えて、移動させる工程と、
前記積層体を所定数のゲート電極（１７０）にパターニングする工程と、を有する方法。 - 前記第１の金属層（１４０）が、前記第２の金属層（１５０）よりも前記ドーパント（１５２，１５４）に対して高い溶解性を有する、請求項１に記載の方法。
- 前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程が、前記第１の金属層（１４０）上に第２の金属層（１５０）を析出させる工程に先立って行われる、請求項１または２に記載の方法。
- 前記第２の金属層（１５０）上に、ポリシリコン層（１６０）を析出させる工程をさらに有し、前記温度上昇工程は、前記第２の金属層をケイ化することをさらに有する、請求項１〜３のいずれか１項に記載の方法。
- 前記デバイスを更なる温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記界面を越えて移動させる工程をさらに有する、請求項１に記載の方法。
- 前記第１の厚さが１０ｎｍ未満である、請求項１〜５のいずれか１項に記載の方法。
- 前記所定数の活性領域が、第１の導電型の活性領域（１１０）および第２の導電型の活性領域（１２０）を有し、前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程が、
前記第１の導電型の活性領域（１１０）上に位置する前記第２の金属層（１５０）の領域に対して、第１のドーパント（１５２）を選択的に導入し、
前記第２の導電型の活性領域（１２０）上に位置する前記第２の金属層（１５０）の領域に対して、第２のドーパント（１５４）を選択的に導入することを有する、請求項１〜６のいずれか１項に記載の方法。 - 前記第１のドーパント（１５２）が、ＡｓおよびＴｅからなる群より選択され、前記第２のドーパント（１５４）が、Ａｌ，ＩｎおよびＦからなる群より選択される、請求項７に記載の方法。
- 半導体デバイスであって、
所定数の活性領域（１１０，１２０）を含む基板（１００）と、
前記活性領域（１１０，１２０）を被覆する誘電体層（１３０）と、
前記活性領域（１１０，１２０）の１つにそれぞれ位置する所定数のゲート電極（１７０）と、を有し、それぞれのゲート電極（１７０）は積層体を有し、
該積層体は、前記誘電体層（１３０）上に析出させた、第１の厚さを有する第１の金属層（１４０）と、
前記第１の金属層（１４０）上に析出させた、第２の厚さを有し、該第２の厚さが前記第１の厚さより厚い、第２の金属層（１５０）と、
前記第２の金属層（１５０）と前記第１の金属層（１４０）との界面領域近くに位置するドーパントプロファイル（１５２，１５４）と、を有し、該ドーパントプロファイル（１５２，１５４）は、前記第１の金属層（１４０）および前記第２の金属層（１５０）に共有される積層体である半導体デバイス。 - それぞれのゲート電極（１７０）が、前記第２の金属層（１５０）上にポリシリコン層（１６０）を有し、前記第２の金属層が金属シリサイド（１５０’）を有する、請求項９に記載の半導体デバイス。
- 前記第１の金属層（１４０）が、前記第２の金属層（１５０）よりも前記ドーパントに対して高い溶解性を有する、請求項９または１０に記載の半導体デバイス。
- 前記第１の厚さが１０ｎｍ未満である、請求項９〜１１のいずれか１項に記載の半導体デバイス。
- 前記所定数の活性領域が、第１の導電型の活性領域（１１０）および第２の導電型の活性領域（１２０）を有し、前記所定数のゲート電極（１７０）が、
前記第１の導電型の活性領域（１１０）上に位置し、第１のドーパント型のドーパントプロファイル（１５２）を有する第１のゲート電極（１７０）と、
前記第２の導電型の活性領域（１２０）上に位置し、第２のドーパント型のドーパントプロファイル（１５４）を有する第２のゲート電極（１７０）と、
を有する請求項９〜１２のいずれか１項に記載の半導体デバイス。 - 前記第１のドーパント型が、ＡｓおよびＴｅからなる群より選択され、前記第２のドーパント型が、Ａｌ，ＩｎおよびＦからなる群より選択される、請求項１３に記載の半導体デバイス。
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