JP2011505109A - 分割された並列的なエンコーディング動作を伴う畳込みエンコーディング - Google Patents

Abstract

畳込みエンコーディング・スループットは、インプット情報ビットを畳込みで並列的にエンコードされる複数のブロックに分割することによって増大される。各々が相互に異なる各自の初期エンコード・ステートを有する複数の畳込みエンコーディング動作は、各自対応する複数の畳込みエンコーディング結果を生成するためにブロックの１つに並列的に適用される。畳込みエンコーディング結果の１つは、他のブロックに適用された畳込みエンコーディング動作に基づいて選択される。

Description

米国特許法第１１９条に基づく優先権主張

本特許出願は２００７年１１月２８日に提出された”Method and Apparatus for a Parallel Encode-Select Convolutional Encoder”と題された米国特許仮出願６０／９９０，７２２号に対する優先権を主張する。上記出願は本願の譲受人に譲渡され、参照によって本明細書に明確に組み込まれる。

本開示は一般に通信、更に詳しくは、畳込みコーディングを使用する通信に関する。

畳込みエンコーダは、インプットとして情報ビットおよびアウトプットとしてコード化ビットをともなう有限ステート・マシン（ＦＳＭ）を動作させることによって、情報ビットのパケット（またはその他のユニット）を連続的にエンコードする。インプット情報ビットを連続的に受信するインプット、エンコード論理動作における使用のために各インプット・ビットを順次格納する３つのストレージ・セルＤ、および３つのアウトプット（コード化ビットＣ_０，Ｃ_１，およびＣ_２）を有する従来の畳込みエンコーダの例が図１における１１に示されている。エンコーディング複雑性はパケット長Ｌに線形的である。この複雑性は、長いパケットのために高いエンコーディング・スループットを必要とする高速アプリケーションのための機能上のボトルネックとなる。

既存の解決方法はルック・アヘッド技術を適用している。ルック・アヘッド技術は、インプット・ビットおよび初期エンコード・ステート（すなわち、図１のストレージ・セルＤに最初に格納された値）にのみ応じて、対応するコード化ビットＣ_０乃至Ｃ_２を、各インプット・ビットに対して生成するロジックを提供することによって、ステート・マシンのｎ個のステップを時間内に展開する。図１および図２を比較することによって示されるように、係数ｎによってこれらのルック・アヘッド技術は機能をスピード・アップしうる。図１のエンコーダにおいて、ｎ個のクロック周期がｎ個のインプット・ビットから成るシークエンスをエンコードするのに必要とされる。対照的に、図２のルック・アヘッド・エンコーダ２１においては、ｎ個全てのインプット・ビットが並列的に受信されエンコードされるので、ｎ個全てのインプット・ビットに関連付けられた３ｎ個全てのコード化ビットが単一クロック周期内に生成される。しかしながら、大きいｎに対して、ルック・アヘッド・エンコーダのロジック複雑性および重大なパスは著しく増大するので、ルック・アヘッド技術はｎ（展開度）が増大した時点で実行不可能となる。

前述を考慮して、畳込みエンコーダにおける増大するエンコーディング・スループットに対する別のアプローチを備えることが望まれる。

本発明の典型的な実施形態によると、畳込みエンコード・スループットは、畳込みで並列的にエンコードされる複数のブロックにインプット情報ビットを分割することによって増大される。各々が相互に異なる各自の初期エンコード・ステートを有する複数の畳込みエンコーディング動作が、各自に対応する複数の畳込みエンコーディング結果を生成するためにブロックの１つに並列的に適用される。畳込みエンコーディング結果の１つが、別のブロックに適用される畳込みエンコーディング動作に基づいて選択される。

無線通信システムの様々な実施形態が、限定のためではなく、例として、添付図面において例示されている。
図１は従来技術の直列畳込みエンコーダを図式で例示している。 図２はルック・アヘッド技術を用いた従来技術の畳込みエンコーダを図式で例示している。 図３は本発明の典型的な実施形態に従う畳込みエンコーディング装置の構造および動作を図式で例示している。 図４は本発明の典型的な実施形態に従う畳込みエンコーディング装置の構造および動作を図式で例示している。 図５は本発明の典型的な実施形態に従う通信システムを図式で例示している。

添付図面と関連付けて以下に記述される詳細な説明は、本発明の様々な実施形態の説明を目的としており、それにおいて本発明が実現されている実施形態のみを示すことを目的としているわけではない。詳細な説明は、本発明の完璧な理解を提供するという目的のための詳細情報を含む。しかしながら、本発明がこれらの詳細情報なしに実現されうるということが当業者に対して明らかになるだろう。いくつかの実例において、本発明の概念が不明瞭になることを避けるために、周知の構造および構成要素がブロック図形式で示されている。

「典型的」という単語は本明細書において、「例、実例、例示として役立つこと」を意味するために使用される。「典型的」として本明細書において説明される実施形態は、必ずしもその他の態様より好ましいあるいは有利なものとして解釈されるものではない。

本発明は並列法のために更なるディメンションを用いている。いくつかの実施形態において、ビット長Lのパケットは各ブロックがＬ／ｍのサイズを有し、本明細書においてブロック１乃至ｍと称されるｍ個のより小さいブロックに分けられる。各ブロックは個別にエンコードされ、エンコードされたビットは、その後最終コード化ビットを形成するためにともに結合される。これを可能にするために、適切な初期エンコード・ステートとで初期化されたエンコーダによって、ｍ個の各ブロックがエンコードされなければならない。制約長さが短い畳込みコードは、あり得る初期エンコード・ステートの数ｖが比較的小さい（例えば、３ＧＰＰ２／ＵＭＢおよび３ＧＰＰ／ＬＴＥではｖ＝８である）。よって、あり得る初期エンコード・ステート毎に、ｍ個の各ブロックをエンコードすることが可能である。ｉ＝２乃至ｍのとき、ブロックｉはあり得る初期エンコード・ステート毎にエンコードされ、アウトプット・コード化ビットの正しいセットが、ブロックｉ−１のために選択されたエンコーディングによって達した最終エンコード・ステートに基づいて選択される。エンコーディング・ブロック１のために最初のエンコーダによって使用される、初期エンコード・ステートが知られている。残りのｍ−１個のエンコーダの各々は望まれたエンコーダ・デザインのｖ個の構成コピーを含む複合エンコーダである。各構成コピーがｖ個のあり得るステートのうちの１つで初期化される。ｉ＝２乃至ｍのとき、エンコーダｉのための最終コード化ビット・アウトプットは、エンコーダ（ｉ−１）によって到達される最終エンコード・ステートに基づいて選択される。エンコーディング・スループットは、Ｌ／ｍ倍で増加する。

図３は本発明の典型的な実施形態に従う畳込みエンコーディング装置３０を図式で例示している。装置３０は、初期ステート畳込みエンコーダ３１および複数の複合畳み込みエンコーダ３２を含む。各複合エンコーダ３２は、複数の構成畳込みエンコーダを含む。複数の構成畳込みエンコーダは（図３の例においては８個の構成エンコーダであるので）、０乃至７で称される。いくつかの実施形態において、図１において１１で示される直列畳込みエンコーダ設計は、初期ステート・エンコーダ３１および構成エンコーダ０乃至７として使用される。様々な実施形態が、エンコーダ３１および０乃至７として、様々な直列畳込みエンコーダを使用する。初期ステート・エンコーダ３１および各複合エンコーダ３２が、Ｌ個のインプット情報ビットのパケットあるいはその他のユニット内の各対応する情報ビットのブロックに、直列畳込みエンコーディングを適用する。図３の例は、各々がＬ／５ビットから成るブロック１乃至ブロック５として称される５つのブロック（すなわちｍ＝５）へ、Ｌ個のインプット・ビットが分割される（分けられる）のを示している。インプット・ビットを分割することによって、以下に詳細に説明されるように、Ｌ／５ビット・ブロックが、５つのそれぞれ対応する並列エンコーディング・パスを互いに使用して並列的にエンコードされることが可能になる。

図１の直列畳込みエンコーダ設計１１を（図３においては直列ＥＮＣと称される）３１および０乃至７で利用する実施形態について、図３の畳込みエンコーディング装置３０の動作が（典型的な解説のためだけに）本明細書で説明される。初期ステート・エンコーダ３１は初期エンコード・ステートＳ_０で設定される。構成エンコーダ０乃至７は、図１のエンコーダ設計１１に関連付けられた８つのあり得る初期エンコード・ステート（すなわち、３つのストレージ・セルＤに格納されている１と０との８つのあり得る組み合わせ）とで各自設定される。エンコーダ３１はその関連付けられた直列畳込みエンコーディング動作をブロック１に適用し、Ｌ／５クロック周期内にブロック１コード化ビットと称されるアウトプットを生成する。図３において示されるように、ブロック１コード化ビットは、Ｌ個のインプット情報ビットが図３のエンコーディング装置３０によってエンコードされる際に結果として生じるアウトプット・コード化ビット３９の構成要素を形成する。

各複合エンコーダ３２内で、全ての構成エンコーダ０乃至７が、インプット情報ビットの関連付けられたブロック（すなわち、ブロック２乃至ブロック５のうちの１つ）を受信する。各複合エンコーダ３２内の構成エンコーダ０乃至７は、関連付けら得たブロックにそれら各自の直列畳込みエンコーディング動作を並列的に適用するために、そのブロック上で動作する。各構成エンコーダ０乃至７は、Ｌ／５クロック周期内にアウトプット・コード化ビットの関連付けられたセットを生成する。全てのエンコーダ３１および３２が並列的に動作するので、アウトプット・コード化ビット３９を生成するために必要な全てのアウトプット・コード化ビットがＬ／５クロック周期内に生成される。

各複合エンコーダ３２のために、全ての構成エンコーダ０乃至７からのアウトプット・コード化ビットが、各自関連付けられたセレクタ３３にインプットされる。いくつかの実施形態において、図３において示されるように、セレクタ３３はマルチプレッサ（ＭＵＸ）を含む。各セレクタ３３は、セレクタ３３に関連付けられたブロックのすぐ前に隣接するブロックをエンコードするために選択されたエンコーダの最終エンコーディング・ステートに従って、その関連付けられた構成エンコーダ０乃至７のアウトプットの１つを選択する。このように、ブロック２に関連付けられたセレクタ３３は、ブロック１をエンコードするエンコーダに関連付けられた最終エンコード・ステートＳ_ｆ１に従って選択をする。例えば、Ｓ_ｆ１＝７、すなわち、初期ステート・エンコーダ３１の全てのストレージ・セルＤ（図１も参照のこと）がａ １を含む場合、ブロック２のためのセレクタ３３が、ブロック２コード化ビットを３９で提供するために（その初期エンコード・ステートが、ａ １を含む全てのストレージ・セルＤを有する）構成エンコーダ７のアウトプットを選択する。

最終エンコード・ステートＳ_ｆ１は、ブロック２に関連付けられた後続のセレクタ３４の動作も制御する。セレクタ３４は、ブロック２の全ての構成エンコーダ０乃至７の最終エンコード・ステートをインプットとして受信する。ブロック２に関連付けられたセレクタ３４のアウトプットはＳ_ｆ２を提供する。Ｓ_ｆ２は、そのアウトプットがブロック２コード化ビットを３９で提供するために（Ｓ_ｆ１の制御下の関連付けられたセレクタ３３によって）選択される構成エンコーダ０乃至７の１つの最終エンコード・ステートである。アウトプットＳ_ｆ２は、ブロック３のセレクタ３３およびセレクタ３４によってなされる選択を制御し、ブロック４に関連付けられている類似のアウトプットＳ_ｆ４は、ブロック５のセレクタ３３およびセレクタ３４によってなされる選択を制御する。この様に、図１の従来技術によるエンコーダ１１の直列畳込みエンコーディングを用いて同じ結果を得るためにＬクロック周期が必要とされるのに比べて、Ｌ／５クロック周期内で生成されるアウトプット・コード化ビット３９で、構成エンコーダ０乃至７のうちの適切な１つが、各ブロック２乃至５のために選択されうる。

いくつかの実施形態は、図３を考慮して上記で説明されているように、並列エンコーディング構成内で（図２を考慮して上記で説明されているように）従来技術のルック・アヘッド・エンコーディング技術を使用する。この例は一般に、図４において示されている。この図４において、図３の直列畳込みエンコーダ（直列ＥＮＣ）３１および０乃至７の各々が、（図４においてＥＮＣによって称される）ルック・アヘッド・エンコーダ、例えば図２のｎ＝Ｌ／５であるルック・アヘッド・エンコーダ２１、に置換される。このように、図４の畳込みエンコーディング装置において、エンコーダ３１および０乃至７の各々が、単一クロック周期内に、関連付けられたブロックの全てのＬ／５ビットをエンコードし、もって、アウトプット・コード化ビット３９を単一クロック周期内で利用可能にする。

図５は、本発明の典型的な実施形態に従う通信システムを図式で例示している。図５において、通信チャネル５３によって、通信対応装置５１から通信対応装置５２へ、あるいはその逆向きに通信される情報は、上記で説明された典型的な手法のいずれかにおいて、畳込みでエンコードされうる。様々な実施形態において、装置５１および装置５２のいずれかあるいは両方が、上記で説明された典型的な手法において畳込みエンコーディングを実現するのに適した畳込みコーディング能力を含む。いくつかの実施形態において、装置５１および装置５２のうちの１つが本発明に従う畳込みエンコーディングを実行する通信送信機であり、装置５１および装置５２のうちのもう一方が通信受信機である。いくつかの実施形態において、装置５１および装置５２の両方が通信トランシーバであり、それらの両方が、それら各自の送信機能の一部として、本発明に従う畳込みエンコーディングを実行する。いくつかの実施形態において、装置５１は定位置設置装置であり、装置５２は定位置設置装置である。いくつかの実施形態において、装置５１および装置５２のうち１つは持ち運び可能の、すなわちモバイル装置であり、もう一方は定位置設置装置である。いくつかの実施形態において、装置５１は持ち運び可能の、すなわちモバイル装置であり、装置５２は持ち運び可能の、すなわちモバイル装置である。いくつかの実施形態において、通信チャネル５３は有線のチャネルを含む。いくつかの実施形態において、通信チャネル５３は無線のチャネルを含む。いくつかの実施形態において、通信チャネル５３は有線のおよび無線のチャネル両方を含む。

当業者は、情報および信号が多様な異なるテクノロジーとテクニックのいずれかを使用して表現されうるということを理解するだろう。例えば、上記の説明を通して参照されうるデータ、命令群、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場あるいは磁気粒子、光学場あるいは光学粒子、あるいはそれらのいずれかの組み合わせによって表現されうる。

当業者はさらに本明細書で開示された実施形態に関連付けて説明された多様な実例的な論理ブロック、モジュール、回路、およびアルゴリズム・ステップは、電子ハードウェア、コンピュータ・ソフトウェア、あるいはこれら両方の組み合わせによって実現されうるということを正しく理解するだろう。このハードウェアおよびソフトウェアの互換性を明確に例示するために、多様な実例的な構成要素、ブロック、モジュール、回路、およびステップが、一般にそれらの機能の観点から上記で説明されている。そのような機能がハードウェアとして、あるいはソフトウェアとして実現されるかどうかは、システム全体に課せられている特定のアプリケーションおよび設計の制約に依存する。当業者は、各特定のアプリケーションのために方式を変化させることによって、述べられた機能性を実施しうるがこういった実施判断は本発明の範囲からの逸脱をまねくものと解釈されるべきではない。

本明細書で開示された実施形態に関連付けて説明された多様な実例的な論理ブロック、モジュール、および回路は汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、アプリケーション特定集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）あるいは他のプログラマブル・ロジック・デバイス、離散ゲートもしくはトランジスタ・ロジック、離散ハードウェア構成要素、あるいは本明細書で説明された機能を実行するために設計されたそれらの任意の組み合わせによって実施あるいは実行されうる。汎用プロセッサはマイクロプロセッサでありうるが、別の方法としては、プロセッサは従来型の任意のプロセッサ、コントローラ、マイクロコントローラ、あるいはステート・マシンでありうる。プロセッサは例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロ・プロセッサ、ＤＳＰコアと連携した１つあるいは複数のマイクロプロセッサ、あるいはその他の任意の構成のようなコンピューティング・デバイスとしても実施されうる。

本明細書において開示された実施形態に関連付けて説明されたアルゴリズムあるいは方法のステップは、直接的にハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、あるいはこの２つの組み合わせにおいて実施されうる。ソフトウェア・モジュールはＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野において周知のその他任意の形態の記憶媒体に存在しうる。典型的な記憶媒体は、記憶媒体からの情報を読み取り、記憶媒体に情報を書き込むことができるプロセッサのようなプロセッサと結合される。別の方法としては、記憶媒体はプロセッサに不可欠でありうる。プロセッサおよび記憶媒体はＡＳＩＣ内に存在しうる。ＡＳＩＣはユーザ端末内に存在しうる。別の選択肢として、プロセッサおよび記憶媒体は離散的な構成要素としてユーザ端末内に存在しうる。

開示された実施形態の上記記述は、当業者に対して本発明の原理を実施する製品を製造あるいは使用することを可能にするために提供される。これらの実施形態に対する多様な変形例は当業者にとって容易に明らかになるであろう。また本明細書で規定された一般的原理は、この開示の精神あるいは範囲から逸脱することなく他の実施形態に適用されうる。よって、本発明は本明細書で示される実施形態に限定されるよう意図されたものではなく、本明細書で開示された原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。

Claims (20)

1. インプットされた複数の情報ビットに対して所望の畳込みエンコーディング動作を適用する装置であって、
   前記情報ビットの各自対応するブロックを受信する複数の畳込みエンコーダであり、前記畳込みエンコーダの各々が、畳込みエンコーディングが前記ブロックの全てに並列的に適用されるような情報ビットの関連付けられたブロックに、少なくとも１つの畳込みエンコーディング動作を適用するよう構成され、前記畳込みエンコーダのうちの１つが、各々が相互に異なる各自の初期エンコード・ステートを有する複数の畳込みエンコーディング動作を、前記情報ビットの関連付けられたブロックに並列的に適用するように構成された複数の畳込みエンコーダと、
   前記１つの畳込みエンコーダによって実行される並列的な畳込みエンコーディング動作によってそれぞれ生成される複数の畳込みエンコーディング動作結果を、前記１つの畳込みエンコーダから並列的に受信し、前記複数の畳込みエンコーダのうちの別の畳込みエンコーダによって実行される畳込みエンコーディング動作を示す選択制御信号を受信する、前記１つの畳込みエンコーダと結合されたセレクタと
   を備える装置。
2. 前記選択制御信号が、前記別の畳込みエンコーダによって実行される前記畳込みエンコーディング動作に関連付けられた最終エンコード・ステートを示す請求項１に記載の装置。
3. 前記別の畳込みエンコーダおよび前記セレクタに統合され、前記セレクタに前記選択制御信号を提供する更なるセレクタを含む請求項１に記載の装置。
4. 前記セレクタが、前記所望の畳込みエンコーディング動作からの結果として生じたエンコードされた複数のビットの構成要素を提供するアウト・プットを含む請求項１に記載の装置。
5. 前記のインプットされた複数の情報ビットが、第１の数の前記情報ビットおよび第２の数の前記ブロックから成り、前記第２の数が前記第１の数より小さく、前記インプットされた複数の情報から前記エンコードされた複数のビットを生成するのに必要な前記装置のクロック周期の数が、前記第２の数によって除された前記第１の数と等しい請求項４に記載の装置。
6. 前記インプットされた情報ビットから前記エンコードされた複数のビットを生成するのに、前記装置の１個のクロック周期のみが必要とされる請求項４に記載の装置。
7. 前記１つの畳込みエンコーダが、関連付けられたブロックの全ての情報ビットに、並列的な畳込みエンコーディング動作の各々を並列的に適用する請求項１に記載の装置。
8. 前記並列的な畳込みエンコーディング動作の各々が、ルック・アヘッド・エンコーディング技術を実現するように前記１つの畳込みエンコーダが設定される請求項７に記載の装置。
9. インプットされた複数の情報ビットに所望の畳込みエンコーディング動作を適用する方法であって、
   前記情報ビットを情報ビットの複数のブロックに分割することと、
   各自対応する複数の畳込みエンコーディング結果を生成し、各々が相互に異なる各自の初期エンコード・ステートを有する複数の畳込みエンコーディング動作を前記ブロックの１つに並列的に適用することを含み、少なくとも１つの畳込みエンコーディング動作を情報ビットの前記ブロックの各々に並列的に適用することと、
   前記複数のブロックのうちの別のブロックに適用される畳込みエンコーディング動作に基づいて前記畳込みエンコーディング結果のうちの１つを選択することと
   を備える方法。
10. 前記選択することが、前記別のブロックに適用された前記畳込みエンコーディング動作に関連付けられた最終エンコード・ステートに基づいて、前記１つの畳込みエンコーディング結果を選択することを含む請求項９に記載の方法。
11. 前記１つの畳込みエンコーディング動作結果が、前記所望の畳込みエンコーディング動作からの結果として生じるエンコードされた複数のビットの構成要素を提供する請求項９に記載の方法。
12. 前記複数の畳込みエンコーディング動作を前記ブロックの１つに並列的に適用することが、前記並列的な畳込みエンコーディング動作の場合、前記畳込みエンコーディング動作を、前記１つのブロックの全ての情報ビットに並列的に適用することを含む請求項９に記載の方法。
13. インプットされた多数の情報ビットに所望の畳込みエンコーディング動作を適用するための装置であって、
    前記情報ビットを情報ビットの複数のブロックに分割する手段と、
    各自対応する複数の畳込みエンコーディング結果を生成し、各々が相互に異なる各自の初期エンコード・ステートを有する、複数の畳込みエンコーディング動作を前記ブロックの１つに並列的に適用する手段を含み、少なくとも１つの畳込みエンコーディング動作を情報ビットの前記ブロックの各々に並列的に適用する手段と、
    前記複数のブロックのうちの別のブロックに適用される畳込みエンコーディング動作に基づいて前記畳込みエンコーディング結果のうちの１つを選択する手段と
    を備える装置。
14. 前記選択する手段が、前記別のブロックに適用された前記畳込みエンコーディング動作に関連付けられた最終エンコード・ステートに基づいて、前記１つの畳込みエンコーディング結果を選択する手段を含む請求項１３に記載の装置。
15. 前記１つの畳込みエンコーディング動作結果が、前記所望の畳込みエンコーディング動作からの結果として生じたエンコードされた複数のビットの構成要素を提供する請求項１３に記載の装置。
16. 前記手段が、並列的な畳込みエンコーディング動作の場合、前記畳込みエンコーディング動作を、前記１つのブロックの全ての情報ビットに並列的に適用する手段を含む請求項１３に記載の装置。
17. インプットされた多数の情報ビットに対して所望の畳込みエンコーディング動作を適用するためのコンピュータ・プログラム製品であって、
    少なくとも１つのデータ・プロセッサに対して、前記情報ビットを複数の情報ビットのブロックに分割させるコードと、
    各自対応する複数の畳込みエンコーディング結果を生成し、各々が相互に異なる各自の初期エンコード・ステートを有する複数の畳込みエンコーディング動作を前記ブロックの１つに並列的に適用することを含み、前記少なくとも１つのデータ・プロセッサに対して、少なくとも１つの畳込みエンコーディング動作を情報ビットの前記ブロックの各々に並列的に適用させるコードと、
    少なくとも１つのデータ・プロセッサに対して、前記複数のブロックのうちの別のブロックに適用される畳込みエンコーディング動作に基づいて前記畳込みエンコーディング結果のうちの１つを選択させるコードと
    を備えるコンピュータ読取可能媒体
    を備えるコンピュータ・プログラム製品。
18. 前記少なくとも１つのデータ・プロセッサに対して選択させるコードが、前記少なくとも１つのデータ・プロセッサに対して、前記別のブロックに適用された前記畳込みエンコーディング動作に関連付けられた最終エンコード状態に基づいて、前記１つの畳込みエンコーディング結果を選択させる請求項１７に記載のコンピュータ・プログラム製品。
19. 前記１つの畳込みエンコーディング動作結果が、前記所望の畳込みエンコーディング動作からの結果として生じたエンコードされた複数のビットの構成要素を提供する請求項１７に記載のコンピュータ・プログラム製品。
20. 前記並列的に適用することが、並列的な畳込みエンコーディング動作の場合、前記畳込みエンコーディング動作を、前記１つのブロックの全ての情報ビットに並列的に適用することを含む請求項１７に記載のコンピュータ・プログラム製品。

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