JP2011501550A - 自動周波数補正方法および装置 - Google Patents

Abstract

周波数偏移符号化受信器は、局部周波数基準信号とビットクロック信号とを発生する局部信号発生器を含んでいる。受信器フロント・エンド１は、局部周波数基準信号と同期化シーケンスを含む周波数偏移符号化変調信号とを受信し、周波数偏移符号化変調信号をダウンコンバートしてベースバンド同相および直角位相信号を提供する。パルス発生器１１は、受信器フロント・エンド１から受信した、ベースバンド同相信号とベースバンド直角位相信号との関係に応じて、ベースバンド同相および直角位相信号のエッジにそろったパルスを含む同相パルス信号ＩＬＥＡＤを、または、ベースバンド直角位相および同相信号のエッジにそろったパルスを含む直角位相パルス信号ＱＬＥＡＤを発生する。周波数補正器１２は、同相および直角位相パルス信号を受信して、パルス信号を目標と比較し、比較結果に基づいて局部信号発生器５を制御する制御信号を発生する。

Description

本発明は自動周波数補正に関し、さらに詳細には、受信器のクロックを送信器のクロックに同期させるための自動周波数補正方法および回路に関する。

多くの伝送システムでは、データを搬送するために搬送波信号の変調を使用する。例えば、周波数変調（ＦＭ）ベース・システムは、入力電圧レベルに基づいて搬送波信号の周波数を変調する。周波数偏移符号化（ＦＳＫ）は、ＦＭ方式の特定の実施態様であり、２つの離れた周波数間の搬送波周波数を変化させることを含んでいる。

ＦＭ信号からデータを復元するために、受信器が送信器により使用される搬送波周波数にアクセスできなければならない。復調器が、ベースバンド信号を復元するために受信信号を搬送波周波数と通常混合する。ＦＳＫの復調器方式については、例えば、カベー・シェイクン、オッセン・ハシェミ、アリ・パルサ、アリ・フォトワット、レーザ・ロフォウガランの「ページャ・アプリケーション用の１ボルトＣＭＯＳの２／４レベルのＦＳＫデジタル復調器（Ａ １ Ｖｏｌｔ ＣＭＯＳ ２／４−ｌｅｖｅｌ ＦＳＫ Ｄｉｇｉｔａｌ Ｄｅｍｏｄｕｌａｔｏｒ ｆｏｒ Ｐａｇｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ）」に記述されている。

送信器で使用されるクロックと同様の周波数で動作する受信器のクロックを提供することが可能であるが、受信器クロックを送信器クロックに「ロック」するために何らかの自動周波数補正（ＡＦＣ）機構が受信器に必要となる。ＡＦＣ機構はクロックおよびデータ復元ループで通常構成されており、クロックの立ち上がりエッジが（復調されたデータ・ストリームの）データ・ビットの中央になるように調整する位相ロック・ループ（ＰＬＬ）を形成する。システムは、データ・ストリームのエッジ位置にジッターを生じさせることになるノイズが存在する状態でも動作できる必要がある。典型的な受信器アーキテクチャでは、ＡＦＣは図１に示すように復調器の後に位置する個別的なブロックである。

本発明の目的は、ローカルの受信器側クロックを送信器のクロックに効率的に同期させるための、ノイズの存在下でもロバストな機構を提供することである。この目的および他の目的は、ＩおよびＱパルス信号を発生することにより達成され、Ｉベースバンド信号がＱベースバンド信号をリードするとき、およびＱベースバンド信号がＩベースバンド信号をリードするときのそれぞれにおいて、ベースバンドＩおよびＱ信号の立ち上がりエッジおよび立ち下がりエッジによりパルスが引き起こされ、各パルス信号のアンバランスを用いて、局部クロック補正信号を発生させる。

本発明の第１の態様に基づいて、局部周波数基準信号とビットクロック信号とを発生する局部信号発生器と、前記局部周波数基準信号と、同期化シーケンスを含む周波数偏移符号化変調信号と、を受信するようになされ、かつ局部周波数基準信号を用いて周波数偏移符号化変調信号をダウンコンバートしてベースバンド同相および直角位相信号を提供するようになされた受信器フロント・エンドと、前記受信器フロント・エンドに接続されており、前記同相および直角位相信号を受信して、ベースバンド同相信号がベースバンド直角位相信号をリードするときにはベースバンド同相および直角位相信号のエッジにそろったパルスを含む同相パルス信号を発生し、ベースバンド直角位相信号がベースバンド同相信号をリードするときにはベースバンド直角位相および同相信号のエッジにそろったパルスを含む直角位相パルス信号を発生するパルス発生器と、前記パルス発生器に接続されており、前記同期化シーケンスの受信中に前記同相および直角位相パルス信号を受信して、パルス信号を目標と比較し、比較結果に基づいて局部信号発生器を制御する制御信号を発生する周波数補正器と、を含む周波数偏移符号化受信器を提供している。

用語「周波数偏移符号化」は、２値ＦＳＫ、最小偏移変調（ＭＳＫ）、およびガウス型ＦＳＫを含む多くのＦＳＫ方式を含んでいるが、これらに限らないことが理解されるであろう。

本発明の実施形態は、パルス信号の各々上の連続パルスを計数して、パルス信号のうちの一方のカウントが所定数値未満のとき、前記制御信号を用いて補正を行う周波数補正器を提供している。あるいは、または加えて、周波数補正器は、パルス信号の各々上の連続パルスを計数して、いずれか１つのビットクロック周期の間にパルス信号のうちの一方のカウントが所定数値を超えているとき、前記制御信号を用いて補正を行ってもよい。

受信器は復調決定ユニットを含んでいてもよく、この復調決定ユニットは、パルス発生器に接続されており前記同相および直角位相パルス信号を受信するとともに、局部信号発生器に接続されており前記ビットクロック信号を受信し、各ビットクロック周期に対して、同相パルス信号のパルスが多数を占めているときには第１の出力シンボルを発生するようになされており、直角位相パルス信号のパルスが多数を占めているときには第２の出力シンボルを発生するようになされている。リタイミング・ユニットが前記パルス発生器と前記復調決定ユニットの間に接続されるとともに、局部信号発生器に接続されており前記ビットクロック信号を受信して、リタイミング・ユニットは同相および直角位相パルス信号を遅延させて、それらをビットクロック信号にロックするようになされている。

リタイミング・ユニットは、それぞれがパルス信号に一定の遅延を生じさせるようになされた複数のセルを含んでいてもよく、各セルはリタイミング・ユニットの対応する出力に選択的に接続されていてもよい。それぞれの前記セルには、セルにより出力された信号の位相をビットクロック信号と比較するために比較器が設けてある。制御手段が、ビットクロック信号と最もよく一致する位相を有するそのセルの出力を、リタイミング・ユニットの対応する出力に接続するようになされている。さらに詳細には、制御手段は、各セルに対して、同相および直角位相パルス信号の両方の所与のビットクロック周期の範囲に入り、かつ所定の遅延ロック周期全体に存在している、完全なパルス・シーケンスの個数を計数して、カウントが最も大きいそのセルの出力をリタイミング・ユニットの出力に接続するようになされている。

前記復調決定ユニットに接続されており復調決定ユニットにより出力されたシンボル・ストリームを受信して処理するとともに、前記受信器フロント・エンド、またはフィルタリングおよび振幅制限回路に接続されており、それらから、データ・バーストを受信したかどうかを示す受信信号強度インジケータを受信する、フレーム同期化回路を提供することが好ましく、フレーム同期化回路はデータ・バーストを受信したとの表示に対して、前記周波数補正器を作動させることにより呼応するようになされている。フレーム同期化回路が前記同期化シーケンスの所定個数のシンボルを前記復調決定ユニットから受信した後に、フレーム同期化回路が前記周波数補正器を停止させるようになされていることが、さらに好ましい。

フレーム同期化回路は、前記周波数検出器を停止させるのと実質的に同時に、または前記周波数検出器を停止させた後のある時期に、前記リタイミング・ユニットを作動させるようになされていてもよく、同相および直角位相パルス信号が前記ビットクロック信号に遅延ロックされた後に、少なくとも部分的にリタイミング・ユニットを停止させるようになされていてもよい。

ロックから離れて遅延する後続ドリフトを補正するために、最初の遅延ロックが達成された後に、フレーム同期化回路はリタイミング・ユニットを周期的に作動・停止させるようになされていてもよい。同様に、周波数補正器を周期的に作動させてもよい。リタイミング・ユニットと周波数補正器とは同時に作動させないことが好ましい。

本発明の第２の態様に基づいて、局部周波数基準信号とビットクロック信号とを発生するステップと、同期化シーケンスを含む周波数偏移符号化変調信号を受信して、前記局部周波数基準信号を用いて周波数偏移符号化変調信号をダウンコンバートしてベースバンド同相および直角位相信号を提供するステップと、ベースバンド同相信号がベースバンド直角位相信号をリードするときにはベースバンド同相および直角位相信号のエッジにそろったパルスを含む同相パルス信号を発生し、ベースバンド直角位相信号がベースバンド同相信号をリードするときにはベースバンド直角位相および同相信号のエッジにそろったパルスを含む直角位相パルス信号を発生するステップと、前記同期化シーケンスの受信中に、前記パルス信号を目標と比較して、比較結果に基づいて局部信号発生器を制御する制御信号を発生するステップと、を含む周波数偏移符号化変調信号を復調する方法を提供している。

既知のＦＳＫ復調器を模式的に示している。 自動周波数補正を備えたＦＳＫ復調器を示している。 図２の復調器内のさまざまな点に存在している信号を示している。 ＦＳＫ変調信号を復調する方法を示しているフローチャートである。

ＦＳＫ信号を処理するための受信器および復調器アーキテクチャを図２に示している。アーキテクチャの中で５つの主要な構成要素、すなわち、受信器ブロック１、フィルタおよびリミッタ・ブロック２、復調器および自動周波数補正（ＡＦＣ）ブロック３、フレーミング同期化ブロック（ＦＳＢ）４、ならびに周波数発生ブロック５、を特定することができる。

（周波数発生ブロック）
このブロック５は、オフチップ水晶を用いて１６ＭＨｚの信号を発生する電圧制御型水晶発振器（ＶＣＸＯ）６と、ＶＣＸＯの出力を受信するリファレンス・デバイダ７と、を含んでいる。リファレンス・デバイダは信号の適切な周波数分割を行い、ＲＦシンセサイザ８への入力を提供している。８７０ＭＨｚの搬送波周波数を仮定すると、ＲＦシンセサイザは、８７０ｘ（８／９）の中間ダウンコンバージョン信号ＬＯ１と、８７０ｘ（１／９）の１対のベースバンド・ダウンコンバージョン信号Ｌｏ２Ｉ、ＬＯ２Ｑと、を提供することを目指す。ＬＯ１ＩおよびＬＯ２Ｑは互いに対して９０度ほど位相偏移している。
また、リファレンス・デバイダはＶＣＸＯ発生信号を分割してビットクロック信号を提供する。この信号の周波数はデータが受信搬送波信号上に変調される速度に近く、例えば、５０ｋｂｐｓのシンボル変調速度を仮定すると、ビットクロックは５０ｋＨｚの周波数を有している。すなわち、ビットクロックの周期の長さは１つのシンボルに等しい。

（受信器フロント・エンド・ブロック）
受信器フロント・エンド・ブロック１は、周波数発生ブロック５からＬＯ１を受信して、受信信号を中間周波数にダウンコンバートする第１の中間混合器９を含んでいる。その後、第１の混合器の出力は１対のベースバンド混合器１０ａ、１０ｂに並列に供給され、これらのベースバンド混合器１０ａ、１０ｂは周波数発生ブロックからＬＯ２ＩおよびＬＯ２Ｑをそれぞれ受信する。

（フィルタおよびリミッタ・ブロック）
このブロック２は、受信器フロント・エンド・ブロック１から混合信号を受信する。ブロック２バンドパスは、データ速度を含む周波数範囲全体にわたって信号をフィルタリングする。したがって、例えば、データ速度が５０ｋｂｐｓであるとき、バンドパス・フィルタは＋１００ＫＨｚと−１００ＫＨｚの間の信号を通過させてもよい。信号振幅は、フィルタおよびリミッタ・ブロックの出力が方形波に近くなるように制限されている。したがって、フィルタおよびリミッタ・ブロックは、その出力でベースバンド同相（Ｉ）および直角位相（Ｑ）信号を提供する。

また、フィルタおよびリミッタ・ブロック２は振幅検出器（Ｉ出力増幅段に組み込まれている）を含んでおり、この振幅検出器は出力において受信信号強度インジケータ（ＲＳＳＩ）信号を発生する。

（復調器およびＡＦＣブロック）
このブロック３は、フィルタおよびリミッタ・ブロック２からベースバンドＩおよびＱ信号を受信する。復調器およびＡＦＣブロックの役割は、ＩおよびＱ信号から元のデータ（シンボル）ストリームを復元することである。また、ブロックは、局部電圧制御型水晶発振器（ＶＣＸＯ）６の周波数を補正して、その周波数を送信器の周波数に同期させるとともに、復調されたシンボル・ストリームを局部ビットクロックに遅延ロックする。

（ＦＳＢブロック）
ＦＳＢブロック４は、復調器およびＡＦＣブロックから、復調されたデータ・ストリームおよび位相整列されたデータ・ストリームを受信する。また、ＦＳＢブロックは、ＶＣＸＯからビットクロックを受信する。受信器が安定するまでの時間を与えるために、受信器フロント・エンド・ブロック１の電源を入れて少したってからＦＳＢブロックの電源を入れる。電源が入ると、ＦＳＢブロックは、受信器フロント・エンド・ブロック１からＲＳＳＩ信号を受信する。十分な強度の信号を受信したことをＲＳＳＩが示している場合には、ＦＳＢブロック４は、後述するように復調器およびＡＦＣブロック３の特定の構成要素の電源を入れる。ＦＳＢブロックは、復調器およびＡＦＣブロック３により提供されたデータ・ストリーム内の所定のプリアンブル・シーケンスの存在を検出するようになされている。プリアンブルを検出した場合には、ＦＳＢブロックは後続のデータ・バーストを検出して適切に処理する。

復調器およびＡＦＣブロック３とシステムの動作とをさらに詳細に検討して、一例として、送信器がデータ・バーストに対するプリアンブルとして４８個の１／０シンボル対のシーケンス、すなわち、１０１０１０…などを送信すると仮定する。復調器およびＡＦＣブロック３は、周波数ロック・ループ（ＦＬＬ）を使用して、プリアンブルの最初の部分の２０個のシンボルの中でＶＣＸＯ６の周波数補正を達成し、その後、ＦＳＢブロック４の制御に基づいて遅延ロック・ループ（ＤＬＬ）に切り替えて、ＩＬＥＡＤおよびＱＬＥＡＤパルス・ストリームをビットクロックに合わせて位相整列させる。

復調器およびＡＦＣブロック３は、そのフロント・エンドに復調パルス発生器１１を含んでいる。これは、フィルタおよびリミッタ・ブロック２から制限されたＩおよびＱ信号を受け取る。Ｉ信号がＱ信号をリードしているとき（シンボル１に対応する正の周波数偏移）、復調パルス発生器１１は、そのＩＬＥＡＤ出力において一連のパルス（ＩおよびＱ内のすべてのエッジに対して１つ）を発生する。同様に、Ｑ信号がＩ信号をリードしているとき（シンボル０に対応する負の周波数偏移）、回路は、そのＱＬＥＡＤ出力において一連のパルス（ＩおよびＱ内のすべてのエッジに対して１つ）を発生する。データ速度が５０ｋｂｐｓであると仮定し、ＶＣＸＯ６が送信器搬送波周波数に既にロックされていると仮定すると、受信された各シンボルに対して適切な出力上に３つのパルスを発生する。すなわち、連続した１／０シンボル対を含むプリアンブル・シーケンスに対して、３つのパルスが復調パルス発生器のＩＬＥＡＤおよびＱＬＥＡＤ出力ライン上に交互に現れることになる。

局部水晶周波数と送信器水晶周波数の間のいかなる不一致も、受信信号をゼロよりもわずかに大きいか、またはわずかに小さい中心周波数にダウンコンバートする結果をもたらすことになる。このような場合には、復調パルス発生器１１は、データ・ストリームの１および０の各シンボルに対して、もはや３つのパルスを出力しないであろう。特に、ベースバンド信号の中心が０Ｈｚよりも上にあるとき、復調パルス発生器は、１に対してより多くのパルスを出力するとともに、０に対してより少ないパルスを出力し、逆もまた同様である。この原則は、ここで使用される周波数補正方法の基礎を形成している。

ＦＳＢへのＲＳＳＩ入力が、信号を受信中であることを示しているとき、ＦＳＢは周波数補正ユニット１２の電源を入れる。また、ＦＳＢはデータ・リタイミング・ブロック１３の電源も入れる。しかしながら、初期の周波数ロッキング周期の間、データ・リタイミング・ブロックはＩＬＥＡＤおよびＱＬＥＡＤ信号に影響を与えず、これらのＩＬＥＡＤおよびＱＬＥＡＤ信号を復調パルス発生器１１からデータ復調決定ブロック１４に通過させるだけである（受信器ブロックと一緒に復調パルス発生器１１およびデータ復調決定ブロック１４の電源を入れるが、これはそうしなければならないというわけではなく、ＲＳＳＩがハイになったときにＦＳＢブロックが復調器およびＡＦＣブロック全体の電源投入に関与してもよい）。

復調パルス発生器１１からのＩＬＥＡＤおよびＱＬＥＡＤ出力は、周波数補正ユニット１２に供給される。このユニット１２は、ＩＬＥＡＤおよびＱＬＥＡＤ信号をモニタして、２つの信号上に現れるパルスの個数のいかなるアンバランスをも検出する。ユニット１２は、ＱＬＥＡＤパルスが現れるまでのＩＬＥＡＤパルスの個数と、ＩＬＥＡＤパルスが現れるまでのＱＬＥＡＤパルスの個数と、を絶え間なく計数している。パルス数が目標カウント（この場合は３カウント）を下回るとき、周波数補正ユニットはチャージ・ポンプ（図示せず）を使用して、ＶＣＸＯ６により生成された局部水晶周波数を正しい方向に動かす。もう一方の種類にスワッピングする前の１つの種類のパルス数が目標カウント以上であるとき、何の動作も行われない。

図３は、図２のシステム内のさまざまな点に存在している模範的信号を示している。

ＩＬＥＡＤまたはＱＬＥＡＤ信号上に偶発的ブリップを生じさせる可能性があるノイズは、システムにおいてＶＣＸＯ周波数を瞬間的に間違った方向へずらす可能性がある。しかしながら、ＩＬＥＡＤパルスとＱＬＥＡＤパルスの間の比較を行うとき復調決定ブロック１４は多数決検出（さらに後述する）を使用しているため、ここで記述する機構はノイズが存在する状態でもロバストである。この多数決は、偶発的ブリップ、ならびにＩＬＥＡＤパルス数およびＱＬＥＡＤパルス数の一時的な変化に強い。

この周波数補正方法は、小さい水晶エラーに対して非常によく機能する。ＩＬＥＡＤ信号およびＱＬＥＡＤ信号上のパルスの間に少なくとも何らかの交代がある限り、周波数ロックを達成すべきである。しかしながら、水晶エラーが大きいとき、１種類のパルスだけを発生することが可能である。この問題に対処するために、ビットクロック周期の中で信号のうちのどちらか一方の信号上の過剰なパルス数を探すように周波数補正ユニット１２を構成することが可能である。ビットクロック周期の中に、目標カウント（この場合も先と同様に３カウント）より多い同じ種類（ＩＬＥＡＤまたはＱＬＥＡＤ）のパルスを検出したとき、周波数補正ユニット１２は適切な方向にチャージ・ポンプを作動させるであろう。チャージ・ポンプに適用されるポンプ・ステップ（「ポンプ」）数は、目標カウントを超えるパルス数により決定される。例えば、１つの信号上に５つの連続パルスを検出し、かつ目標カウントが３であるとき、２つのポンプがチャージ・ポンプに適用される。したがって、周波数補正ユニット１２の出力はエラーに比例している。

通常、精密な周波数補正方法および粗い周波数補正方法の両方を同時に作動させることができる。さらに、周波数補正ループの増幅率（単位エラーごとにＶＣＸＯに対して行われる調整に関する）は、プログラム可能であってもよく、動作中に変更することができる。したがって、ループは、初めは迅速なロックを達成するために高い増幅率で作動することができ、後でロック点におけるエラーを低減するために低い増幅率で作動することができる。

上述したように、復調決定ユニット１４は、周波数ロッキング周期の間にＩＬＥＡＤおよびＱＬＥＡＤ信号を受信する。復調決定ユニットは、ＩＬＥＡＤおよびＱＬＥＡＤパルスを調べて、各ビットクロック周期の間のＩＬＥＡＤライン内のパルス数とＱＬＥＡＤライン内のパルス数を比較し、送信されたデータ・シンボルが１または０であったかを決定する（単純多数に基づいて）。したがって、復調決定ユニット１４の出力はデータ信号の表現である。ＦＳＢブロック４は、周波数補正ユニットおよびデータ・リタイミング・ユニットの電源を入れた後に、復調決定ユニット１４の出力をモニタする。ＦＳＢブロック４は、周波数ロックを達成するために１０１０のプリアンブルの最初の１０個のシンボルを使用するように名目上設定されている。もちろん、周波数補正に使用するシンボルの実際の個数はプログラム可能である。どんな値をプログラムしても、その個数のシンボルを検出した後には、ＦＳＢブロックは、ＦＣイネーブル・ラインとＤＲイネーブル・ラインとを使用して、周波数補正ユニット１２を無効にしてデータ・リタイミング・ユニット１３を有効にする。その後、ＩＬＥＡＤおよびＱＬＥＡＤ信号は、受信されたプリアンブルの残りのビットを用いて、ＶＣＸＯ６により出力されたビットクロックに対して遅延ロックされる。さらに具体的に述べると、それぞれの３つのパルス・シーケンスは、ビットクロックの立ち上がりエッジの周囲に、すなわち、各ビットクロック周期の中心の周囲に、平均的に整列している。データ・リタイミング・ブロック１３は、従来の閉ループの遅延ロック・ループ（ＤＬＬ）ではないことが理解されるであろう。むしろ、データ・リタイミング・ブロック１３は、より速いロック時間をシステムに付与する開ループのＤＬＬである。

ＩＬＥＡＤおよびＱＬＥＡＤ信号の各々に対して、データ・リタイミング・ユニット１３は、プログラム可能分解能とともに２シンボル長（４０μｓ）の遅延ラインを使用する。遅延ラインは、セルからセルへ順次ＩＬＥＡＤ／ＱＬＥＡＤパルスを供給するセルで構成されている。遅延ロックは、プログラム可能周期全体にわたって、例えば、１０ビットクロック周期全体にわたって行われる。各セルに対して、ＩＬＥＡＤおよびＱＬＥＡＤストリームが正確に整列しているビットクロック周期の個数を、ロッキング周期全体にわたって計数する。所与のビットクロック周期の間にストリームのうちの１つだけにパルスが現れるときに、正確な整列が生じると考えられる。遅延ロッキング周期の最後には、最も正確に整列しているシンボルを有するセルを所要のロック点として選択して、そのセルの出力を使用して、リタイミングされたＩＬＥＡＤおよびＱＬＥＡＤパルス・ストリームを復調決定ブロック１４に提供する。

遅延ロックは迅速に、例えば、１０データ・ビットクロック周期以内に完了すべきである。したがって、遅延ロックを実行するためにＦＳＢがデータ・リタイミング・ユニット１３を有効にして少したってから、ＦＳＢはデータ・リタイミング・ユニットの関連構成要素、すなわち、ビットクロック比較にかかわった構成要素、の電源を切ることができる。その後、ＦＳＢブロックは、復調決定ユニット１４から来たデータ・ストリーム内のプリアンブルの最後の部分を探すことができ、データの受信および処理を開始できる。

ＦＳＢブロックは、データ・リタイミング・ブロックの電源を全体として入れたままにしておいてもよく、遅延ロックを周期的に更新してもよい。例えば、１０ビットクロック周期ごとに、これを行ってもよい。しかしながら、ロック点は、最大でもビットクロック周期の半分だけどちらかの方向に動かすことができるのみであり、ブロックがシンボルを獲得したり、または動かしたりしないようになっている。同様に、周波数補正ユニットを周期的に作動させて周波数ずれを補正してもよい。周期的な遅延および周波数補正は、より長いデータ・バーストを確実に受信できるようにする。

本発明の範囲を逸脱することなく、上述した実施形態に対してさまざまな修正を行ってもよいことは当業者には明らかであろう。例えば、上述した議論は、搬送波信号の周波数を別々の正負の量だけ移動させる従来のＦＳＫ変調方式に関連しているが、本発明はガウス型ＦＳＫ方式を含む他のＦＳＫ方式にも適用できる。

Claims (20)

1. 局部周波数基準信号とビットクロック信号とを発生する局部信号発生器と、
   前記局部周波数基準信号と、同期化シーケンスを含む周波数偏移符号化変調信号と、を受信するようになされ、かつ前記局部周波数基準信号を用いて前記周波数偏移符号化変調信号をダウンコンバートしてベースバンド同相および直角位相信号を提供するようになされた受信器フロント・エンドと、
   前記受信器フロント・エンドに接続されており、前記同相および直角位相信号を受信して、前記ベースバンド同相信号が前記ベースバンド直角位相信号をリードするときには前記ベースバンド同相および直角位相信号のエッジにそろったパルスを含む同相パルス信号を発生し、前記ベースバンド直角位相信号が前記ベースバンド同相信号をリードするときには前記ベースバンド直角位相および同相信号のエッジにそろったパルスを含む直角位相パルス信号を発生するパルス発生器と、
   前記パルス発生器に接続されており、前記同期化シーケンスの受信中に前記同相および直角位相パルス信号を受信して、前記パルス信号を目標と比較し、前記比較結果に基づいて前記局部信号発生器を制御する制御信号を発生する周波数補正器と、を含む、
   周波数偏移符号化受信器。
2. 前記周波数補正器が、前記パルス信号の各々上の連続パルスを計数して、前記パルス信号のうちの一方の前記カウントが所定数値未満のとき、前記制御信号を用いて補正を行う、
   請求項１に記載の受信器。
3. 前記周波数補正器が、前記パルス信号の各々上の連続パルスを計数して、いずれか１つのビットクロック周期の間に前記パルス信号のうちの一方の前記カウントが所定数値を超えているとき、前記制御信号を用いて補正を行う、
   請求項１または２に記載の受信器。
4. 前記受信器フロント・エンドと前記パルス発生器の間にフィルタリングおよび振幅制限回路を含む、
   請求項１〜３のいずれかに記載の受信器。
5. 前記パルス発生器に接続されており前記同相および直角位相パルス信号を受信するとともに、前記局部信号発生器に接続されており前記ビットクロック信号を受信して、前記同相パルス信号の前記パルスが多数を占めているときには第１の出力シンボルを発生するようになされており、前記直角位相パルス信号の前記パルスが多数を占めているときには第２の出力シンボルを発生するようになされている復調決定ユニットを含む、
   請求項１〜４のいずれかに記載の受信器。
6. 前記パルス発生器と前記復調決定ユニットの間に接続されるとともに、前記局部信号発生器に接続されており前記ビットクロック信号を受信するリタイミング・ユニットを含み、前記リタイミング・ユニットは前記同相および直角位相パルス信号を遅延させて、それらを前記ビットクロック信号にロックするようになされている、
   請求項５に記載の受信器。
7. それぞれが前記パルス信号に一定の遅延を生じさせるようになされた複数のセルを前記リタイミング・ユニットが含んでおり、各セルは前記リタイミング・ユニットの対応する出力に選択的に接続されている、
   請求項６に記載の受信器。
8. それぞれの前記セルに対して、前記セルにより出力された信号の位相を前記ビットクロック信号と比較する比較器と、前記ビットクロック信号と最もよく一致する位相を有するそのセルの出力を、前記リタイミング・ユニットの前記対応する出力に接続する制御手段と、を含む、
   請求項７に記載の受信器。
9. 前記制御手段が、各セルに対して、前記同相および直角位相パルス信号の両方の所与のビットクロック周期の範囲に入り、かつ所定の遅延ロック周期全体に存在している、完全なパルス・シーケンスの個数を計数して、前記カウントが最も大きいそのセルの出力を前記リタイミング・ユニットの出力に接続するようになされている、
   請求項８に記載の受信器。
10. 前記復調決定ユニットに接続されており前記復調決定ユニットにより出力されたシンボル・ストリームを受信して処理するとともに、前記受信器フロント・エンド、またはフィルタリングおよび振幅制限回路に接続されており、それらから、データ・バーストを受信したかどうかを示す受信信号強度インジケータを受信するフレーム同期化回路を含み、前記フレーム同期化回路は前記周波数補正器を作動させることによりデータ・バーストを受信したとの表示に呼応するようになされている、
    請求項５〜９のいずれかに記載の受信器。
11. 前記フレーム同期化回路が前記同期化シーケンスの所定個数のシンボルを前記復調決定ユニットから受信した後に、前記フレーム同期化回路が前記周波数補正器を停止させるようになされている、
    請求項１０に記載の受信器。
12. 請求項６に追加する場合、前記フレーム同期化回路が、前記周波数検出器を停止させるのと実質的に同時に、または前記周波数検出器を停止させた後のある時期に、前記リタイミング・ユニットを作動させるようになされており、前記同相および直角位相パルス信号が前記ビットクロック信号に遅延ロックされた後に、少なくとも部分的に前記リタイミング・ユニットを停止させるようになされている、
    請求項１１に記載の受信器。
13. ロックから離れて遅延する後続ドリフトを補正するために、最初の遅延ロックが達成された後に、前記フレーム同期化回路が前記リタイミング・ユニットを周期的に作動・停止させるようになされている、
    請求項１２に記載の受信器。
14. 後続ドリフトを補正するために、最初の周波数同期化が達成された後に、前記フレーム同期化回路が前記周波数補正器を周期的に作動・停止させるようになされている、
    請求項１０〜１３のいずれかに記載の受信器。
15. 前記局部信号発生器を制御するチャージ・ポンプおよび電荷蓄積装置を含み、前記制御信号は前記チャージ・ポンプにより前記電荷蓄積装置に送り込まれる電荷、および前記電荷蓄積装置からくみ出される電荷に呼応するようになされている、
    請求項１〜１４のいずれかに記載の受信器。
16. 局部周波数基準信号とビットクロック信号とを発生するステップと、
    同期化シーケンスを含む周波数偏移符号化変調信号を受信して、前記局部周波数基準信号を用いて前記周波数偏移符号化変調信号をダウンコンバートしてベースバンド同相および直角位相信号を提供するステップと、
    前記ベースバンド同相信号が前記ベースバンド直角位相信号をリードするときには前記ベースバンド同相および直角位相信号のエッジにそろったパルスを含む同相パルス信号を発生し、前記ベースバンド直角位相信号が前記ベースバンド同相信号をリードするときには前記ベースバンド直角位相および同相信号のエッジにそろったパルスを含む直角位相パルス信号を発生するステップと、
    前記同期化シーケンスの受信中に、前記パルス信号を目標と比較して、前記比較結果に基づいて前記局部信号発生器を制御する制御信号を発生するステップと、を含む、
    周波数偏移符号化変調信号を復調する方法。
17. 前記パルス信号の各々上の連続パルスを計数して、前記パルス信号のうちの一方の前記カウントが所定数値未満のとき、前記制御信号を用いて補正を行うステップを含む、
    請求項１６に記載の方法。
18. 前記パルス信号の各々上の連続パルスを計数して、いずれか１つのビットクロック周期の間に前記パルス信号のうちの一方の前記カウントが所定数値を超えているとき、前記制御信号を用いて補正を行うステップを含む、
    請求項１６または１７に記載の方法。
19. 所定の振幅を超える信号を検出したとき、回路の電源を入れて前記周波数補正を実行するステップと、所定個数のシンボルを検出した後に前記回路の電源を切るステップと、を含む、
    請求項１６〜１８のいずれかに記載の方法。
20. 周波数ロッキングの間、または周波数ロッキングの後に、前記ベースバンド同相および直角位相信号の遅延を前記ビットクロックにロックするステップを含む、
    請求項１９に記載の方法。

Images