CN101843065B - 自动频率校正 - Google Patents

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Abstract

一种频移键控接收机包括本地信号生成器，用于生成本地频率参考信号以及位时钟信号。接收机前端(1)用于接收所述本地频率参考信号以及包括同步序列的频移键控调制信号，并使用所述本地频率参考信号将该频移键控调制信号下变频以提供基带同相信号和基带正交信号。脉冲生成器(11)耦合到所述接收机前端(1)以接收所述同相信号和所述正交信号，并且当所述基带同相信号领先于所述基带正交信号时，生成包括与所述基带同相信号和所述基带正交信号的边沿对准的脉冲的同相脉冲信号ILEAD，而当所述基带正交信号领先于所述基带同相信号时，生成包括与所述基带正交信号和所述基带同相信号的边沿对准的脉冲的正交脉冲信号QLEAD。频率校正器(12)耦合到所述脉冲生成器(11)从而在接收所述同步序列期间接收所述同相脉冲信号和所述正交脉冲信号，将所述脉冲信号与目标值作比较，生成控制信号以便基于所述比较的结果来控制所述本地信号生成器(5)。

Description

自动频率校正
技术领域
本发明设计自动频率校正，更具体的涉及自动频率校正的方法和电路，用于将接收机的时钟与发送机的时钟同步。
背景技术
众多发送系统采用载波信号调制来传送数据。例如，基于频率调制(FM)的系统根据输入电压水平调制载波信号的频率。频移键控(FSK)为FM方案的一种特定实施，其包括在两个分立频率之间变换载波频率。
为了从FM信号中恢复数据，接收机必须能够读取发送机使用的载波频率。解调器通常将接收信号与载波频率混频从而恢复基带信号。FSK的解调器方案在例如Kaveh Shakeri、Hossein Hashemi、Ali Parsa、Ali Fotowat和Reza Rofougaran合著的“A 1 VOLT CMOS 2/4-LEVEL FSK DIGITALDEMODULATOR FOR PAGER APPLICATION”中有介绍。
如果在接收机处提供以与发送机使用的时钟相同的频率运行的时钟，则在接收机还需要某些自动频率校正(AFC)机制以便将接收机时钟锁定于发送机时钟。AFC机制通常由时钟和数据恢复回路组成，其形成锁相环(PLL)，将时钟的上升沿调整至(解调数据流的)数据位元的中间。该系统必须能够在噪声中工作，而噪声会在数据流的边沿位置引入抖动。在典型接收机架构中，AFC为位于解调器之后的分立的时钟，如图1所示。
发明内容
本发明的目的在于提供将本地接收机端时钟与发送机端时钟有效同步且在噪声中稳定的机制。通过生成I和Q脉冲信号，当I基带信号领先于Q基带信号时或当Q基带信号领先于I基带信号时，分别由基带I和Q信号的上升沿或下降沿触发脉冲，并通过利用相应脉冲信号中的失衡来生成本地时钟校正信号，从而实现上述目的和其他目的。
根据本发明的第一方面，提供一种频移键控接收机，包括：
本地信号生成器，用于生成本地频率参考信号以及位时钟信号；
接收机前端，用于接收所述本地频率参考信号以及包括同步序列的频移键控调制信号，并使用所述本地频率参考信号将该频移键控调制信号下变频从而提供基带同相信号和基带正交信号；
脉冲生成器，耦合到所述接收机前端以接收所述同相信号和所述正交信号，并且当所述基带同相信号领先于所述基带正交信号时，生成包括与所述基带同相信号和所述基带正交信号的边沿对准的脉冲的同相脉冲信号，而当所述基带正交信号领先于所述基带同相信号时，生成包括与所述基带正交信号和所述基带同相信号的边沿对准的脉冲的正交脉冲信号；以及
频率校正器，耦合到所述脉冲生成器以在接收所述同步序列期间接收所述同相脉冲信号和所述正交脉冲信号，将所述脉冲信号与目标值比较，并生成控制信号以便基于所述比较的结果来控制所述本地信号生成器。
应该明白的是，术语“频移键控”包括多种FSK方案，其中包括但不限于，二进制频移键控、最小键控以及高斯频移键控。
本发明的一个实施例提供频率校正器，该频率校正器可对各个脉冲信号上的连续脉冲进行计数且如果对所述脉冲信号之一的计数少于预定数目则使用所述控制信号进行校正。或者，或另外，频率校正器对各个脉冲信号上的连续脉冲进行计数且如果在任意一个位时钟周期期间对所述脉冲信号之一的计数超过预定数目则使用所述控制信号进行校正。
该接收器可包括解调判决单元，所述解调判决单元耦合到所述脉冲生成器来接收所述同相脉冲信号和所述正交脉冲信号，同时耦合到所述本地信号生成器来接收所述位时钟信号，并用于各个位时钟周期，如果所述同相脉冲信号的脉冲占多数则生成第一输出符号，如果所述正交脉冲信号的脉冲占多数则生成第二输出符号。重新定时单元耦合在所述脉冲生成器和所述解调判决单元之间，同时耦合到本地信号生成器来接收所述位时钟信号，该重新定时单元用于延迟所述同相脉冲信号和正交脉冲信号从而将它们与所述位时钟信号锁定。
所述重新定时单元包括多个元件，各个元件用于向所述脉冲信号插入固定延迟，各个元件选择性耦合到所述重新定时单元的相应输出端。针对所述各个元件，提供了比较器，用于将所述元件输出的信号的相位与位时钟信号进行比较。控制模块用于将具有与所述位时钟信号最接近对准的相位的所述元件的输出端耦合到所述重新定时单元的相应输出端。更具体的，所述控制模块用于为各个元件对落入特定位时钟周期内在所述同相脉冲信号和所述正交脉冲信号上的并且在预定延迟锁定周期上发生的完整脉冲序列的数量进行计数，并用于将计数最高的元件的输出端耦合到所述重新定时单元的输出端。
优选的，提供帧同步电路，该帧同步电路耦合到所述解调判决单元以接收并处理所述解调判决单元输出的符号流，并耦合到所述接收机前端或耦合到滤波和限幅电路以自此接收指示是否已收到数据突发的接收信号强度指示符，该帧同步电路用于通过开启所述频率校正器来响应已收到数据突发的指示。更优选的，该帧同步电路用于在其从所述解调判决单元接收到预订数目的所述同步序列的符号后关闭所述频率校正器。
所述帧同步电路用于在基本与关闭所述频率检测器同时或之后开启所述重新定时单元，并在所述同相脉冲信号和所述正交脉冲信号已被延迟锁定于所述位时钟信号之后至少部分关闭所述重新定时单元。
所述帧同步电路用于周期性开启重新定时单元并在实现初始延迟锁定之后将其关闭，从而校正随后的远离锁定的延迟漂移。同理，所述频率校正器可以周期性开启。优选的，所述重新定时单元和所述频率校正器从不同时开启。
根据本发明的第二方面，提供一种解调频移键控调制信号的方法，包括：
生成本地频率参考信号以及位时钟信号；
接收包括同步序列的频移键控调制信号，并使用所述本地频率参考信号将该频移键控调制信号下变频以提供基带同相信号和基带正交信号；
当所述基带同相信号领先于所述基带正交信号时，生成包括与所述基带同相信号和所述基带正交信号的边沿对准的脉冲的同相脉冲信号，而当所述基带正交信号领先于所述基带同相信号时，生成包括与所述基带正交信号和所述基带同相信号的边沿对准的脉冲的正交脉冲信号；以及
在接收所述同步序列期间，将所述脉冲信号与目标值作比较并生成控制信号以便基于所述比较的结果来控制所述本地信号生成器。
附图说明
图1以示意图示出公知的FSK解调器。
图2示出具有自动频率校正的FSK解调器。
图3示出图2所示解调器中多个节点处出现的信号；以及
图4为解调FSK调制信号的方法的流程图。
具体实施方式
图2所示为用于处理FSK信号的接收机和解调器架构。在该架构中可确定五个主要部件：接收器模块1、滤波器和限幅器模块2、解调器和自动频率校正(AFC)模块3、帧同步模块(FSB)4和频率生成模块5。
频率生成模块
此模块5包括使用片外晶体来生成16MHz信号的压控晶振(VCXO)6和接收该VCXO的输出的参考分频器7。该参考分频器进行适当的信号分频并向RF合成器8提供输入。假设载波频率为870MHz，那么RF合成器旨在提供值为870×(8/9)的中间下变频信号LO1和值为870×(1/9)的一对基带下变频信号LO2I和LO2Q。LO1I和LO2Q二者之间存在90度的相移。
参考分频器还将该VCXO生成的信号进行拆分从而提供位时钟信号。此信号的频率接近于将数据调制到该接收的载波信号上的速率，例如，假设符号调制速率为50kbps，那么位时钟具有50kHz的频率。换而言之，位时钟的周期在长度上等于一个符号。
接收机前端模块
接收机前端模块1包括从频率生成器5接收LO1并将该接收的信号下变频至中间频率的第一中频混频器9。该第一混频器的输出随后并联供给一对基带混频器10a、10b，此对基带混频器10a、10b分别从所述频率生成模块接收LO2I和LO2Q。
滤波器和限幅器模块
此模块2从接收机前端模块1接收所述混频信号。该模块2对跨越包括所述数据速率的频率范围的所述信号进行带通滤波。因此，例如，如果该数据速率为50kps，则该带通滤波器可通过正负100KHz之间的信号。信号幅度受到限制使得该滤波器和限幅器模块的输出接近于方波。所以，该滤波器和限幅器模块在其输出端提供基带同相(I)信号和基带正交(Q)信号。
滤波器和限幅器模块2还包括在输出端生成接收信号强度指示符(RSSI)信号的幅度检测器(集成入该I输出放大器阶段)。
解调器和AFC模块
此模块3从该滤波器和限幅器模块2接收基带I信号和基带Q信号。解调器和AFC模块的作用在于从I信号和Q信号中恢复原始数据(符号)流。该模块还校正本地压控晶振(VCXO)6的频率以将其与发送机的频率同步，并将解调符号流延迟锁定于本地位时钟。
FSB模块
FSB模块4从解调器和AFC模块接收经解调和相位对准的数据流。FSB模块还从VCXO接收所述位时钟。在接收机前端模块1开启短时间之后FSB模块开启，从而为该接收机进入稳定提供时间。一经开启，FSB模块即从接收机前端模块1接收所述RSSI信号。在所述RSSI指示已经接收到强度足够的信号的情况下，FSB模块4开启解调器和AFC模块3的某些部件，如下所述。FSB模块用于检测由解调器和AFC模块3提供的数据流中的预定前导码序列。在检测出该前导码情况下，所述FSB模块检测并适当处理随后的数据突发。
更详细地考虑解调器和AFC模块3以及该系统的运行，以示例的方式，假设发送机将具有48个1/0符号对的序列(即，101010......等等)作为前导码发送至数据突发。解调器和AFC模块3使用锁频回路(FLL)以在该前导码最开始的20符号内实现对VCXO 6的频率校正，且随后在FSB模块4的控制下转换至延迟锁定回路(DLL)以将ILEAD和QLEAD脉冲流的相位与位时钟的相位对准。
解调器和AFC模块3在其前端包括解调脉冲生成器11。其从滤波器和限幅器模块2接受受限的I信号和Q信号。当I信号领先于Q信号(对应于符号1的正频移)时，解调脉冲生成器11在其ILEAD输出端生成一系列脉冲(一个脉冲对应I信号和Q信号中的一个边沿)。同理，当Q信号领先于I信号(对应于符号0的负频移)时，该电路在其QLEAD输出端生成一系列脉冲(一个脉冲对应I信号和Q信号中的一个边沿)。假设该数据速率为50kbps，同时假设VCXO 6已经锁定于发送机载波频率，那么针对接收的各个信号在适当的输出端生成三个脉冲。换而言之，针对包括连续1/0符号对的前导码序列，三个脉冲将交替出现在解调脉冲生成器的ILEAD和QLEAD输出线路上。
任何本地和发送机晶体频率的失谐都将导致接收信号被下变频至稍高于或稍低于0的中心频率。在此情况下，解调脉冲生成器11将不再为数据流的各个符号1和0输出三个脉冲。特别是，如果该基带信号集中于0Hz上部，则解调脉冲生成器为1输出较多脉冲而为0输出较少脉冲，反之亦然。此原则构成了此处使用的频率校正技术的基础。
当输入至FSB的RSSI指示正在接收信号时，FSB开启频率校正单元12。FSB也开启数据重新定时模块13。但是，在初始频率锁定期间，该数据重新定时模块不根据ILEAD和QLEAD信号进行操作而仅将其从解调脉冲生成器11传递至数据解调判决模块14(解调脉冲生成器11和数据解调判决模块与接收器模块一同开启，但并非必然如此，当RSSI升高时，FSB模块可负责开启整个解调和AFC模块)。
来自解调脉冲生成器11的ILEAD和QLEAD输出供给频率校正单元12。此单元12监测ILEAD和QLEAD信号以检测出现在两个信号上的多个脉冲的失衡。其在QLEAD脉冲出现之前持续对ILEAD脉冲进行计数，以及在ILEAD脉冲出现之前持续对QLEAD脉冲进行计数。如果脉冲数量少于目标计数(此例中为三)则所述频率校正单元使用电荷泵(图中未示出)沿正确方向移动由VCXO 6生成的本地晶体频率。如果一种脉冲的数量在换到另一种脉冲之前大于或等于目标计数，则不采取操作。
图3示出图22所示解调器中多个节点处出现的示例性信号。
可在ILEAD和QLEAD信号上引起偶发尖峰的噪声可使系统瞬时以错误方式移动VCXO频率。但是，当在ILEAD和QLEAD脉冲之间作比较时，由于解调判决模块12使用择多检测(如下文所述)，所以此处描述的机制在噪声存在的情况下仍然稳定。此择多判决可容忍偶发尖峰以及ILEAD和QLEAD脉冲数量的瞬时改变。
此频率校正技术对于小的晶体误差非常有效。只要ILEAD信号上的脉冲和QLEAD信号上的脉冲之间存在至少某些变化，频率锁定即可实现。但是晶体误差较大时，有可能仅生成一种脉冲。为了解决此问题，可配置频率校正单元12搜寻位时钟周期内两种信号之中任一上的过多数量的脉冲。如果在位时钟周期内检测到多于同一种(ILEAD或QLEAD)脉冲的目标计数(此例中仍为三)，则频率校正单元12将沿合适方向泵激(pump)电荷泵。应用于电荷泵的泵激次数(“pumps”)由超过目标计数的脉冲数量确定。例如，如果在一个信号上检测到五个连续脉冲且目标计数为三，则对电荷泵进行两次泵激。因此，频率校正单元12的输出与所述误差成比例。
通常，两种频率校正技术，精细的和粗略的，可同时开启。此外，频率校正回路的增益(按照每单位误差对VCXO的调整)可设置且可在操作期间变化。因此，该回路初始以高增益工作以实现快速锁定，并且随后以低增益工作以减少锁定点的误差。
如上所述，解调判决单元14在频率锁定期间接收ILEAD和QLEAD信号。该解调判决单元测试ILEAD和QLEAD脉冲，在各个位时钟周期期间将ILEAD线路中的脉冲数量与QLEAD线路中的脉冲数量进行比较，并且判决发送的数据符号为1或0(基于简单多数)。解调判决单元14的输出因此成为该数据信号的代表。在频率校正单元和数据重新定时单元开启后，FSB模块4监测解调判决单元14的输出。FSB模块4额定地设置为使用1010前导码的最初十个符号来实现频率锁定。但是显然，用于频率校正的实际符号数量可设置。无论设置何值，检测到该数目的符号后，FSB模块使用FC启用线路和DR启用线路来禁用频率校正单元12并启用数据重新定时单元13。ILEAD和QLEAD信号随后由VCXO 6使用收到的前导码的剩余位元来将之延迟锁定于位时钟的输出。更具体的，平均而言，每个三脉冲序列都对准于位时钟的上升沿附近，即，各个位时钟周期的中心附近。应该明白的是，数据重新定时模块13不是传统的闭环延迟锁定回路(DLL)，而是向系统提供更快锁定时间的开环DLL。
针对各个ILEAD信号和QLEAD信号，数据重新定时单元13使用具有可设置分辨率的两个符号长(40μs)的延迟线路。该延迟线路由一个接一个地串联供给ILEAD/QLEAD脉冲的元件组成。延迟锁定在可设置的周期(例如，10个位时钟周期)上进行。对于每个元件，在锁定周期上对位时钟周期的数目进行计数，其中ILEAD和QLEAD流针对位时钟周期正确对准。当特定位时钟周期期间脉冲仅在所述流之一中出现时，则视为正确对准实现。延迟锁定周期结束时，将具有最正确对准符号的元件选为所需锁定点，且将该元件的输出用于向解调判决模块14提供重新定时过的ILEAD和QLEAD脉冲流。
延迟锁定必须迅速完成，例如，在10个数据位时钟周期内。因此，FSB使数据重新定时单元13进行延迟锁定后的短时间内，其可关闭数据重新定时单元的相关部件(即，在位时钟比较中所涉及的部件)。FSB可随后搜寻来自解调判决单元14的数据流中的前导码的末端，并开始接收和处理数据。
FSB模块可保持数据重新定时模块整体开启，并周期性更新延迟锁定。例如，此举可每十个位时钟周期进行一次。但是，由于仅允许锁定点沿两方向中任一移动最多半个位时钟周期，因此该模块不会越过或错过符号。同理，可周期性开启频率校正单元来补偿频率漂移。周期性延迟和频率校正使较长的数据突发能被稳定接收。
本领域技术人员应该明白的是，在不脱离本发明范围的情况下可对上述实施例进行多种改进。例如，虽然上述讨论基于载波信号的频率基于分立的正负值变换常规FSK调制方案，但是本发明也可对包括高斯FSK方案的其他FSK方案同样适用。

Claims (20)

1.一种频移键控接收机，包括：
本地信号生成器，用于生成本地频率参考信号以及位时钟信号；
接收机前端，用于：接收所述本地频率参考信号以及包括同步序列的频移键控调制信号；使用所述本地频率参考信号将该频移键控调制信号下变频以提供基带同相信号和基带正交信号；
脉冲生成器，其耦合到所述接收机前端，用于：接收所述基带同相信号和所述基带正交信号；当所述基带同相信号领先于所述基带正交信号时生成包括与所述基带同相信号和所述基带正交信号的边沿对准的脉冲的同相脉冲信号；当所述基带正交信号领先于所述基带同相信号时生成包括与所述基带正交信号和所述基带同相信号的边沿对准的脉冲的正交脉冲信号；
频率校正器，耦合到所述脉冲生成器，用于：在接收所述同步序列期间接收所述同相脉冲信号和所述正交脉冲信号；将所述同相脉冲信号和所述正交脉冲信号与目标值作比较；生成控制信号以便基于所述比较的结果来控制所述本地信号生成器。
2.如权利要求1所述的接收机，其中所述频率校正器对所述同相脉冲信号和所述正交脉冲信号中的每个上的连续脉冲进行计数，并且当对所述同相脉冲信号和所述正交脉冲信号之一的计数少于预定数目时使用所述控制信号进行校正。
3.如权利要求1所述的接收机，其中所述频率校正器对所述同相脉冲信号和所述正交脉冲信号中的每个上的连续脉冲进行计数，并且当在任意一个位时钟周期期间对所述同相脉冲信号和所述正交脉冲信号之一的计数超过预定数目时使用所述控制信号进行校正。
4.如权利要求1所述的接收机，包括：在所述接收机前端和所述脉冲生成器之间的滤波和限幅电路。
5.如权利要求1所述的接收机，包括：
解调判决单元，其耦合到所述脉冲生成器来接收所述同相脉冲信号和所述正交脉冲信号，且耦合到所述本地信号生成器来接收所述位时钟信号，并且其用于：在各个位时钟周期内，当所述同相脉冲信号的脉冲占多数则生成第一输出符号，当所述正交脉冲信号的脉冲占多数则生成第二输出符号。
6.如权利要求5所述的接收机，包括：
重新定时单元，其耦合在所述脉冲生成器和所述解调判决单元之间，且其耦合到本地信号生成器来接收所述位时钟信号，该重新定时单元用于延迟所述同相脉冲信号和所述正交脉冲信号以便将它们锁定于所述位时钟信号。
7.如权利要求6所述的接收机，其中所述重新定时单元包括：
多个元件，所述多个元件中的各个元件都配置为向所述同相脉冲信号和所述正交脉冲信号插入固定延迟，各个元件都选择性地耦合到所述重新定时单元的相应输出端。
8.如权利要求7所述的接收机，针对所述各个元件，包括：
比较器，用于将所述元件输出的信号的相位与所述位时钟信号进行比较；
控制模块，用于将具有与所述位时钟信号最接近对准的相位的元件的输出端耦合到所述重新定时单元的相应输出端。
9.如权利要求8所述的接收机，其中所述控制模块，用于：针对各个元件，对落入到所述同相脉冲信号和所述正交脉冲信号两者上的特定位时钟周期内且发生在预定延迟锁定周期上的完整脉冲序列的数目进行计数；
将计数值最高的元件的输出端耦合到所述重新定时单元的输出端。
10.如权利要求5所述的接收机，包括：
帧同步电路，其耦合到所述解调判决单元以接收并处理所述解调判决单元输出的符号流，并耦合到所述接收机前端或耦合到滤波和限幅电路以从中接收用于指示是否已收到数据突发的接收信号强度指示符，该帧同步电路用于通过开启所述频率校正器来响应关于已收到数据突发的指示。
11.如权利要求10所述的接收机，该帧同步电路用于在其从所述解调判决单元接收到所述同步序列中预定数目的符号后关闭所述频率校正器。
12.如权利要求6所述的接收机，还包括
帧同步电路，其耦合到所述解调判决单元以接收并处理所述解调判决单元输出的符号流，并耦合到所述接收机前端或耦合到滤波和限幅电路以从中接收用于指示是否已收到数据突发的接收信号强度指示符，
该帧同步电路用于通过开启所述频率校正器来响应关于已收到数据突发的指示，
该帧同步电路用于在其从所述解调判决单元接收到所述同步序列中预定数目的符号后关闭所述频率校正器，
所述帧同步电路用于在与关闭所述频率检测器基本上同时或在其之后某时间开启所述重新定时单元，以及在所述同相脉冲信号和所述正交脉冲信号已被延迟锁定于所述位时钟信号之后至少部分地关闭所述重新定时单元。
13.如权利要求12所述的接收机，所述帧同步电路配置为：周期性开启重新定时单元并在实现初始延迟锁定之后将其关闭，以便校正随后的离开锁定的延迟漂移。
14.如权利要求10所述的接收机，所述帧同步电路配置为：周期性开启重新定时单元并在实现初始频率同步之后将其关闭，以便校正随后的漂移。
15.如权利要求1所述的接收机，包括：
电荷泵和电荷存储设备，用于控制所述本地信号生成器，所述控制信号被配置为对所述电荷泵将电荷泵入和泵出所述电荷存储设备进行响应。
16.一种解调频移键控调制信号的方法，包括：
生成本地频率参考信号以及位时钟信号；
接收包括同步序列的频移键控调制信号，并使用所述本地频率参考信号将该频移键控调制信号下变频以提供基带同相信号和基带正交信号；
当所述基带同相信号领先于所述基带正交信号时生成包括与所述基带同相信号和所述基带正交信号的边沿对准的脉冲的同相脉冲信号，以及当所述基带正交信号领先于所述基带同相信号时生成包括与所述基带正交信号和所述基带同相信号的边沿对准的脉冲的正交脉冲信号；
在接收所述同步序列期间，将所述同相脉冲信号和所述正交脉冲信号与目标值作比较，并生成控制信号以便基于所述比较的结果来控制生成本地频率参考信号以及位时钟信号。
17.如权利要求16所述的方法，包括：对所述同相脉冲信号和所述正交脉冲信号中的每个上的连续脉冲进行计数，并且当所述同相脉冲信号和所述正交脉冲信号之一的计数少于预定数目时使用所述控制信号进行校正。
18.如权利要求16所述的方法，包括：对所述同相脉冲信号和所述正交脉冲信号中的每个上的连续脉冲进行计数，并且当在任意一个位时钟周期期间对所述同相脉冲信号和所述正交脉冲信号之一的计数超过预定数目时使用所述控制信号进行校正。
19.如权利要求16所述的方法，包括：开启电路以在检测到信号超过预定幅度后进行所述频率校正，并且在检测到预定数量符号后关闭该电路。
20.如权利要求19所述的方法，包括：在频率锁定期间或之后，将所述基带同相信号和所述基带正交信号的延迟锁定于所述位时钟。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013150852A1 (ja) 2012-04-04 2013-10-10 三菱電機株式会社 デジタルデータ配信装置及び方法、及びデジタルデータ再生装置及び方法、同期再生システム、プログラム、並びに記録媒体
WO2014129978A1 (en) * 2013-02-22 2014-08-28 Agency For Science, Technology And Research Digital auto frequency control for a general purpose if subsystem with multi-modulation schemes
GB2512935A (en) * 2013-04-12 2014-10-15 Nordic Semiconductor Asa Digital Radio Transmissions
CN107968757B (zh) * 2016-10-20 2020-12-18 国民技术股份有限公司 一种频移键控调制信号的解调方法及系统
EP3544194B1 (en) * 2018-03-20 2020-11-25 JVC KENWOOD Corporation Receiver, reception method for receiving fsk signals
US11368277B1 (en) * 2021-04-21 2022-06-21 Apple Inc. Accurate sign change for radio frequency transmitters

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553083B1 (en) * 1998-02-27 2003-04-22 Kokusai Electric Co., Ltd. Frequency control and orthogonal detection circuit and FSK receiver
CN1674570A (zh) * 2005-04-30 2005-09-28 北京航空航天大学 短程无线网络数据发送方法
EP1631030A1 (en) * 2004-08-27 2006-03-01 Integration Associates Inc. Apparatus and method for automatic frequency correction for an FSK receiver system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0260263A (ja) * 1988-08-25 1990-02-28 Fujitsu Ltd 無線機に用いる局部発振器の周波数安定化回路
CA2014916C (en) * 1989-04-20 1994-11-08 Yoichiro Minami Direct conversion receiver with dithering local carrier frequency for detecting transmitted carrier frequency
US5528633A (en) * 1992-03-13 1996-06-18 Comstream Corporation Tuner with quadrature downconverter for pulse amplitude modulated data applications
US5633898A (en) 1993-12-22 1997-05-27 Matsushita Electric Industrial Co., Ltd. Automatic frequency control apparatus for FSK receiver and FSK receiver including the same
GB2287144B (en) * 1994-02-23 1998-11-18 Motorola Israel Ltd A radio device and a single-frequency radio transponder
JPH08237313A (ja) * 1995-02-24 1996-09-13 Oki Electric Ind Co Ltd 多値ｆｓｋ復調回路
JP3237827B2 (ja) * 1998-04-22 2001-12-10 日本電気株式会社 無線データ通信端末
US7397300B2 (en) * 2003-09-09 2008-07-08 Analog Devices, Inc. FSK demodulator system and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553083B1 (en) * 1998-02-27 2003-04-22 Kokusai Electric Co., Ltd. Frequency control and orthogonal detection circuit and FSK receiver
EP1631030A1 (en) * 2004-08-27 2006-03-01 Integration Associates Inc. Apparatus and method for automatic frequency correction for an FSK receiver system
CN1674570A (zh) * 2005-04-30 2005-09-28 北京航空航天大学 短程无线网络数据发送方法

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