JP2011233775A - Semiconductor package and semiconductor light-emitting apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor package and a light semiconductor apparatus, which can make the thickness of solder at a junction of a semiconductor package and a mounting board larger than conventional one, and can increase the thermal stress resistance of solder.SOLUTION: A semiconductor package is formed by stacking a plurality of ceramic layers one another. The semiconductor package includes a device-built layer with a light-emitting device built therein, and a solder spacer layer provided below the device-built layer. The solder spacer layer has, in a bottom plane thereof, two external terminals, and two concave portions reentrant toward the device-built layer and located on two opposing sides of the light-emitting device. Side walls and bottom faces of the two concave portions are electrically connected with the external terminals, and covered with a metal film having a solder wettability. The two external terminals are electrically connected with the light-emitting device through the metal film, and insulated from each other by an insulating region provided between the two concave portions.

Description

本発明は、半導体発光素子を含む半導体パッケージおよびこれを実装基板に実装することにより構成される半導体発光装置に関する。   The present invention relates to a semiconductor package including a semiconductor light emitting element and a semiconductor light emitting device configured by mounting the semiconductor package on a mounting substrate.

ＬＥＤ（発光ダイオード）等のパッケージとしてＬＴＣＣ（Low Temperature Co-fired Ceramics：低温同時焼成セラミックス）やＨＴＣＣ（High Temperature Co-fired Ceramics：高温同時焼成セラミックス）を用いた積層セラミックパッケージが知られている。図１に従来の積層セラミックパッケージ１００の構成を示す。積層セラッミクパッケージ１００は、基台１０１、基台１０１上に搭載されたＬＥＤチップ１０２、基台１０１表面に形成された電極パッドとＬＥＤチップ１０２とを電気的に接続するボンディングワイヤ１０３、基台１０１上においてＬＥＤチップ１０２を囲むように設けられたリフレクタ１０４、リフレクタ１０４の内側に充填された樹脂１０５により構成される。基台１０１の裏面には、ＬＥＤチップ１０２のｎ電極およびｐ電極と電気的に接続された外部端子１０６ａおよび１０６ｂが形成されている。積層セラミックパッケージ１００は、はんだ１１０により実装基板２００上に実装される。   Multilayer ceramic packages using LTCC (Low Temperature Co-fired Ceramics) or HTCC (High Temperature Co-fired Ceramics) are known as packages for LEDs (light emitting diodes) and the like. FIG. 1 shows a configuration of a conventional multilayer ceramic package 100. The laminated ceramic package 100 includes a base 101, an LED chip 102 mounted on the base 101, a bonding wire 103 that electrically connects the electrode pad formed on the surface of the base 101 and the LED chip 102, and the base 101. The reflector 104 is provided so as to surround the LED chip 102 above, and the resin 105 is filled inside the reflector 104. External terminals 106 a and 106 b that are electrically connected to the n-electrode and the p-electrode of the LED chip 102 are formed on the back surface of the base 101. The multilayer ceramic package 100 is mounted on the mounting substrate 200 with solder 110.

特開２００９−１３５５３６号公報JP 2009-135536 A 特開２０１０−２１５０７号公報JP 2010-21507 A

図１において、実装基板２００が例えばＡｌからなる場合、その線膨張係数は２３．６×１０−６／℃である。これに対して、基台１０を構成するセラミックス（例えばＡｌ２Ｏ３）の線膨張係数は、約８×１０−６／℃であり、実装基板２００の線膨張係数との差が大きい。実装基板２００上に積層セラミックパッケージ１００を実装した状態において環境温度の変化等に起因する熱衝撃が加わると、基台１０１と実装基板２００との間に介在するはんだ１１０が熱応力を受ける。特に車載用途の半導体発光装置においては、温度差および温度勾配の大きい熱衝撃が繰り返し加わることが想定され、はんだの熱応力耐性が問題となる。はんだの応力耐性を向上させる方法としてはんだ厚を厚くすることが有効である。しかしながら、図１に示すパッケージ構成では、はんだ厚を厚くすると外部端子１０６ａと１０６ｂとの間ではんだブリッジが生じやすくなる。また、はんだリフロー時にはんだが側方に流れるためはんだ厚の確保が困難である。 In FIG. 1, when the mounting substrate 200 is made of Al, for example, the linear expansion coefficient is 23.6 × 10 −6 / ° C. On the other hand, the linear expansion coefficient of ceramics (for example, Al 2 O 3 ) constituting the base 10 is about 8 × 10 −6 / ° C., and the difference from the linear expansion coefficient of the mounting substrate 200 is large. When a thermal shock caused by a change in environmental temperature or the like is applied in a state in which the multilayer ceramic package 100 is mounted on the mounting substrate 200, the solder 110 interposed between the base 101 and the mounting substrate 200 receives thermal stress. In particular, in a semiconductor light emitting device for in-vehicle use, it is assumed that a thermal shock having a large temperature difference and a large temperature gradient is repeatedly applied, and the thermal stress resistance of the solder becomes a problem. It is effective to increase the solder thickness as a method for improving the stress resistance of the solder. However, in the package configuration shown in FIG. 1, when the solder thickness is increased, a solder bridge is likely to occur between the external terminals 106a and 106b. Moreover, it is difficult to ensure the solder thickness because the solder flows to the side during solder reflow.

本発明は、上記した点に鑑みてなされたものであり、半導体パッケージと実装基板との接合部におけるはんだ厚を従来よりも厚くすることができ、はんだの熱応力耐性の向上を図ることができる半導体パッケージおよび光半導体装置を提供することを目的とする。   The present invention has been made in view of the above points, and can increase the solder thickness at the joint portion between the semiconductor package and the mounting substrate as compared with the conventional case, and can improve the thermal stress resistance of the solder. An object is to provide a semiconductor package and an optical semiconductor device.

本発明の半導体パッケージは、複数のセラミック層を積層してなる半導体パッケージであって、前記半導体パッケージは、発光素子を搭載した素子搭載層と、前記素子搭載層の下方に設けられたはんだスペーサ層と、を含み、前記はんだスペーサ層は、底面において、２つの外部端子と、前記発光素子を挟む両側に前記素子搭載層に向けて凹んだ２つの凹部と、を有し、前記２つの凹部の各々の側壁および底面は、前記外部端子と電気的に接続され且つはんだ濡れ性を有する金属膜で覆われており、前記２つの外部端子は、前記金属膜を介して前記発光素子と電気的に接続され且つ前記２つの凹部の間に設けられた絶縁領域によって互いに絶縁されていることを特徴としている。   The semiconductor package of the present invention is a semiconductor package formed by laminating a plurality of ceramic layers, and the semiconductor package includes an element mounting layer on which a light emitting element is mounted, and a solder spacer layer provided below the element mounting layer. The solder spacer layer has two external terminals on the bottom surface and two concave portions recessed toward the element mounting layer on both sides of the light emitting element, Each side wall and bottom surface is covered with a metal film electrically connected to the external terminal and having solder wettability, and the two external terminals are electrically connected to the light emitting element through the metal film. It is connected and insulated from each other by an insulating region provided between the two recesses.

また、本発明の半導体発光装置は、上記半導体パッケージが実装基板に実装されて構成される半導体発光装置であって、前記半導体パッケージは、前記２つの凹部にはんだが導入・充填されて前記実装基板上に接合され、前記はんだは、前記２つ凹部の深さに応じたはんだ厚を有していることを特徴としている。   The semiconductor light emitting device of the present invention is a semiconductor light emitting device configured by mounting the semiconductor package on a mounting substrate, and the semiconductor package has the mounting substrate in which solder is introduced and filled in the two recesses. The solder is bonded to the top, and the solder has a solder thickness corresponding to the depth of the two recesses.

本発明に係る半導体パッケージおよび半導体装置によれば、はんだスペーサ層により形成される凹部内においてはんだ導入・充填領域が形成される。半導体パッケージを実装基基板に実装する際に用いられるはんだは、凹部内に充填され、はんだスペーサ層の厚さに応じたはんだ厚を有することとなる。故に、環境温度の変動等に起因する熱応力に耐え得る十分なはんだ厚を確保することが可能となる。   According to the semiconductor package and the semiconductor device of the present invention, the solder introduction / filling region is formed in the recess formed by the solder spacer layer. The solder used when the semiconductor package is mounted on the mounting base substrate is filled in the recess and has a solder thickness corresponding to the thickness of the solder spacer layer. Therefore, it is possible to ensure a sufficient solder thickness that can withstand thermal stress caused by fluctuations in environmental temperature.

従来の半導体パッケージの構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor package. 本発明の実施例に係る半導体パッケージの構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor package which concerns on the Example of this invention. 図３（ａ）は本発明の実施例に係る素子搭載層の素子搭載面側の構成を示す図、図３（ｂ）は、素子搭載面とは反対側の面の構成を示す図である。FIG. 3A is a diagram showing the configuration of the element mounting layer of the element mounting layer according to the embodiment of the present invention, and FIG. 3B is a diagram showing the configuration of the surface opposite to the element mounting surface. . 本発明の実施例に係る半導体パッケージの底面図である。It is a bottom view of the semiconductor package which concerns on the Example of this invention. 実装基板に実装された本発明の実施例に係る半導体発光装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor light-emitting device based on the Example of this invention mounted in the mounting board | substrate. 本発明の実施例に係るはんだスペーサ層の材料であるセラミックグリーンシートの構成を示す平面図である。It is a top view which shows the structure of the ceramic green sheet which is the material of the solder spacer layer based on the Example of this invention. 本発明の実施例に係る素子搭載層の材料であるセラミックグリーンシートの構成を示す平面図である。It is a top view which shows the structure of the ceramic green sheet which is the material of the element mounting layer based on the Example of this invention. 本発明の実施例に係るリフレクタ層の材料であるセラミックグリーンシートの構成を示す平面図である。It is a top view which shows the structure of the ceramic green sheet which is the material of the reflector layer which concerns on the Example of this invention. 本発明の他の実施例に係る半導体パッケージの構成を示す底面図である。It is a bottom view which shows the structure of the semiconductor package which concerns on the other Example of this invention. 本発明の他の実施例に係る素子搭載層の素子搭載面とは反対側の面の構成を示す図である。It is a figure which shows the structure of the surface on the opposite side to the element mounting surface of the element mounting layer which concerns on the other Example of this invention. 本発明の他の実施例に係る半導体パッケージの構成を示す底面図である。It is a bottom view which shows the structure of the semiconductor package which concerns on the other Example of this invention.

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings shown below, substantially the same or equivalent components and parts are denoted by the same reference numerals.

図２は、本発明の実施例１に係る半導体パッケージ１の構成を示す断面図、図３（ａ）は、半導体パッケージ１を構成する素子搭載層２０の素子搭載面側の構成を示す図、図３（ｂ）は、素子搭載層２０の素子搭載面とは反対側の構成を示す図、図４は、半導体パッケージ１を構成するはんだスペーサ層１０の構成を示す図であり、半導体パッケージ１を実装面側から眺めた底面図と一致する。   2 is a cross-sectional view showing the configuration of the semiconductor package 1 according to the first embodiment of the present invention, FIG. 3A is a diagram showing the configuration of the element mounting layer 20 of the element mounting layer 20 constituting the semiconductor package 1, FIG. 3B is a diagram illustrating a configuration of the element mounting layer 20 on the side opposite to the element mounting surface, and FIG. 4 is a diagram illustrating a configuration of the solder spacer layer 10 included in the semiconductor package 1. Is the same as the bottom view when viewed from the mounting surface side.

半導体パッケージ１は、面実装タイプの半導体パッケージであり、はんだスペーサ層１０、素子搭載層２０、リフレクタ層３０からなる積層構造を有している。これらの各層は、例えばアルミナ・セラミックスにガラス成分を混ぜることで焼成温度を９００℃程度としたＬＴＣＣ（低温同時焼成セラミックス）からなり、拘束焼結されて一体的な形態をなしている。   The semiconductor package 1 is a surface-mounting type semiconductor package and has a laminated structure including a solder spacer layer 10, an element mounting layer 20, and a reflector layer 30. Each of these layers is made of LTCC (low temperature co-fired ceramics) with a firing temperature of about 900 ° C. by mixing a glass component with alumina ceramics, for example, and is constrained and sintered to form an integral form.

図３（ａ）に示すように、素子搭載層２０の素子搭載面には、ダイパッド２１およびボンディングパッド２２が形成されている。ダイパッド２１およびボンディングパッド２２は、例えばスクリーン印刷された導体パターン上にＮｉめっきおよびＡｕめっきを施すことにより形成される。ＬＥＤチップ５０は、ｎ型半導体層、発光層、ｐ型半導体層を含んでおり、例えばチップ裏面がｎ電極となっている。ＬＥＤチップ５０のｎ電極は、ＡｕＳｎやＡｇペースト等のダイアタッチ材を用いてダイパッド２１に接合される。ＬＥＤチップ５０の表面にはｐ電極が形成されており、ｐ電極はボンディングワイヤ５２を介してボンディングパッド２２に接続されている。素子搭載層２０は、ダイパッド２１およびボンディングパッド２２の形成領域内においてそれぞれビア２３ａ、２３ｂが設けられている。図３（ｂ）に示すように、素子搭載層２０の素子搭載面とは反対側の面には、ビア２３ａ、２３ｂを介してダイパッド２１およびボンディングパッド２２と電気的に接続された電極２６ａおよび２６ｂが形成されている。電極２６ａおよび２６ｂは、はんだスペーサ層１０により形成される凹部１３ａ、１３ｂの底面に配置される。電極２６ａおよび２６ｂは、例えばスクリーン印刷された導体パターン上にＮｉめっきおよびＡｕめっきを施すことにより形成される。   As shown in FIG. 3A, a die pad 21 and a bonding pad 22 are formed on the element mounting surface of the element mounting layer 20. The die pad 21 and the bonding pad 22 are formed, for example, by applying Ni plating and Au plating on a screen printed conductor pattern. The LED chip 50 includes an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer. For example, the back surface of the chip is an n-electrode. The n electrode of the LED chip 50 is bonded to the die pad 21 using a die attach material such as AuSn or Ag paste. A p-electrode is formed on the surface of the LED chip 50, and the p-electrode is connected to the bonding pad 22 via a bonding wire 52. The element mounting layer 20 is provided with vias 23 a and 23 b in the formation region of the die pad 21 and the bonding pad 22, respectively. As shown in FIG. 3B, an electrode 26a electrically connected to the die pad 21 and the bonding pad 22 via the vias 23a and 23b is provided on the surface of the element mounting layer 20 opposite to the element mounting surface. 26b is formed. The electrodes 26 a and 26 b are disposed on the bottom surfaces of the recesses 13 a and 13 b formed by the solder spacer layer 10. The electrodes 26a and 26b are formed, for example, by applying Ni plating and Au plating on a screen-printed conductor pattern.

素子搭載層２０の素子搭載面上には、リフレクタ層３０が設けられている。リフレクタ層３０は、ＬＥＤチップ５０の周囲を囲む矩形環状をなしており、半導体パッケージ１の外縁に沿うように設けられている。リフレクタ層３０の内壁面は、セラミックスの基材が露出しており、光反射性を有している。尚、リフレクタ層３０の内壁面は、光反射性を有する金属膜で覆われていてもよい。リフレクタ層３０の内側の空間には、シリコーン樹脂等の光透過性を有する封止樹脂４０が充填されている。ＬＥＤチップ５０、ボンディングワイヤ５２は、機密性が保たれた状態で封止樹脂４０内に埋め込まれ、塵埃、水分および振動等から保護される。尚、封止樹脂４０に、適宜蛍光体を添加することとしてもよい。   A reflector layer 30 is provided on the element mounting surface of the element mounting layer 20. The reflector layer 30 has a rectangular ring shape surrounding the LED chip 50 and is provided along the outer edge of the semiconductor package 1. A ceramic base material is exposed on the inner wall surface of the reflector layer 30 and has light reflectivity. Note that the inner wall surface of the reflector layer 30 may be covered with a metal film having light reflectivity. A space inside the reflector layer 30 is filled with a sealing resin 40 having a light transmission property such as a silicone resin. The LED chip 50 and the bonding wire 52 are embedded in the sealing resin 40 in a state where confidentiality is maintained, and are protected from dust, moisture, vibration, and the like. A phosphor may be added to the sealing resin 40 as appropriate.

はんだスペーサ層１０は、素子搭載層２０の素子搭載面とは反対側の面、すなわち、半導体パッケージ１を実装基板に実装する際の実装面側に設けられる。はんだスペーサ層１０の底面は、半導体パッケージ１を実装基板上に接合する際の接合面となっている。はんだスペーサ層１０の底面に形成された外部端子１１ａ、１１ｂは、実装基板との電気的および機械的接続部をなしている。外部端子１１ａ、１１ｂは、例えばスクリーン印刷された導体パターン上にＮｉめっきおよびＡｕめっきを施すことにより形成される。はんだスペーサ層１０は、底面において矩形状の開口を有する２つの凹部１３ａ、１３ｂを有している。凹部１３ａ、１３ｂの深さは、はんだスペーサ層１０の厚さに一致しており、底部において、素子搭載層２０に形成された電極２６ａ、２６ｂが露出している。   The solder spacer layer 10 is provided on the surface of the element mounting layer 20 opposite to the element mounting surface, that is, on the mounting surface side when the semiconductor package 1 is mounted on the mounting substrate. The bottom surface of the solder spacer layer 10 is a bonding surface when the semiconductor package 1 is bonded onto the mounting substrate. The external terminals 11a and 11b formed on the bottom surface of the solder spacer layer 10 form an electrical and mechanical connection with the mounting board. The external terminals 11a and 11b are formed, for example, by performing Ni plating and Au plating on a screen printed conductor pattern. The solder spacer layer 10 has two concave portions 13a and 13b having rectangular openings on the bottom surface. The depths of the recesses 13a and 13b coincide with the thickness of the solder spacer layer 10, and the electrodes 26a and 26b formed on the element mounting layer 20 are exposed at the bottom.

凹部１３ａ、１３ｂの内側の側壁は、例えばＮｉめっき膜とＡｕめっき膜の積層膜からなる導電膜１４ａ、１４ｂで覆われており、外部端子１１ａ、１１ｂと素子搭載層２０に形成された電極２６ａ、２６ｂは、電気的に接続されている。すなわち、外部端子１１ａは、凹部１３ａの側壁に形成された導電膜１４ａ、凹部１３ａの底面に形成された電極２６ａ、ビア２３ａ、ダイパッド２１を介してＬＥＤチップ５０のｎ電極に電気的に接続されている。同様に、外部端子１１ｂは、導電膜１４ｂ、電極２６ｂ、ビア２３ｂ、ボンディングパッド２２、ボンディングワイヤ５２を介してＬＥＤチップ５０のｐ電極に電気的に接続されている。はんだスペーサ層１０により形成される凹部１３ａ、１３ｂ内の側壁および底面は、最表面が例えばＡｕめっき膜で覆われており、はんだ濡れ性が確保されている。はんだスペーサ層１０は、凹部１３ａ、１３ｂの間において、導電膜が形成されておらず、基材であるセラミックスが露出した絶縁領域１５が設けられており、外部端子１１ａと外部端子１１ｂは絶縁されている。また、はんだスペーサ層１０には、外部端子１１ａ、１１ｂの各終端部である２つの辺上に、半円状の切り欠き部１６ａ、１６ｂが設けられている。切り欠き部１６ａ、１６ｂの側端面は、ＮｉめっきおよびＡｕめっき膜等の導電膜で覆われており、はんだ濡れ性が確保されている。尚、素子搭載層２０にも同様の切り欠き部を設けることとしてもよい。   The inner side walls of the recesses 13a and 13b are covered with conductive films 14a and 14b made of, for example, a laminated film of a Ni plating film and an Au plating film, and electrodes 26a formed on the external terminals 11a and 11b and the element mounting layer 20 , 26b are electrically connected. That is, the external terminal 11a is electrically connected to the n electrode of the LED chip 50 through the conductive film 14a formed on the side wall of the recess 13a, the electrode 26a formed on the bottom surface of the recess 13a, the via 23a, and the die pad 21. ing. Similarly, the external terminal 11b is electrically connected to the p-electrode of the LED chip 50 through the conductive film 14b, the electrode 26b, the via 23b, the bonding pad 22, and the bonding wire 52. The sidewalls and bottom surfaces in the recesses 13a and 13b formed by the solder spacer layer 10 are covered with, for example, an Au plating film to ensure solder wettability. The solder spacer layer 10 is not formed with a conductive film between the recesses 13a and 13b, and is provided with an insulating region 15 where the ceramic as a base material is exposed, and the external terminal 11a and the external terminal 11b are insulated. ing. Further, the solder spacer layer 10 is provided with semicircular cutout portions 16a and 16b on the two sides which are the end portions of the external terminals 11a and 11b. The side end surfaces of the notches 16a and 16b are covered with a conductive film such as Ni plating or Au plating film, and solder wettability is ensured. The element mounting layer 20 may be provided with a similar notch.

図５に実装基板２００に半導体パッケージ１を実装することにより構成される半導体発光装置の断面図を示す。半導体パッケージ１を実装基板２００上に接合する際に用いられるはんだ２１０ａ、２１０ｂは、外部端子１１ａ、１１ｂの下方および凹部１３ａ、１３ｂ内に導入・充填される。これにより、半導体パッケージ１と実装基板２００との間に介在するはんだ２１０ａ、２１０ｂは、はんだスペーサ層１０の厚みに応じたはんだ厚を有することになる。すなわち、はんだスペーサ層１０の高さを適宜調整することにより高い熱応力耐性を確保するのに十分なはんだ厚で半導体パッケージ１を実装することが可能となる。特に、はんだスペーサ層１０の厚み設定により、はんだ厚を半導体パッケージ１の外形サイズの１５％以上（例えば半導体パッケージ１が一辺１ｍｍの正方形である場合、はんだ厚は１５０μｍ）とすることにより、はんだの熱応力耐性は十分なものとなる。このように、半導体パッケージ１は、はんだスペーサ層１０により形成される凹部１３ａ、１３ｂ内において、はんだ溜りともいうべきはんだ導入・充填領域を有しており、環境温度の変動等に起因する熱応力に耐え得る十分なはんだ厚を確保することができるようになっている。また、凹部１３ａ、１３ｂの間において、はんだスペーサ層１０の基材であるセラミックスが露出した絶縁領域１５が形成されており、外部端子１１ａ側（ｎ電極側）のはんだ２１０ａと外部端子１１ｂ側（ｐ電極側）のはんだ２１０ｂが融合するはんだブリッジを防止する。また、図５に示すように、はんだスペーサ層１０の側面に形成された切り欠き部１６ａ、１６ｂの内側にもはんだが導入され、実装時に良好な形状のはんだフィレットが形成される。   FIG. 5 shows a cross-sectional view of a semiconductor light emitting device configured by mounting the semiconductor package 1 on the mounting substrate 200. Solders 210a and 210b used when bonding the semiconductor package 1 onto the mounting substrate 200 are introduced and filled below the external terminals 11a and 11b and into the recesses 13a and 13b. Accordingly, the solders 210 a and 210 b interposed between the semiconductor package 1 and the mounting substrate 200 have a solder thickness corresponding to the thickness of the solder spacer layer 10. That is, by appropriately adjusting the height of the solder spacer layer 10, the semiconductor package 1 can be mounted with a solder thickness sufficient to ensure high thermal stress resistance. In particular, by setting the thickness of the solder spacer layer 10, the solder thickness is set to 15% or more of the outer size of the semiconductor package 1 (for example, when the semiconductor package 1 is a square with a side of 1 mm, the solder thickness is 150 μm). The heat stress resistance is sufficient. As described above, the semiconductor package 1 has a solder introduction / filling region that should be called a solder pool in the recesses 13a and 13b formed by the solder spacer layer 10, and thermal stress caused by fluctuations in environmental temperature or the like. It is possible to secure a sufficient solder thickness that can withstand the above. In addition, an insulating region 15 is formed between the recesses 13a and 13b where the ceramic that is the base material of the solder spacer layer 10 is exposed. The solder 210a on the external terminal 11a side (n electrode side) and the external terminal 11b side ( This prevents solder bridging where the solder 210b on the p-electrode side is fused. Further, as shown in FIG. 5, solder is also introduced inside the notches 16a and 16b formed on the side surfaces of the solder spacer layer 10, and a solder fillet having a good shape is formed at the time of mounting.

凹部１３ａ、１３ｂ内に充填されたはんだ２１０ａ、２１０ｂは、ＬＥＤチップ５０から発せられた熱を実装基板２００に放熱する伝熱部としても機能する。はんだ２１０ａ、２１０ｂが伝熱部として有効に機能するためには、凹部１３ａ、１３ｂとＬＥＤチップ５０の相対位置が重要となる。図５において、ＬＥＤチップ５０から発せられた熱の拡散範囲を破線で示す。ＬＥＤチップ５０から発せられた熱は、実装基板２００に向けて概ね斜め４５°の拡がりを持って拡散する。かかる放熱経路上にはんだ２１０ａ、２１０ｂが存在するように凹部１３ａ、１３ｂが配置される。   The solders 210 a and 210 b filled in the recesses 13 a and 13 b also function as a heat transfer unit that radiates heat generated from the LED chip 50 to the mounting substrate 200. In order for the solders 210a and 210b to effectively function as heat transfer portions, the relative positions of the recesses 13a and 13b and the LED chip 50 are important. In FIG. 5, a diffusion range of heat generated from the LED chip 50 is indicated by a broken line. The heat generated from the LED chip 50 is diffused toward the mounting substrate 200 with an approximately 45 ° spread. The recesses 13a and 13b are arranged so that the solders 210a and 210b exist on the heat dissipation path.

実装基板２００との接合面である半導体パッケージ１の底面において、凹部１３ａ、１３ｂの開口面積が占める割合は、３０％以上であることが好ましく、より好ましくは４０％以上である。凹部１３ａ、１３ｂの開口面積を確保することにより、十分なはんだ厚が確保された領域の面積が広くなるため熱応力耐性が向上するとともに放熱性も向上する。   The ratio of the opening areas of the recesses 13a and 13b to the bottom surface of the semiconductor package 1 that is a bonding surface with the mounting substrate 200 is preferably 30% or more, and more preferably 40% or more. By securing the opening area of the recesses 13a and 13b, the area of a region where a sufficient solder thickness is secured is increased, so that the thermal stress resistance is improved and the heat dissipation is also improved.

次に、上記構成を有する半導体パッケージ１の製造方法について図面を参照しつつ以下に説明する。   Next, a method for manufacturing the semiconductor package 1 having the above configuration will be described below with reference to the drawings.

はんだスペーサ層１０、素子搭載層２０、リフレクタ層３０の材料となるセラミックグリーンシートを作製する。具体的には、セラミック粉末とガラスを一定比率で配合し、混合する。続いて、混合された原料に有機系のバインダと溶剤を加え、均一になるまで分散させ、スラリーを得る。スラリーは、製膜装置でＰＥＴフィルム上に一定の厚さで塗布され、乾燥工程を経てシート状のセラミックグリーンシートを得る。その後、セラミックグリーンシートを所定の大きさに切断する。尚、スペーサ層１０、素子搭載層２０、リフレクタ層３０は、それぞれ、その厚さに応じて、１枚のセラミックグリーンシートを用いて作製されていてもよいし、複数のセラミックグリーンシートを積層して作製されていてもよい。   A ceramic green sheet as a material for the solder spacer layer 10, the element mounting layer 20, and the reflector layer 30 is produced. Specifically, ceramic powder and glass are blended at a certain ratio and mixed. Subsequently, an organic binder and solvent are added to the mixed raw materials and dispersed until uniform to obtain a slurry. The slurry is applied to a PET film with a certain thickness by a film forming apparatus, and a sheet-like ceramic green sheet is obtained through a drying process. Thereafter, the ceramic green sheet is cut into a predetermined size. The spacer layer 10, the element mounting layer 20, and the reflector layer 30 may each be made using one ceramic green sheet depending on the thickness thereof, or a plurality of ceramic green sheets may be laminated. It may be produced.

図６〜図８は、それぞれ、はんだスペーサ層１０、素子搭載層２０、リフレクタ層３０の材料であるセラミックグリーンシート６０〜６２の各製造プロセスにおける状態を示した図である。セラミックグリーンシート６０〜６２には穴あけ加工が施される。すなわち、はんだスペーサ層１０の材料であるセラミックグリーンシート６０に凹部１３ａ、１３ｂを形成するための貫通孔１２ａ、１２ｂおよび切り欠き部１６ａ、１６ｂを構成する貫通孔１７を形成する（図６（ａ））。また、素子搭載層２０の材料であるセラミックグリーンシート６１にビアホール２４を形成する（図７（ａ））。また、リフレクタ層３０の材料であるセラミックグリーンシート６２にリフレクタ層３０の外形形状を画定する貫通孔３１を形成する（図８）。尚、図６〜図８に示すように、セラミックグリーンシート６０〜６２は、一度に複数の半導体パッケージを製造できるように、いわゆる多面付け構成となっている。   6 to 8 are views showing states in the respective manufacturing processes of the ceramic green sheets 60 to 62 which are materials of the solder spacer layer 10, the element mounting layer 20, and the reflector layer 30, respectively. The ceramic green sheets 60 to 62 are drilled. That is, the through holes 12a and 12b for forming the recesses 13a and 13b and the through holes 17 forming the notches 16a and 16b are formed in the ceramic green sheet 60 which is the material of the solder spacer layer 10 (FIG. 6A). )). Further, the via hole 24 is formed in the ceramic green sheet 61 that is the material of the element mounting layer 20 (FIG. 7A). Moreover, the through-hole 31 which defines the external shape of the reflector layer 30 is formed in the ceramic green sheet 62 which is the material of the reflector layer 30 (FIG. 8). 6 to 8, the ceramic green sheets 60 to 62 have a so-called multi-faced configuration so that a plurality of semiconductor packages can be manufactured at one time.

次に、はんだスペーサ層１０の材料であるセラミックグリーンシート６０と、素子搭載層２０の材料であるセラミックグリーンシート６１に導体パターンを印刷する。すなわち、素子搭載層２０の材料であるセラミックグリーンシート６１の素子搭載面側にダイパッド２１およびボンディングパッド２２のパターンを、素子搭載面とは反対側の面に電極２６ａ、２６ｂのパターンをＡｇまたはＣｕなどを含む導体ペーストを用いてスクリーン印刷する。導体ペーストはビアホール２４内にも埋め込まれ、これによりビア２３ａ、２３ｂが形成される。また、後の電解めっき工程において各導体パターンを一括して通電してめっきするためのめっき用配線２８も形成しておく（図７（ｂ））。   Next, a conductor pattern is printed on the ceramic green sheet 60 that is the material of the solder spacer layer 10 and the ceramic green sheet 61 that is the material of the element mounting layer 20. That is, the pattern of the die pad 21 and the bonding pad 22 is formed on the element mounting surface side of the ceramic green sheet 61 which is the material of the element mounting layer 20, and the pattern of the electrodes 26a and 26b is formed on the surface opposite to the element mounting surface. Screen printing using a conductive paste containing The conductor paste is also embedded in the via hole 24, thereby forming vias 23a and 23b. In addition, a plating wiring 28 for energizing and plating each conductor pattern in a subsequent electrolytic plating process is also formed (FIG. 7B).

同様に、はんだスペーサ層１０の材料であるセラミックグリーンシート６０に形成された貫通孔１２ａ、１２ｂの周囲に導体パターン１８を形成すると共に外部端子１１ａ、１１ｂのパターンを形成する。導体パターン１８は、セラミックグリーンシート６０の両面に形成される。また、後の電解めっき工程において各導体パターンを一括して通電してめっきするためのめっき用配線１９を形成しておく（図６（ｂ））。   Similarly, the conductor pattern 18 is formed around the through holes 12a and 12b formed in the ceramic green sheet 60, which is the material of the solder spacer layer 10, and the pattern of the external terminals 11a and 11b is formed. The conductor pattern 18 is formed on both surfaces of the ceramic green sheet 60. Further, in the subsequent electrolytic plating process, plating wirings 19 for energizing and plating each conductor pattern at once are formed (FIG. 6B).

次に、セラミックグリーンシート６０〜６２を位置合わせして熱と圧力を加えた状態で積層する。その後、セラミックグリーンシート６０〜６２に含まれる有機系バインダを飛散させながら、導体金属とセラミックスを９００℃程度で同時焼成する。   Next, the ceramic green sheets 60 to 62 are aligned and laminated with heat and pressure applied. Thereafter, the conductor metal and the ceramic are simultaneously fired at about 900 ° C. while the organic binder contained in the ceramic green sheets 60 to 62 is scattered.

次に、電解めっき法により、はんだスペーサ層１０および素子搭載層２０に印刷形成された導体上にＮｉめっきおよびＡｕめっきを施す。これにより、ダイパッド２１、ボンディングパッド２２、外部端子１１ａ、１１ｂの表面はめっき膜で覆われる。また、凹部１３ａおよび１３ｂ内の側壁、凹部１３ａおよび１３ｂの底面に配置された電極２６ａおよび２６ｂ、切り欠き部１６ａおよび１６ｂの側端面もめっき膜で覆われる。   Next, Ni plating and Au plating are performed on the conductor printed on the solder spacer layer 10 and the element mounting layer 20 by electrolytic plating. Thereby, the surfaces of the die pad 21, the bonding pad 22, and the external terminals 11a and 11b are covered with the plating film. The side walls of the recesses 13a and 13b, the electrodes 26a and 26b disposed on the bottom surfaces of the recesses 13a and 13b, and the side end surfaces of the notches 16a and 16b are also covered with a plating film.

次に、ダイパッド２１上にダイアタッチ材を塗布する。ダイアタッチ材としては、ＡｕＳｎやＡｇペーストを用いることができる。ダイアタッチ材が塗布されたダイパッド２１上にＬＥＤチップ５０をマウントした後、熱処理によりダイアタッチ材を固化させる。次に、ワイヤボンディングを行って、ＬＥＤチップ５０の表面のｐ電極とボンディングパッド２２との間をボンディングワイヤ５２で繋ぐ。   Next, a die attach material is applied on the die pad 21. As the die attach material, AuSn or Ag paste can be used. After mounting the LED chip 50 on the die pad 21 to which the die attach material is applied, the die attach material is solidified by heat treatment. Next, wire bonding is performed to connect the p-electrode on the surface of the LED chip 50 and the bonding pad 22 with a bonding wire 52.

次に、リフレクタ層３０に囲まれた空間内にシリコーン樹脂等の光透過性を有する封止樹脂４０を充填し、熱処理等によりこれを硬化させる。ＬＥＤチップ５０およびボンディングワイヤ５２は、封止樹脂４０内に埋設される。尚、封止樹脂４０には、適宜蛍光体を添加することとしてもよい。次に、多面付け構成のセラミックスをブレイキングして半導体パッケージ１の個片を得る。以上の各工程を経て半導体パッケージ１が完成する。   Next, the space surrounded by the reflector layer 30 is filled with a light-transmitting sealing resin 40 such as silicone resin, and is cured by heat treatment or the like. The LED chip 50 and the bonding wire 52 are embedded in the sealing resin 40. Note that a phosphor may be added to the sealing resin 40 as appropriate. Next, ceramics having a multi-sided structure is broken to obtain individual pieces of the semiconductor package 1. The semiconductor package 1 is completed through the above steps.

半導体パッケージ１は、実装基板上に実装され、様々な表示装置や照明装置に使用される。実装基板に半導体パッケージ１を実装する際、実装基板上には、半導体パッケージ１の凹部１３ａおよび１３ｂ内の全域に充填し得る量のはんだが供給される。はんだスペーサ層１０により形成される凹部１３ａ、１３ｂによってはんだ導入・充填領域が形成されるため、半導体パッケージ１と実装基板との間に介在するはんだは十分な厚さとなり、熱衝撃によるはんだクラックの発生を防止することが可能となる。   The semiconductor package 1 is mounted on a mounting substrate and used for various display devices and lighting devices. When the semiconductor package 1 is mounted on the mounting substrate, an amount of solder that can be filled in the entire area of the recesses 13a and 13b of the semiconductor package 1 is supplied onto the mounting substrate. Since the solder introduction / filling region is formed by the recesses 13a and 13b formed by the solder spacer layer 10, the solder interposed between the semiconductor package 1 and the mounting substrate has a sufficient thickness, and solder cracks due to thermal shock are generated. Occurrence can be prevented.

本発明の実施例２に係る半導体パッケージについて以下に説明する。本発明の実施例２に係る半導体パッケージは、はんだスペーサ層１０により形成される凹部１３ａ、１３ｂの外形形状が実施例１に係る半導体パッケージ１と異なる。それ以外の他の構成部分については、実施例１と同様である。図９は、本発明の実施例２に係る半導体パッケージを構成するはんだスペーサ層１０の構成を示す図であり、半導体パッケージ１を実装面側から眺めた底面図と一致する。本実施例に係る半導体パッケージは、はんだスペーサ層１０により形成される凹部１３ａ、１３ｂの外形は、扇形、円環のような形状をなしている。つまり、凹部１３ａ、１３ｂの外縁は、円弧状となっている。凹部１３ａ、１３ｂがかかる形状を有することにより、半導体パッケージを実装基板に実装する際に凹部１３ａ、１３ｂ内に充填されるはんだの熱応力耐性が更に向上する。   A semiconductor package according to Example 2 of the present invention will be described below. The semiconductor package according to the second embodiment of the present invention is different from the semiconductor package 1 according to the first embodiment in the outer shape of the recesses 13 a and 13 b formed by the solder spacer layer 10. Other components are the same as those in the first embodiment. FIG. 9 is a diagram showing a configuration of the solder spacer layer 10 constituting the semiconductor package according to the second embodiment of the present invention, and is coincident with a bottom view of the semiconductor package 1 viewed from the mounting surface side. In the semiconductor package according to the present embodiment, the outer shape of the recesses 13a and 13b formed by the solder spacer layer 10 has a fan shape or an annular shape. That is, the outer edges of the recesses 13a and 13b are arcuate. When the recesses 13a and 13b have such a shape, the thermal stress resistance of the solder filled in the recesses 13a and 13b when the semiconductor package is mounted on the mounting substrate is further improved.

ここで、図９において、実装基板と半導体パッケージの線膨張係数差に起因して生じる熱応力の方向を破線矢印で示す。半導体パッケージに加わる熱応力は、半導体パッケージの中心点から外側に向かう放射状となる。また、かかる熱応力は半導体パッケージ１の中心点から離れるほど大きくなる。凹部１３ａ、１３ｂの外縁を円弧状とすることにより凹部１３ａ、１３ｂ内に充填されるはんだの応力方向における厚さが均一となる。つまり、凹部１３ａ、１３ｂ内に充填されるはんだは、全域において一定の熱応力耐性を有する。従って、はんだは熱応力に対して局所的に脆弱な部分が生じない構造となるため、はんだクラックの発生を効果的に防止することが可能となる。尚、素子搭載層２０に形成される電極２６ａ、２６ｂは、図１０に示すように、凹部１３ａ、１３ｂの外形に対応したパターンで形成され、凹部１３ａ、１３ｂの底面に配置される。   Here, in FIG. 9, the direction of thermal stress caused by the difference in linear expansion coefficient between the mounting substrate and the semiconductor package is indicated by a broken line arrow. The thermal stress applied to the semiconductor package is radially outward from the center point of the semiconductor package. Further, the thermal stress increases as the distance from the center point of the semiconductor package 1 increases. By making the outer edges of the recesses 13a and 13b arc, the thickness of the solder filled in the recesses 13a and 13b in the stress direction becomes uniform. That is, the solder filled in the recesses 13a and 13b has a certain thermal stress resistance in the entire region. Accordingly, since the solder has a structure in which a portion that is locally vulnerable to thermal stress does not occur, it is possible to effectively prevent the occurrence of solder cracks. As shown in FIG. 10, the electrodes 26a and 26b formed on the element mounting layer 20 are formed in a pattern corresponding to the outer shape of the recesses 13a and 13b, and are arranged on the bottom surfaces of the recesses 13a and 13b.

図１１は、本実施例に係る半導体パッケージの更なる変形例である。凹部１３ａ、１３ｂの外縁外側を円弧状としつつ凹部１３ａ、１３ｂの開口面積を確保した構成例である。図９における構成と比較すると、凹部１３ａ、１３ｂの外縁内側が円弧状ではなく、直線状となっている。かかる形状とすることにより、凹部１３ａ、１３ｂの開口面積が拡大し、はんだの熱応力耐性と半導体パッケージの放熱性の更なる向上を図ることが可能となる。   FIG. 11 is a further modification of the semiconductor package according to the present embodiment. This is an example of a configuration in which the opening areas of the recesses 13a and 13b are secured while the outer edges of the recesses 13a and 13b are arcuate. Compared with the configuration in FIG. 9, the inner sides of the outer edges of the recesses 13a and 13b are not arcuate but linear. By adopting such a shape, the opening areas of the recesses 13a and 13b are enlarged, and it is possible to further improve the thermal stress resistance of the solder and the heat dissipation of the semiconductor package.

尚、上記した各実施例においては、セラミックスにガラスを添加して比較的低温で焼成するＬＴＣＣを半導体パッケージの材料として用いたが、焼成温度の高いＨＴＣＣを用いることとしてもよい。この場合、セラミックス上に形成される導体パターンとしてＷ（タングステン）やＭｏ（モリブデン）等の高融点金属を使用する。またセラミックスはＡｌＮにより構成されていてもよい。   In each of the above-described embodiments, LTCC, which is obtained by adding glass to ceramics and firing at a relatively low temperature, is used as a material for the semiconductor package. However, HTCC having a high firing temperature may be used. In this case, a refractory metal such as W (tungsten) or Mo (molybdenum) is used as a conductor pattern formed on the ceramic. The ceramics may be made of AlN.

Claims (7)

複数のセラミック層を積層してなる半導体パッケージであって、
前記半導体パッケージは、発光素子を搭載した素子搭載層と、前記素子搭載層の下方に設けられたはんだスペーサ層と、を含み、
前記はんだスペーサ層は、底面において、２つの外部端子と、前記発光素子を挟む両側に前記素子搭載層に向けて凹んだ２つの凹部と、を有し、
前記２つの凹部の各々の側壁および底面は、前記外部端子と電気的に接続され且つはんだ濡れ性を有する金属膜で覆われており、
前記２つの外部端子は、前記金属膜を介して前記発光素子と電気的に接続され且つ前記２つの凹部の間に設けられた絶縁領域によって互いに絶縁されていることを特徴とする半導体パッケージ。 A semiconductor package formed by laminating a plurality of ceramic layers,
The semiconductor package includes an element mounting layer on which a light emitting element is mounted, and a solder spacer layer provided below the element mounting layer,
The solder spacer layer has, on the bottom surface, two external terminals and two concave portions recessed toward the element mounting layer on both sides of the light emitting element,
Side walls and a bottom surface of each of the two recesses are covered with a metal film that is electrically connected to the external terminal and has solder wettability,
The semiconductor package, wherein the two external terminals are electrically connected to the light emitting element through the metal film and insulated from each other by an insulating region provided between the two recesses. 前記２つの凹部の各々は、外縁が円弧状であることを特徴とする請求項１に記載の半導体パッケージ。   2. The semiconductor package according to claim 1, wherein each of the two concave portions has an arcuate outer edge. 前記はんだスペーサ層の底面における前記２つの凹部の開口面積が占める割合は、３０％以上であることを特徴とする請求項１または２に記載の半導体パッケージ。   3. The semiconductor package according to claim 1, wherein a ratio of an opening area of the two concave portions on a bottom surface of the solder spacer layer is 30% or more. 前記２つの凹部の深さは、前記はんだスペーサ層の厚さと一致していることを特徴とする請求項１乃至３のいずれか１つに記載の半導体パッケージ。   4. The semiconductor package according to claim 1, wherein the depth of the two recesses is equal to the thickness of the solder spacer layer. 5. 前記２つの凹部の深さは、前記半導体パッケージの外形寸法の１５％以上であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体パッケージ。   5. The semiconductor package according to claim 1, wherein a depth of the two recesses is 15% or more of an outer dimension of the semiconductor package. 6. 請求項１乃至５のいずれか１つに記載の半導体パッケージが実装基板に実装されて構成される半導体発光装置であって、
前記半導体パッケージは、前記２つの凹部にはんだが導入・充填されて前記実装基板上に接合され、前記はんだは、前記２つ凹部の深さに応じたはんだ厚を有していることを特徴とする半導体発光装置。 A semiconductor light-emitting device configured by mounting the semiconductor package according to any one of claims 1 to 5 on a mounting substrate,
The semiconductor package is characterized in that solder is introduced and filled in the two recesses and bonded onto the mounting substrate, and the solder has a solder thickness corresponding to the depth of the two recesses. A semiconductor light emitting device. 前記２つの凹部に充填されたはんだは、前記発光素子の放熱経路上に存在することを特徴とする請求項６に記載の半導体発光装置。   The semiconductor light emitting device according to claim 6, wherein the solder filled in the two recesses is present on a heat dissipation path of the light emitting element.
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