JP2011228578A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same in which degradation of a contact or wiring can be suppressed, even when a highly hygroscopic insulating film is used.SOLUTION: The method of manufacturing the semiconductor device includes the steps of: (a) forming a first insulating film 15 on a substrate 10; (b) forming a hole 24 in the first insulating film 15; (c) forming a second insulating film 17, which is less permeable to water than the first insulating film 15, on a side wall of the hole 24; and (d) forming a plug 19 by filling the hole 24 with a conductivity material 30 after step (c).

Description

本明細書に記載の技術は、層間絶縁膜を備えた半導体装置およびその製造方法に関する。   The technology described in this specification relates to a semiconductor device including an interlayer insulating film and a method for manufacturing the same.

半導体集積回路装置（以下、半導体装置という）において、集積度の向上および電気特性向上のため、デザインルールの縮小が行われている。そのため、半導体基板上の一部の領域では、ゲート電極間の間隔が数十ｎｍ程度まで狭くなっている。また、近年の半導体装置では、多層配線構造が採用され、各配線層間に層間絶縁膜が配置されている。   2. Description of the Related Art In a semiconductor integrated circuit device (hereinafter referred to as a semiconductor device), design rules have been reduced in order to improve the degree of integration and electrical characteristics. Therefore, in some regions on the semiconductor substrate, the interval between the gate electrodes is narrowed to about several tens of nm. In recent semiconductor devices, a multilayer wiring structure is adopted, and an interlayer insulating film is disposed between each wiring layer.

上記のような半導体装置は、例えば、特許文献１、特許文献２に記載されている。特許文献１においては、半導体基板上に形成されたBoron Phosphorus Silicon Glass(ＢＰＳＧ)膜表面に耐透水性の良い絶縁膜を形成し、その上に配線を形成する技術が開示されている。   Such semiconductor devices are described in, for example, Patent Document 1 and Patent Document 2. Patent Document 1 discloses a technique in which an insulating film having good water permeability is formed on the surface of a Boron Phosphorus Silicon Glass (BPSG) film formed on a semiconductor substrate, and wiring is formed thereon.

また、特許文献２においては、埋め込み特性の良い絶縁膜の例としてHigh Aspect Ratio Process(ＨＡＲＰ)誘電層が開示されている。ＨＡＲＰ誘電層は、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）の流量比を変化させることで形成された、吸湿性の高い絶縁膜である。このことは、非特許文献１にも記載されている。   Patent Document 2 discloses a High Aspect Ratio Process (HARP) dielectric layer as an example of an insulating film having good embedding characteristics. The HARP dielectric layer is a highly hygroscopic insulating film formed by changing the flow ratio of ozone and TEOS (Tetra Ethyl Ortho Silicate). This is also described in Non-Patent Document 1.

特開平８−５１１０８号公報JP-A-8-51108 特開２００８−１８２１９９号公報JP 2008-182199 A

Ｈ．Ｌｉｕ，et al., Ｐｒｏｃ．ｏｆ ＡＭＣ２００６ ，ｐ．９４H. Liu, et al., Proc. of AMC2006, p. 94

ここで、半導体装置の微細化に伴い、ゲート部（ゲート絶縁膜と、ゲート電極と、ゲート電極の側面上に形成された絶縁性サイドウォールとを合わせた部分）間の間隔が狭くなるために、ゲート部間の埋め込み特性が良い絶縁膜を選択する必要が生じる。しかし、このような絶縁膜は吸湿性が高いために、絶縁膜中に水分を多く含むことがある。そのため、後の工程で、当該絶縁膜中にコンタクトプラグを形成し、コンタクトプラグ上に配線を形成すると、当該絶縁膜中の水がコンタクトプラグ又は配線に拡散し、コンタクトプラグ又は配線が腐食する場合がある。   Here, with the miniaturization of the semiconductor device, the interval between the gate portions (the portion combining the gate insulating film, the gate electrode, and the insulating sidewall formed on the side surface of the gate electrode) becomes narrower. Therefore, it is necessary to select an insulating film having good filling characteristics between the gate portions. However, since such an insulating film has high hygroscopicity, the insulating film may contain a large amount of moisture. Therefore, when a contact plug is formed in the insulating film and wiring is formed on the contact plug in a later process, water in the insulating film diffuses into the contact plug or wiring and the contact plug or wiring is corroded. There is.

そこで、本発明は、吸湿性の高い絶縁膜を使用してもコンタクトプラグ又は配線の劣化を抑制することができる半導体装置及びその製造方法を提供することを目的とする。   In view of the above, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress deterioration of contact plugs or wirings even when an insulating film having high hygroscopicity is used.

本発明の実施形態の一例に係る半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜にホールを形成する工程（ｂ）と、前記ホールの側壁上に、前記第１の絶縁膜よりも水分を通しにくい第２の絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後、前記ホールに導電体を埋め込むことにより、プラグを形成する工程（ｄ）とを備えている。   A method of manufacturing a semiconductor device according to an example of an embodiment of the present invention includes a step (a) of forming a first insulating film on a substrate, a step (b) of forming a hole in the first insulating film, A step (c) of forming a second insulating film on the side wall of the hole that is less permeable to moisture than the first insulating film; and after the step (c), a conductor is embedded in the hole. And (d) forming a plug.

この方法によれば、ホールの側壁上に水分を通しにくい第２の絶縁膜を形成しているので、第１の絶縁膜に含まれる水分がプラグや後に形成する上層配線に移動するのを抑えることができるので、プラグや配線が腐食するのを抑えることができる。このため、信頼性の向上した半導体装置を製造することが可能となる。   According to this method, since the second insulating film that hardly allows moisture to pass through is formed on the side wall of the hole, the moisture contained in the first insulating film is prevented from moving to the plug and the upper layer wiring to be formed later. Therefore, it is possible to suppress the corrosion of the plug and the wiring. For this reason, it becomes possible to manufacture a semiconductor device with improved reliability.

また、本発明の実施形態の一例に係る半導体装置は、基板と、前記基板上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成されたホールと、前記ホールの側壁上に形成され、前記第１の絶縁膜よりも水分を通しにくい第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記ホールを埋める導電体からなるプラグとを備えている。   Further, a semiconductor device according to an example of the embodiment of the present invention includes a substrate, a first insulating film formed on the substrate, a hole formed in the first insulating film, and a sidewall of the hole. A second insulating film that is less likely to pass moisture than the first insulating film, and a plug formed on the second insulating film and made of a conductor filling the hole.

この構成によれば、プラグと第１の絶縁膜との間に第２の絶縁膜が設けられているので、第１の絶縁膜中の水分がプラグや配線に移動するのを抑えることができ、腐食の発生が抑えられている。   According to this configuration, since the second insulating film is provided between the plug and the first insulating film, it is possible to suppress movement of moisture in the first insulating film to the plug and the wiring. The occurrence of corrosion is suppressed.

本発明の実施形態に係る半導体装置及びその製造方法によれば、プラグと第１の絶縁膜との間に第２の絶縁膜が設けられていることにより、第１の絶縁膜中の水分がプラグや配線に移動するのが抑えられ、腐食の発生を抑えることが可能となる。   According to the semiconductor device and the manufacturing method thereof according to the embodiment of the present invention, since the second insulating film is provided between the plug and the first insulating film, moisture in the first insulating film is reduced. The movement to the plug and the wiring is suppressed, and the occurrence of corrosion can be suppressed.

本発明の一実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on one Embodiment of this invention. （ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(e) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention. （ａ）、（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。(A), (b) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention. 吸湿性絶縁膜であるＯ3−ＴＥＯＳ膜と、非吸湿性絶縁膜であるプラズマＴＥＯＳ膜の埋め込み特性を示す図である。And O 3 -TEOS film is hygroscopic insulating film is a diagram illustrating the filling characteristics of the plasma TEOS film is non-hygroscopic insulating film. 従来のコンタクトプラグを有する半導体装置と本発明の実施形態に係る半導体装置とにおけるコンタクトプラグに接続された配線の電気的信頼性を示す図である。It is a figure which shows the electrical reliability of the wiring connected to the contact plug in the semiconductor device which has the conventional contact plug, and the semiconductor device which concerns on embodiment of this invention.

以下、本発明に係る各実施形態について図面を参照しながら詳細に説明する。なお、各実施形態で使用している材料および数値などは例示であって、それらに本発明が限定されることはない。また、本発明の技術思想の範囲を逸脱しない範囲で、実施形態の構成を適宜変更することは可能である。   Hereinafter, each embodiment according to the present invention will be described in detail with reference to the drawings. In addition, the material, numerical value, etc. which are used by each embodiment are illustrations, Comprising: This invention is not limited to them. In addition, the configuration of the embodiment can be changed as appropriate without departing from the scope of the technical idea of the present invention.

図１は、本発明の一実施形態に係る半導体装置を示す断面図である。図１に示すように、本実施形態の半導体装置は、例えばシリコン単結晶からなる半導体基板１０上に薄いゲート絶縁膜１１を介して設けられたゲート電極１２を備える。各ゲート電極１２の側面上には、シリコン窒化物やシリコン酸化物等の絶縁体からなるサイドウォールスペーサ１３が設けられている。このように、半導体基板１０上には、ゲート絶縁膜１１、ゲート電極１２、及びサイドウォールスペーサ１３で構成されたゲート部が形成されている。ここでは、ゲート部間距離１４が約１０ｎｍ〜約３０ｎｍ程度になっている。   FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, the semiconductor device of this embodiment includes a gate electrode 12 provided on a semiconductor substrate 10 made of, for example, a silicon single crystal via a thin gate insulating film 11. Sidewall spacers 13 made of an insulator such as silicon nitride or silicon oxide are provided on the side surface of each gate electrode 12. As described above, on the semiconductor substrate 10, a gate portion composed of the gate insulating film 11, the gate electrode 12, and the sidewall spacer 13 is formed. Here, the distance 14 between the gate portions is about 10 nm to about 30 nm.

また、ゲート部のうちゲート電極１２及びサイドウォールスペーサ１３は、層間絶縁膜２３によって被覆されている。本実施形態では、層間絶縁膜２３は、吸湿性絶縁膜１５と吸湿性絶縁膜よりも吸湿性の低い絶縁膜１６との積層膜で構成されていることが好ましい。吸湿性絶縁膜１５は絶縁膜１６よりも水分を吸収しやすく、且つ水分を通しやすい。   In the gate portion, the gate electrode 12 and the sidewall spacer 13 are covered with an interlayer insulating film 23. In the present embodiment, the interlayer insulating film 23 is preferably composed of a laminated film of a hygroscopic insulating film 15 and an insulating film 16 having a lower hygroscopic property than the hygroscopic insulating film. The hygroscopic insulating film 15 absorbs moisture more easily than the insulating film 16 and allows moisture to pass therethrough.

吸湿性絶縁膜１５は、例えばＯ3−ＴＥＯＳ膜などの材料からなることが好ましく、絶縁膜１６は、プラズマＴＥＯＳ膜などの材料からなることが好ましい。この場合、吸湿性絶縁膜１５には、Ｏ3（オゾン）とTetra Ethyl Ortho Silicate（ＴＥＯＳ）とを原料として、減圧化学気相堆積プロセス（ＳＡＣＶＤ法）により形成される、Ｏ3−ＴＥＯＳ膜が使用されることが好ましい。 The hygroscopic insulating film 15 is preferably made of a material such as an O 3 -TEOS film, and the insulating film 16 is preferably made of a material such as a plasma TEOS film. In this case, the hygroscopic insulating film 15 is an O 3 -TEOS film formed by a low pressure chemical vapor deposition process (SACVD method) using O 3 (ozone) and Tetra Ethyl Ortho Silicate (TEOS) as raw materials. It is preferably used.

特に堆積の初期の過程でＯ3とＴＥＯＳを供給する際に、Ｏ3の流量比を高めることにより、低いレートでコンフォーマルな薄膜を半導体基板１０の上面上に堆積し、その後ＴＥＯＳの流量比を増加させるプロセスを行えば、ゲート電極間に埋め込まれる絶縁膜の埋め込み特性が向上するので好ましい。 In particular, when O 3 and TEOS are supplied in the initial stage of deposition, a conformal thin film is deposited on the upper surface of the semiconductor substrate 10 by increasing the flow rate ratio of O 3 , and then the flow rate ratio of TEOS. It is preferable to perform the process of increasing the thickness because the embedding characteristic of the insulating film embedded between the gate electrodes is improved.

また、絶縁膜１６は、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜で構成されることが好ましい。吸湿性絶縁膜１５は、ゲート電極１２の直上に設けられている。本実施形態の半導体装置では、吸湿性絶縁膜１５のうち、半導体基板１０の上面上に設けられた部分の膜厚よりも、ゲート電極１２上に設けられた部分の膜厚の方が薄くなる状態で吸湿性絶縁膜１５が設けられることがある。   The insulating film 16 is preferably composed of a plasma TEOS film formed by a plasma CVD method using TEOS as a raw material. The hygroscopic insulating film 15 is provided immediately above the gate electrode 12. In the semiconductor device according to the present embodiment, the thickness of the portion provided on the gate electrode 12 is thinner than the thickness of the portion provided on the upper surface of the semiconductor substrate 10 in the hygroscopic insulating film 15. In some cases, the hygroscopic insulating film 15 may be provided.

そして、当該吸湿性絶縁膜１５上に、絶縁膜１６が設けられている。絶縁膜１６の上面は全面にわたって平坦化されており、当該上面上に、上層の配線２２や上層の層間絶縁膜等が形成される。   An insulating film 16 is provided on the hygroscopic insulating film 15. The upper surface of the insulating film 16 is flattened over the entire surface, and an upper layer wiring 22, an upper interlayer insulating film, and the like are formed on the upper surface.

また、層間絶縁膜２３には、層間絶縁膜２３を貫通し、上層の配線２２から半導体基板１０のうちゲート電極１２間の領域まで達するコンタクトホール２４が形成されており、コンタクトホール２４の側壁上には絶縁膜１７が設けられている。この絶縁膜１７は絶縁膜１６と同様に、吸湿性絶縁膜１５に比べて吸湿性が低く、且つ水分を通しにくい。   In addition, a contact hole 24 is formed in the interlayer insulating film 23 so as to penetrate the interlayer insulating film 23 and reach the region between the gate electrodes 12 of the semiconductor substrate 10 from the upper layer wiring 22. Is provided with an insulating film 17. Similar to the insulating film 16, the insulating film 17 is less hygroscopic than the hygroscopic insulating film 15 and hardly allows moisture to pass through.

また、コンタクトホール２４内には、上層の配線２２と半導体基板１０とを電気的に接続するためのコンタクトプラグ１９が埋め込まれている。コンタクトプラグ１９は、コンタクトホール２４の底面上と、絶縁膜１７を間に挟んでコンタクトホール２４の側壁上とに設けられたバリアメタル１８と、バリアメタル１８上に設けられ、コンタクトホール２４を埋め込む導電体３０とで構成されている。当該導電体３０は例えばＷや銅（Ｃｕ）等の金属からなる。配線２２はＣｕなどの金属で構成されている。   Further, a contact plug 19 for electrically connecting the upper wiring 22 and the semiconductor substrate 10 is embedded in the contact hole 24. The contact plug 19 is provided on the barrier metal 18 provided on the bottom surface of the contact hole 24 and on the side wall of the contact hole 24 with the insulating film 17 interposed therebetween, and is embedded on the barrier metal 18 to embed the contact hole 24. It is comprised with the conductor 30. FIG. The conductor 30 is made of a metal such as W or copper (Cu). The wiring 22 is made of a metal such as Cu.

図１では、３本のゲート電極１２のうち、中央のゲート電極１２と右側のゲート電極１２との間の半導体基板１０に電気的に接続するコンタクトプラグ１９のみを示している。また、４本の配線２２のうち、１本の配線２２のみがコンタクトプラグ１９に接触している例を示している。また、図１の例では、１本の配線２２はコンタクトプラグ１９ａに接触している。コンタクトホール２４ａの側壁上には吸湿性絶縁膜１５よりも水分を通しにくい絶縁膜１７ａが形成され、コンタクトプラグ１９ａは絶縁膜１７ａ上に形成されたバリアメタル１８ａとコンタクトホール２４ａを埋める導電体３０ａとで構成されている。なお、配線２２間には、層間絶縁膜２１が形成されている。   FIG. 1 shows only the contact plug 19 that is electrically connected to the semiconductor substrate 10 between the central gate electrode 12 and the right gate electrode 12 among the three gate electrodes 12. Further, an example in which only one wiring 22 out of the four wirings 22 is in contact with the contact plug 19 is shown. In the example of FIG. 1, one wiring 22 is in contact with the contact plug 19a. An insulating film 17a that hardly allows moisture to pass through the hygroscopic insulating film 15 is formed on the side wall of the contact hole 24a. It consists of and. An interlayer insulating film 21 is formed between the wirings 22.

ここで、図５は、吸湿性絶縁膜であるＯ3−ＴＥＯＳ膜と、非吸湿性絶縁膜であるプラズマＴＥＯＳ膜の埋め込み特性を示す図である。Ｏ3−ＴＥＯＳ膜は、堆積の初期の過程でＯ3の流量を多くし、徐々にＴＥＯＳ流量を高める方法で形成したものを用いた。また、「埋め込み特性」とは、絶縁膜を堆積したときに、ゲート電極のような配線パターン間にボイドを発生することなく埋め込むことができる最小のパターン間隔を指す。なお、図５は、図１のゲート電極１２の高さが約１００ｎｍである場合のデータを示している。 Here, FIG. 5 is a diagram showing the embedding characteristics of the O 3 -TEOS film which is a hygroscopic insulating film and the plasma TEOS film which is a non-hygroscopic insulating film. The O 3 -TEOS film was formed by a method in which the flow rate of O 3 was increased in the initial stage of deposition and the TEOS flow rate was gradually increased. The “embedding characteristic” refers to the minimum pattern interval that can be embedded without generating voids between wiring patterns such as gate electrodes when an insulating film is deposited. FIG. 5 shows data when the height of the gate electrode 12 in FIG. 1 is about 100 nm.

図５から、Ｏ3−ＴＥＯＳ膜は、プラズマＴＥＯＳ膜より埋め込み特性が優れ、ゲート部間距離１４が約２０ｎｍ以下の場合にも、良好な埋め込みができることが理解できる。このように、吸湿性絶縁膜１５は、絶縁膜１６、１７よりも埋め込み特性がよいことが多いので、ゲート電極間にボイドを生じることなく確実に埋め込まれ、ゲート電極間を確実に絶縁することができる。 From FIG. 5, it can be understood that the O 3 -TEOS film has better embedding characteristics than the plasma TEOS film, and can be satisfactorily embedded even when the distance 14 between the gate portions is about 20 nm or less. Thus, since the hygroscopic insulating film 15 often has better embedding characteristics than the insulating films 16 and 17, the hygroscopic insulating film 15 is reliably embedded without generating voids between the gate electrodes and reliably insulates between the gate electrodes. Can do.

また、本実施形態の半導体装置では、層間絶縁膜２３を、上述の吸湿性絶縁膜１５と絶縁膜１６とを順に堆積した積層膜構成とすることで、吸湿性絶縁膜１５の吸湿を防止している。さらに、半導体装置を形成する過程で吸湿性絶縁膜１５が吸湿した場合でも、上層の配線２２と吸湿性絶縁膜１５とが直接接触しないために吸湿性絶縁膜１５に吸湿した水により配線２２の電気特性、信頼性が劣化するのが抑えられている。   Further, in the semiconductor device of this embodiment, the interlayer insulating film 23 has a laminated film structure in which the hygroscopic insulating film 15 and the insulating film 16 are sequentially deposited, thereby preventing the hygroscopic insulating film 15 from absorbing moisture. ing. Further, even when the hygroscopic insulating film 15 absorbs moisture in the process of forming the semiconductor device, the upper wiring 22 and the hygroscopic insulating film 15 are not in direct contact with each other. Deterioration of electrical characteristics and reliability is suppressed.

図６は、従来のコンタクトプラグを有する半導体装置と本実施形態に係る半導体装置とにおけるコンタクトプラグに接続された配線の電気的信頼性を示す図である。横軸は測定開始からの経過時間を示し、縦軸は欠陥が生じたサンプルの累積不良率（％）を示す。   FIG. 6 is a diagram showing the electrical reliability of the wiring connected to the contact plug in the semiconductor device having the conventional contact plug and the semiconductor device according to the present embodiment. The horizontal axis represents the elapsed time from the start of measurement, and the vertical axis represents the cumulative defect rate (%) of the sample in which the defect occurred.

図６に点線で示すように、従来構造では、比較的短時間で不良に至っている。これに対し、本実施形態に係る構成では、図６に実線で示すように、従来構造に比較して長寿命化している。   As shown by a dotted line in FIG. 6, the conventional structure has a defect in a relatively short time. On the other hand, in the configuration according to this embodiment, as shown by the solid line in FIG.

従来構造では、コンタクトホールの側壁を経由して層間絶縁膜中の水分がコンタクトプラグと接触する配線に到達する事で配線が腐蝕したと考えられる。これに対し、本実施形態のプラグ構造によれば、層間絶縁膜中の水分は絶縁膜１６、１７によって直接コンタクトプラグ１９及び配線２２に到達しないので配線２２の腐蝕は発生せず、半導体装置を長寿命とすることが出来る。   In the conventional structure, it is considered that the wiring is corroded when moisture in the interlayer insulating film reaches the wiring in contact with the contact plug via the side wall of the contact hole. On the other hand, according to the plug structure of the present embodiment, the moisture in the interlayer insulating film does not reach the contact plug 19 and the wiring 22 directly by the insulating films 16 and 17, so that the wiring 22 is not corroded and the semiconductor device is manufactured. Long life can be achieved.

なお、本実施形態の半導体装置においては、吸湿性の低い絶縁膜１６を設けず、絶縁膜１７のみ設けた場合でも、プラグの腐食を従来の半導体装置に比べて大きく抑えることができる。   In the semiconductor device of this embodiment, even when the insulating film 16 having low hygroscopicity is not provided and only the insulating film 17 is provided, the corrosion of the plug can be greatly suppressed as compared with the conventional semiconductor device.

以上説明したように、本実施形態の構成によれば、ゲート部間の間隔が短くなった場合でも良好にゲート部間を埋め込むことができるとともに、配線の信頼性を劣化させる水分がコンタクトプラグを介して上層の配線２２に到達する事を抑えることが出来る。そのため、吸湿性絶縁膜を含む層間絶縁膜にコンタクトプラグ１９を形成する場合に、コンタクトプラグ１９に電気的に接続された配線２２の腐蝕を抑制し、信頼性の高い半導体装置を実現することができる。   As described above, according to the configuration of the present embodiment, even when the interval between the gate portions is shortened, the gap between the gate portions can be satisfactorily embedded, and moisture that deteriorates the reliability of the wiring can cause the contact plug to be embedded. Therefore, it is possible to prevent the wiring 22 from reaching the upper layer. Therefore, when the contact plug 19 is formed in the interlayer insulating film including the hygroscopic insulating film, the corrosion of the wiring 22 electrically connected to the contact plug 19 can be suppressed and a highly reliable semiconductor device can be realized. it can.

続いて、上述の構造を実現することができる半導体装置の製造方法について説明する。図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）、及び図４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造工程を示す断面図である。   Subsequently, a method for manufacturing a semiconductor device capable of realizing the above-described structure will be described. 2A to 2E, FIGS. 3A to 3C, and FIGS. 4A and 4B are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the present embodiment.

まず、図２（ａ）に示すように、本実施形態の半導体装置の製造方法では、最初に、複数（ここでは３本）のゲート電極１２及びゲート絶縁膜１１をシリコン単結晶基板からなる半導体基板１０上に形成した後、ゲート電極１２の側面上にサイドウォールスペーサ１３を形成する。   First, as shown in FIG. 2A, in the method of manufacturing a semiconductor device according to this embodiment, first, a plurality (here, three) of gate electrodes 12 and gate insulating films 11 are formed of a semiconductor made of a silicon single crystal substrate. After forming on the substrate 10, sidewall spacers 13 are formed on the side surfaces of the gate electrode 12.

当該工程では、まず、半導体基板１０上にゲート絶縁膜１１を形成する。ゲート絶縁膜１１は例えばシリコン酸化膜であり、熱酸化法等により形成される。なお、半導体基板１０にはゲート絶縁膜１１の形成前に、必要に応じてShallow Trench Isolation（ＳＴＩ）等の素子分離を形成しておく。次いで、半導体基板１０上に、ゲート絶縁膜１１を間に挟んで、ＣＶＤ法によりＮ型あるいはＰ型の多結晶シリコン膜を形成する。   In this step, first, the gate insulating film 11 is formed on the semiconductor substrate 10. The gate insulating film 11 is a silicon oxide film, for example, and is formed by a thermal oxidation method or the like. Note that element isolation such as shallow trench isolation (STI) is formed on the semiconductor substrate 10 before forming the gate insulating film 11 as necessary. Next, an N-type or P-type polycrystalline silicon film is formed on the semiconductor substrate 10 by a CVD method with the gate insulating film 11 interposed therebetween.

続いて、当該多結晶シリコン膜及びゲート絶縁膜１１に、公知のリソグラフィ技術およびエッチング技術を適用することにより、所定の形状のゲート絶縁膜１１及びゲート電極１２を形成する。ここでは、ゲート電極１２の高さは例えば約１００ｎｍである。また、ゲート電極の幅（ゲート長）は約５０ｎｍ以下であることが好ましく、約３０ｎｍ以下の超微細半導体装置において、本発明の効果はより発揮される。なぜなら、微細化に対応して、コンタクトホールに形成される導電体部分の径が小さくなるため、コンタクトプラグの腐食の影響が大きくなるからである。   Subsequently, by applying a known lithography technique and etching technique to the polycrystalline silicon film and the gate insulating film 11, a gate insulating film 11 and a gate electrode 12 having a predetermined shape are formed. Here, the height of the gate electrode 12 is about 100 nm, for example. The width of the gate electrode (gate length) is preferably about 50 nm or less, and the effect of the present invention is more exhibited in an ultrafine semiconductor device of about 30 nm or less. This is because the diameter of the conductor portion formed in the contact hole is reduced in accordance with the miniaturization, and the influence of corrosion of the contact plug is increased.

次いで、ゲート電極１２が形成された半導体基板１０上に、シリコン窒化膜やシリコン酸化膜、あるいはそれらの積層膜等からなる絶縁膜をＣＶＤ法等により形成する。その後、当該絶縁膜に対して異方性エッチングを施すことにより、ゲート電極１２の側面上に絶縁膜からなるサイドウォールスペーサ１３を形成する。上述のように、ゲート部間距離１４は、１０ｎｍ〜９０ｎｍ程度になっており、１０ｎｍ〜３０ｎｍ程度であればより好ましい。また、図示を省略しているが、半導体基板１０の表面部には、ゲート電極１２とサイドウォールスペーサ１３とをマスクとして半導体基板１０に不純物を導入することにより、不純物濃度が５×１０19／ｃｍ3〜５×１０20／ｃｍ3程度の不純物領域を形成する。当該不純物領域は、ゲート電極１２を構成要素とするトランジスタのソース領域やドレイン領域として機能する。なお、半導体基板１０に導入する不純物は、半導体基板１０の導電型に応じてＮ型またはＰ型の不純物を適宜選択することができる。このような不純物領域は、半導体基板１０のうちゲート電極間に位置する領域にも形成されている。なお、ゲート部間距離１４は約９０ｎｍ以下であることが好ましい。 Next, an insulating film made of a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed on the semiconductor substrate 10 on which the gate electrode 12 is formed by a CVD method or the like. Thereafter, anisotropic etching is performed on the insulating film to form sidewall spacers 13 made of an insulating film on the side surfaces of the gate electrode 12. As described above, the inter-gate portion distance 14 is about 10 nm to 90 nm, and more preferably about 10 nm to 30 nm. Although not shown, impurities are introduced into the semiconductor substrate 10 on the surface portion of the semiconductor substrate 10 using the gate electrode 12 and the sidewall spacer 13 as a mask so that the impurity concentration becomes 5 × 10 19 / An impurity region of about cm 3 to 5 × 10 20 / cm 3 is formed. The impurity region functions as a source region or a drain region of a transistor including the gate electrode 12 as a constituent element. Note that as the impurity introduced into the semiconductor substrate 10, an N-type or P-type impurity can be appropriately selected depending on the conductivity type of the semiconductor substrate 10. Such impurity regions are also formed in regions of the semiconductor substrate 10 located between the gate electrodes. In addition, it is preferable that the distance 14 between gate parts is about 90 nm or less.

本実施形態では、さらに、公知のサリサイドプロセスにより、ゲート電極１２の上面上とソース領域上およびドレイン領域上に、ニッケルシリサイド層（図示せず）を形成する。なお、当該ニッケルシリサイド層は、必ずしも形成される必要はなく、ゲート電極１２を構成する多結晶シリコンの上面、およびソース領域、ドレイン領域を構成する不純物領域（単結晶シリコン）が露出した状態であってもよい。   In the present embodiment, a nickel silicide layer (not shown) is further formed on the upper surface of the gate electrode 12, the source region, and the drain region by a known salicide process. The nickel silicide layer is not necessarily formed, and the upper surface of the polycrystalline silicon constituting the gate electrode 12 and the impurity regions (single crystal silicon) constituting the source region and the drain region are exposed. May be.

次いで、図２（ｂ）に示すように、半導体基板１０上に、ゲート電極１２およびサイドウォールスペーサ１３を被覆する吸湿性絶縁膜１５を形成する。本実施形態では、吸湿性絶縁膜１５として、Ｏ3及びＴＥＯＳを用いたＣＶＤ法等によりＯ3−ＴＥＯＳ膜を形成する。この際に、堆積過程の初期にはＯ3の流量比を大きくし、その後ＴＥＯＳの流量比を大きくする。これにより、上述のように、ゲート部間距離１４が約１０ｎｍ〜９０ｎｍ程度と狭い場合でも、ボイド等の欠陥の発生を抑えつつ、ゲート電極間の隙間を完全に埋め込むことができる。ここでは、半導体基板１０の平坦面でのＯ3−ＴＥＯＳ膜の膜厚がゲート電極１２と同等の高さとなるように吸湿性絶縁膜１５を約１２０ｎｍ程度堆積する。 Next, as shown in FIG. 2B, a hygroscopic insulating film 15 that covers the gate electrode 12 and the sidewall spacer 13 is formed on the semiconductor substrate 10. In the present embodiment, an O 3 -TEOS film is formed as the hygroscopic insulating film 15 by a CVD method using O 3 and TEOS. At this time, the flow rate ratio of O 3 is increased at the beginning of the deposition process, and then the flow rate ratio of TEOS is increased. As a result, even when the distance 14 between the gate portions is as narrow as about 10 nm to 90 nm as described above, the gap between the gate electrodes can be completely buried while suppressing the occurrence of defects such as voids. Here, the hygroscopic insulating film 15 is deposited to about 120 nm so that the film thickness of the O 3 -TEOS film on the flat surface of the semiconductor substrate 10 is equal to that of the gate electrode 12.

本実施形態の方法においては、吸湿性絶縁膜１５の形成後、基板１０を熱処理して吸湿性絶縁膜１５に含まれる水分を脱離させてもよい。なお、後の工程で説明する図２（ｃ）に示す絶縁膜１６形成前に基板１０を熱処理することが好ましい。より具体的には、水分脱離後に長時間放置すると再度吸湿性絶縁膜１５が吸湿するので、絶縁膜１６を成膜するＣＶＤ装置に付属するチャンバー内で脱水した後、大気に開放することなく、絶縁膜１６を成膜することが好ましい。   In the method of this embodiment, after the hygroscopic insulating film 15 is formed, the substrate 10 may be heat-treated to desorb moisture contained in the hygroscopic insulating film 15. Note that it is preferable to heat-treat the substrate 10 before forming the insulating film 16 shown in FIG. More specifically, if the moisture-absorbing insulating film 15 absorbs moisture again after being left for a long time after desorption of moisture, it is dehydrated in a chamber attached to the CVD apparatus for forming the insulating film 16 and is not opened to the atmosphere. The insulating film 16 is preferably formed.

続いて、図２（ｃ）に示すように、吸湿性絶縁膜１５上に絶縁膜１６を形成する。ここでは、絶縁膜１６として、プラズマＴＥＯＳ膜を堆積する。プラズマＴＥＯＳ膜は、例えば、Ｏ2ガスとＴＥＯＳを原料としたプラズマＣＶＤ法により堆積することができる。成膜時の基板温度は例えば３００℃〜４５０℃である。本実施形態では、半導体基板１０の平坦面（凹凸の影響を受けずに平坦な膜を堆積できる面）でのプラズマＴＥＯＳ膜の膜厚を約３５０ｎｍにしている。 Subsequently, as shown in FIG. 2C, an insulating film 16 is formed on the hygroscopic insulating film 15. Here, a plasma TEOS film is deposited as the insulating film 16. The plasma TEOS film can be deposited by, for example, a plasma CVD method using O 2 gas and TEOS as raw materials. The substrate temperature during film formation is, for example, 300 ° C. to 450 ° C. In this embodiment, the film thickness of the plasma TEOS film on the flat surface of the semiconductor substrate 10 (the surface on which a flat film can be deposited without being affected by unevenness) is about 350 nm.

その後、図２（ｄ）に示すように、絶縁膜１６の表面を平坦化する。本実施形態では、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により平坦化を行い、絶縁膜１６を厚さにして約１５０ｎｍ程度研磨する。なお、当該平坦化は、ＣＭＰ法に代えて、ドライエッチングによるエッチバックにより実施することもできる。   Thereafter, as shown in FIG. 2D, the surface of the insulating film 16 is planarized. In this embodiment, planarization is performed by a chemical mechanical polishing (CMP) method, and the insulating film 16 is thickened and polished by about 150 nm. Note that the planarization can be performed by etch back by dry etching instead of the CMP method.

その後、図２（ｅ）に示すように、吸湿性絶縁膜１５及び絶縁膜１６を貫通するコンタクトホール２４、２４ａを形成する。ここでは、３本のゲート電極のうち、図中において右側のゲート電極１２と中央のゲート電極１２との間の半導体基板１０に達するコンタクトホール２４と、左端のゲート電極１２に達するコンタクトホール２４ａとを図示している。   Thereafter, as shown in FIG. 2E, contact holes 24 and 24a penetrating the hygroscopic insulating film 15 and the insulating film 16 are formed. Here, of the three gate electrodes, a contact hole 24 reaching the semiconductor substrate 10 between the right gate electrode 12 and the central gate electrode 12 in the figure, and a contact hole 24a reaching the leftmost gate electrode 12 Is illustrated.

コンタクトホール２４、２４ａは、例えば、絶縁膜１６上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン（例えば、レジストパターン）を形成し、当該マスクパターンを通じて絶縁膜１６および吸湿性絶縁膜１５をドライエッチングすることにより形成することができる。なお、本実施形態では、コンタクトホール２４の直径は約９０ｎｍ以下になっている。コンタクトホール２４、２４ａの径はゲート電極１２の幅よりも広くてもよいし、ゲート電極１２幅と同じでもよい。コンタクトホール２４、２４ａの径は、互いに隣接するゲート電極１２間の距離（あるいはゲート部間の距離）と同程度であってもよいし、ゲート電極１２間の距離（あるいはゲート部間の距離）よりも大きくてもよい。サイドウォールスペーサ１３の一部がコンタクトホール２４形成時にエッチングされても問題はない。なお、ゲート部間の距離は一定である必要はなく、一部のゲート部間の距離がコンタクトホール２４の径と同程度であり、他の一部のゲート部間の距離がコンタクトホール２４、２４ａの径より大きくてもよい。   The contact holes 24 and 24a are formed, for example, by forming a mask pattern (for example, a resist pattern) having an opening at a position where the contact hole 24 is formed on the insulating film 16, and the insulating film 16 and the hygroscopic insulating film through the mask pattern. 15 can be formed by dry etching. In the present embodiment, the diameter of the contact hole 24 is about 90 nm or less. The diameters of the contact holes 24 and 24a may be wider than the width of the gate electrode 12, or may be the same as the width of the gate electrode 12. The diameters of the contact holes 24, 24a may be approximately the same as the distance between the gate electrodes 12 adjacent to each other (or the distance between the gate portions), or the distance between the gate electrodes 12 (or the distance between the gate portions). May be larger. There is no problem even if a part of the sidewall spacer 13 is etched when the contact hole 24 is formed. Note that the distance between the gate portions does not need to be constant, the distance between some of the gate portions is approximately the same as the diameter of the contact hole 24, and the distance between some other gate portions is the contact hole 24, It may be larger than the diameter of 24a.

次に、上記マスクパターンをアッシング等により除去した後、図３（ａ）に示すように、コンタクトホール２４、２４ａ内及び絶縁膜１６の上面上に高密度プラズマ（High Density Plasma(ＨＤＰ)）を使用してシリコン酸化膜（ＳｉＯ2）からなる絶縁膜１７を堆積する。ここでは、コンタクトホール２４の側壁及び底部に沿うように絶縁膜１７をコンフォーマルに堆積する。ＨＤＰ法により膜厚約１０ｎｍのＳｉＯ2が、例えば２００〜２５０℃の処理温度で堆積される。 Next, after the mask pattern is removed by ashing or the like, as shown in FIG. 3A, high density plasma (HDP) is formed in the contact holes 24 and 24a and on the upper surface of the insulating film 16. An insulating film 17 made of a silicon oxide film (SiO 2 ) is deposited by using it. Here, the insulating film 17 is conformally deposited along the side wall and bottom of the contact hole 24. SiO 2 having a film thickness of about 10 nm is deposited by a HDP method at a processing temperature of 200 to 250 ° C., for example.

なお、絶縁膜１７の膜厚は構成材料、プロセスの微細化の程度によって異なり、例えば２ｎｍ以上２０ｎｍ以下の範囲内であることが好ましい。２ｎｍ未満では防湿の効果が少なく、吸湿性絶縁膜１５中の水分がコンタクトプラグに拡散するおそれがある。また、２０ｎｍを越えると防湿の効果は高まるが、絶縁膜１７のうち微細なコンタクトホール２４の底に形成された部分をエッチングで除去して、絶縁膜１７をホール側壁にのみ残すことが困難である。なお、本工程では、絶縁膜１７としては、ＨＤＰ−ＳｉＯ2膜以外にプラズマＣＶＤ−ＴＥＯＳ膜、プラズマＣＶＤ−ＳｉＮ膜、プラズマＣＶＤ−ＳｉＣＮ膜なども使用することが出来る。なお、絶縁膜１７の一部はサイドウォールスペーサ１３に接触していてもよい。 The film thickness of the insulating film 17 varies depending on the constituent material and the degree of miniaturization of the process, and is preferably in the range of 2 nm to 20 nm, for example. If the thickness is less than 2 nm, the moisture-proof effect is small, and moisture in the hygroscopic insulating film 15 may be diffused into the contact plug. Further, if the thickness exceeds 20 nm, the moisture-proof effect is enhanced, but it is difficult to leave the insulating film 17 only on the side wall of the hole by removing the portion of the insulating film 17 formed at the bottom of the fine contact hole 24 by etching. is there. In this step, a plasma CVD-TEOS film, a plasma CVD-SiN film, a plasma CVD-SiCN film, or the like can be used as the insulating film 17 in addition to the HDP-SiO 2 film. A part of the insulating film 17 may be in contact with the sidewall spacer 13.

次に、図３（ｂ）に示すように、絶縁膜１７のうち絶縁膜１６の上面上に形成された部分と、コンタクトホール２４、２４ａの底部上に形成された部分とを、異方性ドライエッチングによって除去する。これにより、コンタクトホール２４の側壁上に絶縁膜１７を、コンタクトホール２４ａの側壁上に絶縁膜１７ａをそれぞれ残す。エッチング後の膜厚は例えば約９ｎｍになっている。また側壁に絶縁膜１７が存在するためホールの開口径は、元々のコンタクトホール２４の開口径を約９０ｎｍであると仮定すると、約７０ｎｍとなる。   Next, as shown in FIG. 3B, the portion of the insulating film 17 formed on the upper surface of the insulating film 16 and the portion formed on the bottoms of the contact holes 24 and 24a are anisotropy. It is removed by dry etching. As a result, the insulating film 17 is left on the side wall of the contact hole 24, and the insulating film 17a is left on the side wall of the contact hole 24a. The film thickness after etching is about 9 nm, for example. Further, since the insulating film 17 is present on the side wall, the opening diameter of the hole is about 70 nm assuming that the opening diameter of the original contact hole 24 is about 90 nm.

その後、図３（ｃ）に示すように、絶縁膜１６の上側及びコンタクトホール２４、２４ａ内にバリアメタル１８を形成した後、コンタクトホール２４、２４ａを導電体３０で埋め込む。ここでは、バリアメタル１８としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を用い、導電体としてタングステン（Ｗ）を順に堆積する。例えば、Physical Vapor Deposition(ＰＶＤ)法により、膜厚約１０ｎｍのＴｉを、例えば２００〜２５０℃の処理温度で堆積する。また、ＣＶＤ法により、膜厚約５ｎｍのＴｉＮを、例えば２００〜３００℃の処理温度で堆積する。また、ＣＶＤ法により、膜厚約２００ｎｍのＷを、例えば２００〜４００℃の処理温度で堆積する。   Thereafter, as shown in FIG. 3C, the barrier metal 18 is formed on the upper side of the insulating film 16 and in the contact holes 24, 24 a, and then the contact holes 24, 24 a are embedded with a conductor 30. Here, titanium (Ti) and titanium nitride (TiN) are used as the barrier metal 18, and tungsten (W) is sequentially deposited as a conductor. For example, Ti having a thickness of about 10 nm is deposited at a processing temperature of, for example, 200 to 250 ° C. by a physical vapor deposition (PVD) method. Further, TiN having a film thickness of about 5 nm is deposited by a CVD method at a processing temperature of 200 to 300 ° C., for example. Further, W having a film thickness of about 200 nm is deposited by a CVD method at a processing temperature of 200 to 400 ° C., for example.

その後、図４（ａ）に示すように、バリアメタル１８及び導電体３０のうちコンタクトホール２４の外部に形成された部分をＣＭＰ等で除去する。また、絶縁膜１６の上面が露出後も研磨を続けて絶縁膜１６を約５０ｎｍ程度除去する。これにより、バリアメタル１８と導電体３０とで構成されたコンタクトプラグ１９と、バリアメタル１８ａと導電体３０ａとで構成されたコンタクトプラグ１９ａとを形成できる。   Thereafter, as shown in FIG. 4A, portions of the barrier metal 18 and the conductor 30 formed outside the contact hole 24 are removed by CMP or the like. Further, polishing is continued even after the upper surface of the insulating film 16 is exposed, and the insulating film 16 is removed by about 50 nm. As a result, a contact plug 19 composed of the barrier metal 18 and the conductor 30 and a contact plug 19a composed of the barrier metal 18a and the conductor 30a can be formed.

次に、図４（ｂ）に示すように、絶縁膜１６の上面上に、層間絶縁膜２１を形成後、層間絶縁膜２１内に上層の配線２２を公知の方法により形成する。これにより、本実施形態の半導体装置が完成する。ここでは、４本の配線２２のうち、図中において右から２番目の配線が、ゲート電極１２と中央のゲート電極１２との間の半導体基板１０に電気的に接続するコンタクトに電気的に接続する場合を示している。本実施形態の製造方法によればコンタクトホール２４の側壁上にのみ絶縁膜１７が存在し、コンタクトホール２４の底面上及び絶縁膜１６の上面上に絶縁膜１７は存在しない。   Next, as shown in FIG. 4B, after forming the interlayer insulating film 21 on the upper surface of the insulating film 16, the upper layer wiring 22 is formed in the interlayer insulating film 21 by a known method. Thereby, the semiconductor device of this embodiment is completed. Here, among the four wirings 22, the second wiring from the right in the drawing is electrically connected to a contact that is electrically connected to the semiconductor substrate 10 between the gate electrode 12 and the central gate electrode 12. Shows when to do. According to the manufacturing method of this embodiment, the insulating film 17 exists only on the side wall of the contact hole 24, and the insulating film 17 does not exist on the bottom surface of the contact hole 24 and the upper surface of the insulating film 16.

以上の工程により形成された半導体装置では、配線２２の信頼性を劣化させる水がコンタクトプラグ１９、１９ａを介して上層の配線２２に到達するのを防ぐことが出来る。そのため、吸湿性絶縁膜１５を含む層間絶縁膜２３にコンタクトプラグ１９、１９ａを形成する場合に、コンタクトプラグ１９、１９ａと電気的に接続する配線２２の腐蝕を抑制し、配線の信頼性を確保することができる。   In the semiconductor device formed by the above steps, water that deteriorates the reliability of the wiring 22 can be prevented from reaching the upper wiring 22 through the contact plugs 19 and 19a. Therefore, when the contact plugs 19 and 19a are formed in the interlayer insulating film 23 including the hygroscopic insulating film 15, the corrosion of the wiring 22 electrically connected to the contact plugs 19 and 19a is suppressed, and the reliability of the wiring is ensured. can do.

なお、本発明は上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、以上では、半導体基板の上面上に形成されたゲート電極同士の狭い隙間にコンタクトを形成する事例について説明したが、本発明は、半導体基板上に複数の突部が形成され、当該突部間にコンタクトプラグを形成する場合でも同様の効果を得ることができる。また、当該突部は、半導体基板の直上に形成された突部に限らず、層間絶縁膜上に形成された突部であってもよい。   The present invention is not limited to the above-described embodiments, and various modifications and applications are possible without departing from the technical idea of the present invention. For example, in the above description, an example in which a contact is formed in a narrow gap between gate electrodes formed on the upper surface of a semiconductor substrate has been described. However, the present invention provides a plurality of protrusions formed on a semiconductor substrate. Similar effects can be obtained even when contact plugs are formed therebetween. The protrusion is not limited to the protrusion formed directly on the semiconductor substrate, but may be a protrusion formed on the interlayer insulating film.

また、以上ではコンタクトホール２４の側壁に絶縁膜１７を形成する例を説明したが、配線と配線を接続する（ビア）プラグを形成するための（ビア）ホールの側壁に絶縁膜１７を形成してもよい。   Further, the example in which the insulating film 17 is formed on the side wall of the contact hole 24 has been described above, but the insulating film 17 is formed on the side wall of the (via) hole for forming a (via) plug for connecting the wiring to the wiring. May be.

また、ゲート電極、サイドウォール、吸湿性絶縁膜、および非吸湿性絶縁膜の材質は、上述の材質に限定されるものではなく適宜変更可能である。また、半導体基板表面やゲート電極表面に必要に応じて設けられる高融点金属シリサイドも、ニッケルシリサイドに限定されるものではなく、他の高融点金属シリサイドであってもよい。さらに、上記実施形態において説明したプロセスは、公知の等価なプロセスに置換可能である。   The materials of the gate electrode, the sidewall, the hygroscopic insulating film, and the non-hygroscopic insulating film are not limited to the above-described materials, and can be changed as appropriate. Further, the refractory metal silicide provided on the surface of the semiconductor substrate or the gate electrode as necessary is not limited to nickel silicide, but may be other refractory metal silicide. Furthermore, the process described in the above embodiment can be replaced with a known equivalent process.

本発明の一実施形態に係る半導体装置は、狭ピッチのゲート電極を有する場合であっても配線の腐蝕を抑え、信頼性の劣化を抑制できるので、種々の電子機器に有用である。   A semiconductor device according to an embodiment of the present invention is useful for various electronic devices because it can suppress corrosion of wiring and suppress deterioration of reliability even when the gate electrode has a narrow pitch.

１０ 半導体基板
１１ ゲート絶縁膜
１２ ゲート電極
１３ サイドウォールスペーサ
１４ ゲート部間距離
１５ 吸湿性絶縁膜
１６、１７ 絶縁膜
１８ バリアメタル
１９ コンタクトプラグ
２１、２３ 層間絶縁膜
２２ 配線
２４ コンタクトホール
３０ 導電体 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Gate insulating film 12 Gate electrode 13 Side wall spacer 14 Distance between gate parts 15 Hygroscopic insulating films 16, 17 Insulating film 18 Barrier metal 19 Contact plug 21, 23 Interlayer insulating film 22 Wiring 24 Contact hole 30 Conductor

Claims (23)

基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜にホールを形成する工程（ｂ）と、
前記ホールの側壁上に、前記第１の絶縁膜よりも水分を通しにくい第２の絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記ホールに導電体を埋め込むことにより、プラグを形成する工程（ｄ）とを備えている半導体装置の製造方法。 Forming a first insulating film on the substrate (a);
Forming a hole in the first insulating film (b);
A step (c) of forming a second insulating film on the side wall of the hole which is less likely to pass moisture than the first insulating film;
After the step (c), a method of manufacturing a semiconductor device comprising a step (d) of forming a plug by embedding a conductor in the hole. 請求項１に記載の半導体装置の製造方法において、
前記工程（ａ）において形成される前記第１の絶縁膜には、水が含有されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the first insulating film formed in the step (a) contains water. 請求項１または２に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記ホールの底部及び側壁に沿うように、前記第２の絶縁膜を形成した後に、前記第２の絶縁膜のうち前記ホールの底部に形成された部分を除去することにより、前記ホールの側壁上に前記第２の絶縁膜を形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the step (c), after the second insulating film is formed along the bottom and side walls of the hole, a portion of the second insulating film formed at the bottom of the hole is removed. The method for manufacturing a semiconductor device, wherein the second insulating film is formed on the side wall of the hole. 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ａ）の後、前記工程（ｂ）の前に、前記第１の絶縁膜の上に前記第１の絶縁膜よりも水分を通しにくい第３の絶縁膜を形成する工程をさらに備え、
前記工程（ｂ）では、前記ホールが前記第１の絶縁膜及び前記第２の絶縁膜を貫通するように形成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 1-3,
After the step (a), before the step (b), the method further includes a step of forming a third insulating film on the first insulating film that is less likely to pass moisture than the first insulating film. ,
In the step (b), the method of manufacturing a semiconductor device, wherein the hole is formed so as to penetrate the first insulating film and the second insulating film. 請求項４に記載の半導体装置の製造方法において、
前記工程（ａ）では、第１のゲート絶縁膜を間に挟んで前記基板上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとをそれぞれ含む複数の第１のゲート部が形成されており、前記第１の絶縁膜は少なくとも前記第１のゲート部間の隙間を埋め込むように形成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
In the step (a), a first gate electrode formed on the substrate with a first gate insulating film interposed therebetween, and a first sidewall formed on a side surface of the first gate electrode A method of manufacturing a semiconductor device, wherein a plurality of first gate portions each including a spacer are formed, and the first insulating film is formed so as to fill at least a gap between the first gate portions. 請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
前記プラグと電気的に接続する配線を形成する工程（ｅ）をさらに備えている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
A method of manufacturing a semiconductor device, further comprising a step (e) of forming a wiring electrically connected to the plug. 請求項５に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第３の絶縁膜に比べて前記第１のゲート部間での埋め込み性が優れている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
The method of manufacturing a semiconductor device, wherein the first insulating film has better embedding property between the first gate portions than the third insulating film. 請求項５または７に記載の半導体装置の製造方法において、
前記工程（ｂ）で形成される前記ホールの径は前記ゲート電極の幅よりも広く、前記工程（ｂ）で形成される前記第２の絶縁膜の一部は、前記第１のサイドウォールスペーサと接触している半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5 or 7,
The diameter of the hole formed in the step (b) is wider than the width of the gate electrode, and a part of the second insulating film formed in the step (b) is the first sidewall spacer. Of manufacturing a semiconductor device in contact with a semiconductor device. 請求項５、７、８のうちいずれか１つに記載の半導体装置の製造方法において、
前記ホールの径は、互いに隣接する前記第１のゲート部間の幅と同程度であり、前記第２の絶縁膜の一部は、前記第１のサイドウォールスペーサと接触している半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 5, 7, and 8,
The diameter of the hole is approximately the same as the width between the first gate portions adjacent to each other, and a part of the second insulating film is in contact with the first sidewall spacer. Production method. 請求項５、７〜９のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ａ）では、第２のゲート絶縁膜を間に挟んで前記基板上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとをそれぞれ含む複数の第２のゲート部が形成されており、前記第１の絶縁膜は少なくとも前記第２のゲート部間の隙間を埋め込むように形成され、
互いに隣接する前記第２のゲート部間の距離は互いに隣接する前記第１のゲート部間の距離よりも狭く、
前記ホールの径は、互いに隣接する前記第２のゲート部間の幅よりも広く、
前記工程（ｂ）において、前記ホールを形成する際には、前記第２のサイドウォールスペーサの一部がエッチングされ、
前記工程（ｃ）で形成される前記第２の絶縁膜の一部は、前記第２のサイドウォールスペーサと接触している半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claim 5, 7-9,
In the step (a), a second gate electrode formed on the substrate with a second gate insulating film interposed therebetween, and a second sidewall formed on a side surface of the second gate electrode A plurality of second gate portions each including a spacer, and the first insulating film is formed so as to fill at least a gap between the second gate portions,
The distance between the second gate portions adjacent to each other is narrower than the distance between the first gate portions adjacent to each other,
The diameter of the hole is wider than the width between the second gate portions adjacent to each other,
In the step (b), when forming the hole, a part of the second sidewall spacer is etched,
A method for manufacturing a semiconductor device, wherein a part of the second insulating film formed in the step (c) is in contact with the second sidewall spacer. 請求項５、７〜１０のうちいずれか１つに記載の半導体装置の製造方法において、
互いに隣接する前記第１のゲート部間の距離は９０ｎｍ以下である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 5 and 7 to 10,
A method of manufacturing a semiconductor device, wherein a distance between adjacent first gate portions is 90 nm or less. 請求項１〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ａ）の後、前記工程（ｂ）の前に、前記基板を熱処理して前記第１の絶縁膜に含まれる水分を脱離させる工程をさらに備えている半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 1-11,
A method for manufacturing a semiconductor device, further comprising the step of heat-treating the substrate to desorb moisture contained in the first insulating film after the step (a) and before the step (b). 請求項１〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
前記第２の絶縁膜の膜厚は２ｎｍ以上２０ｎｍ以下の範囲にある半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 1-12,
A method of manufacturing a semiconductor device, wherein the thickness of the second insulating film is in the range of 2 nm to 20 nm. 請求項１〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ａ）で形成される前記第１の絶縁膜は、Ｏ3とＴＥＯＳを用いたＣＶＤ法により形成されたＯ3−ＴＥＯＳであり、
前記工程（ｃ）で形成される前記第２の絶縁膜は、プラズマＣＶＤ法により形成された絶縁膜である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 13,
The first insulating film formed in the step (a) is O 3 -TEOS formed by a CVD method using O 3 and TEOS,
The method for manufacturing a semiconductor device, wherein the second insulating film formed in the step (c) is an insulating film formed by a plasma CVD method. 基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成されたホールと、
前記ホールの側壁上に形成され、前記第１の絶縁膜よりも水分を通しにくい第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記ホールを埋める導電体からなるプラグとを備えている半導体装置。 A substrate,
A first insulating film formed on the substrate;
A hole formed in the first insulating film;
A second insulating film formed on the side wall of the hole and less likely to pass moisture than the first insulating film;
A semiconductor device comprising: a plug made of a conductor formed on the second insulating film and filling the hole. 請求項１５に記載の半導体装置において、
前記第１の絶縁膜の上に形成され、前記第１の絶縁膜よりも水分を通しにくい第３の絶縁膜をさらに備え、
前記ホールは前記第１の絶縁膜及び前記第３の絶縁膜を貫通している半導体装置。 The semiconductor device according to claim 15,
A third insulating film formed on the first insulating film and less likely to pass moisture than the first insulating film;
The semiconductor device wherein the hole penetrates the first insulating film and the third insulating film. 請求項１６に記載の半導体装置において、
前記基板上にゲート絶縁膜を挟んで設けられたゲート電極と、前記ゲート電極の側面上に形成されたサイドウォールスペーサとを有するゲート部をさらに備えている半導体装置。 The semiconductor device according to claim 16, wherein
A semiconductor device further comprising a gate portion having a gate electrode provided on the substrate with a gate insulating film interposed therebetween and a sidewall spacer formed on a side surface of the gate electrode. 請求項１７に記載の半導体装置において、
前記第１の絶縁膜は前記第３の絶縁膜に比べて前記ゲート部間での埋め込み性が優れている半導体装置。 The semiconductor device according to claim 17,
The first insulating film is a semiconductor device in which embeddability between the gate portions is superior to that of the third insulating film. 請求項１７または１８に記載の半導体装置において、
前記ホールの径は前記ゲート電極の幅よりも広く、前記第２の絶縁膜の一部は、前記サイドウォールスペーサと接触している半導体装置。 The semiconductor device according to claim 17 or 18,
The diameter of the hole is wider than the width of the gate electrode, and a part of the second insulating film is in contact with the sidewall spacer. 請求項１７〜１９のうちいずれか１つに記載の半導体装置において、
前記ホールの径は、互いに隣接する前記ゲート部間の幅と同程度であり、前記第２の絶縁膜の一部は、前記サイドウォールスペーサと接触している半導体装置。 The semiconductor device according to any one of claims 17 to 19, wherein
The diameter of the hole is substantially the same as the width between the adjacent gate portions, and a part of the second insulating film is in contact with the sidewall spacer. 請求項１７〜１９のうちいずれか１つに記載の半導体装置において、
前記ホールの径は、互いに隣接する前記ゲート部間の幅よりも広く、前記ホールは、前記サイドウォールスペーサの一部を露出させており、前記第２の絶縁膜の一部は、前記サイドウォールスペーサと接触している半導体装置。 The semiconductor device according to any one of claims 17 to 19, wherein
The diameter of the hole is wider than the width between the gate portions adjacent to each other, the hole exposes a part of the sidewall spacer, and the part of the second insulating film includes the sidewall. A semiconductor device in contact with a spacer. 請求項１７〜２１のうちいずれか１つに記載の半導体装置において、
互いに隣接する前記ゲート部間の距離は９０ｎｍ以下である半導体装置。 In the semiconductor device according to any one of claims 17 to 21,
A semiconductor device in which a distance between adjacent gate portions is 90 nm or less. 請求項１５〜２２のうちいずれか１つに記載の半導体装置において、
前記第２の絶縁膜の膜厚は２ｎｍ以上２０ｎｍ以下の範囲内にある半導体装置。 The semiconductor device according to any one of claims 15 to 22,
The semiconductor device wherein the thickness of the second insulating film is in the range of 2 nm to 20 nm.
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