JP2011227931A - 記憶デバイス - Google Patents

Abstract

【課題】本発明は、入力信号を受信し、応答して出力信号を運ぶ対応するデータを生成
することができる記憶デバイス（１０）を提供する。
【解決手段】当該デバイスは、その一連続の中の第１のステージ（ステージ１）における入力信号によってトリガーされ、それによって出力信号を生成するためにその一連続に沿って最後のステージまで順次トリガーを起こさせるステージ（２００）を含む。そのデータはその一連続中のそれぞれのステージがその一連続中の後続のステージをトリガーするためにかかる時間間隔で表現される。そのステージを順次トリガーすることが、デバイス（１０）からの出力のためのデータを運ぶ出力信号を生成する。デバイス（１０，８００）は、入力信号に応答してデータを反復して出力するように修正することができる。さらに、デバイス（９００，９４０）は、データを反復する前に遅延を提供し、それによっていくつかのデバイス（９００，９４０）がお互いの動作範囲内で動作するときの衝突に対処できる。
【選択図】図１

Description

本発明は、記憶された情報を呼び掛け（応答指令、interrogation）に応じて出力可能な記憶デバイスに関し、特に、唯一ではない一つの具体例として、電磁放射による遠隔呼び掛けに応じてその中に記憶されたデータを出力可能な記憶デバイスに関する。

従来の遠隔呼び掛け可能な応答装置、例えば、トランスポンダー・タグは、入射された放射を反射する受動的な動作ができ、或いは、放射を受信して対応する応答放射を輻射する能動的な動作ができる。周知のように、能動応答装置が当該装置に記憶されている情報を用い、当該装置から輻射された応答放射を符号化するために、例えば、各装置をユニークに識別する１つ或いは複数の署名コードを用いて応答放射を符号化する。それは、デバイス中に記憶された情報と共に送出される応答放射を符号化する能動応答デバイスとして知られており、例えば、それぞれのデバイスをユニークに１つ以上の署名コードを用いて応答放射を符号化する。

従来の能動応答装置には幾つかの欠点が存在する。即ち、（ａ）機能するために、内部電源、例えばミニチュア・セルを要する、（ｂ）署名コードなど各自にユニークな情報を用いて応答するように構成された場合に、比較的複雑な回路を要する、例えば、専用のマイクロ・コントローラと、署名情報を記憶可能な関連メモリとを使用する必要がある。

本願発明者は、記憶された署名コードを用いて、即ち、記憶デバイスに記憶された情報を用い、マイクロ・コントローラなどのような複雑なコンポーネントを要せずに、能動的に応答することができる記憶デバイスを製造することが実現可能であることを見いだした。これにより、応答装置を安価に製造できる。

本発明の第１の態様によれば、本発明の記憶デバイスは、入力信号を受信し、応答として対応するデータを運ぶ出力信号を生成可能な記憶デバイスであって、前記記憶デバイスは、一連続の回路ステージを有し、前記一連続の回路ステージは、前記一連続の回路ステージの第１のステージにおいて前記入力信号によりトリガーされることによって、前記一連続の回路ステージの最後のステージまでの各ステージを順次トリガーさせて前記出力信号を生成し、前記データは、前記一連続の回路ステージにおける各回路ステージが次の回路ステージをトリガーするのに掛かるそれぞれの時間期間で表される。

以上の発明は、当該一連続の回路ステージがトリガーされる時に、情報を持ち又その情報を順次読み出すことができる利点を有する。

アンテナ、整流ユニット、メモリユニットを有する、本発明の第１の実施形態に係る記憶デバイスの概略を示す図である。 図１の記憶デバイスに用いられる第１のメモリ回路の概略を示す図である。 図１の装置において、図２の回路がトリガーされる場合の電流負荷を示すグラフを示す。 図１の記憶デバイスに用いられる第２のメモリ回路の概略を示す図である。 図１の記憶デバイスに用いられる第３のメモリ回路の概略を示す図であり、該第３のメモリ回路は延伸するＦＥＴチャンネルを共有する回路ステージを含む。 図１の記憶デバイスに用いられる第４のメモリ回路の概略を示す図であり、該第４のメモリ回路の各ステージはシュミット・ゲートを含む。 図１の記憶デバイスに用いられる第５のメモリ回路の概略を示す図であり、該第５のメモリ回路は、各回路ステージにおけるシュミット・ゲートと、回路ステージを繰り返しトリガーさせるフィードバック経路を含む。 アンテナ、整流ユニット、メモリユニットを有する、本発明の第２の実施形態に係る記憶デバイスの概略を示す図である。 図８の記憶デバイスに用いられる第６のメモリ回路の概略を示す図であり、該第６のメモリ回路は、各回路ステージにおけるシュミット・ゲート、回路ステージを繰り返しトリガーさせるフィードバック経路、及び、回路ステージを繰り返しトリガーすることを中断し競合を抑える更なるコンポーネントを含む。 図１の記憶デバイスに用いられる第７のメモリ回路の概略を示す図であり、該第７のメモリ回路はバイモルフ・スイッチング素子を含む。 図１０のバイモルフ素子の空間的な構成の一具体例の概略を示す図である。 １ＧＨｚの周波数のオーダーで動作するためのパッチ・アンテナを設けた本発明に係る記憶デバイスの第３の実施形態の概略を示す図である。 図１２の装置を呼び掛けする呼び掛け装置の概略を示す図である。 図１２の記憶デバイスにおける多重デバイス競合を処理するために適合されたメモリユニットの回路ダイアグラムを示す図である。

好適には、前記一連続の回路ステージは、各回路ステージが一連続の回路ステージ中の前の回路ステージに接続された入力端子と、次の回路ステージに接続された出力端子とを含むように配置され、前記各回路ステージは、前記データを表わす、前記入力端子から前記出力端子までの関連する信号伝播遅延を示す。回路ステージの伝播遅延で情報を表すことから、回路ステージから情報を読み出す時に、伝播遅延は一連続の電流パルスの間の間隔として明確になる利点を有する。

好適には、前記各回路ステージは、伝播遅延を決定する抵抗とキャパシタとを含む。伝播遅延を決定するのに抵抗とキャパシタとを使用することで、回路ステージにデータをプログラミングするに、レーザ・トリミング（laser trimming）を用いて抵抗値と容量値を調整することができる。

好適には、前記各キャパシタは、キャパシタの誘電体として液晶材料を含み、その液晶材料は、それの関連する回路ステージの伝播遅延を設定するために、光学的に調節可能である。液晶材料を使用することで、レーザ照射によりキャパシタの容量値を調整することができるようになる。この液晶材料がバイスタティックの場合は、さらにレーザを照射することによって回路ステージをプログラミングし直すことが可能となる。

本発明に係る記憶デバイスのいくつかの用途においては、当該記憶デバイスは、記憶された情報を繰り返して、該記憶デバイスを呼び掛ける装置に該記憶デバイスに格納された情報を一度以上受信させる機会を与えることが望ましい。従って、好適には、前記一連続の回路ステージは、前記第１のステージから前記最後のステージを接続するフィードバック経路を含み、前記フィードバック経路は、前記入力信号が前記一連続の回路ステージに入力される期間内に、前記一連続の回路ステージに繰り返し前記データを出力させる。

本発明の第１の態様に係る複数の記憶デバイスは、呼び掛け装置の範囲内に動作する場合は、競合の問題が生じ得る。そのため、各記憶デバイスからのデータ出力を中断し、呼び掛け装置に各記憶デバイスからの情報を互いに干渉なく受信する機会を与えることを望ましい。従って、好適には、前記記憶デバイスは、前記受信した入力信号への応答となる前記データの繰り返しを中断する制御手段を含む。

好適には、前記各回路ステージは、各々の前記出力を２値状態の間に切り替え可能である。さらに、好適には、前記各回路ステージは、各々の入力端子から出力端子まで、シュミット・トリガー特性を示す。
２値状態とシュミット・トリガー特性を利用することで、該記憶デバイスは、より確定的な出力を供給することを可能となる。

遠隔呼び掛けに対応するために、好適には、本発明の記憶デバイスは、入力放射を受信し、応答として前記入力信号を生成し、また、前記出力信号を受信し、応答として出力放射を自身から輻射するカップリング手段をさらに有する。該カップリング手段により、遠隔呼び掛けが可能となる。遠隔呼び掛けにより、製品またはパッケージに取り付ける場合に本発明の記憶デバイスが有用になり、例えば、記憶デバイスを呼び掛けることで、この製品またはパッケージに関する情報を確認することができる。

好適には、前記カップリング手段は、前記入力放射を受信し、また、前記出力放射を輻射する、磁気的にカップリングされたループ・アンテナを有する。記憶デバイスは平面カード状をする場合は、ループ・アンテナを使用することが好都合である。この場合、一具体例として、このループ・アンテナはカード上に印刷またはエッチングされたループ状導電性フォイル・トラックとなる。

記憶デバイスにおいて局部な電源、例えば、水銀ボタン・セルを設けることを避けるために、好適には、前記入力信号の一部を、前記回路ステージに電源を供給し又前記回路ステージをトリガーする電気信号に変換する変換手段を有し、前記回路ステージは、前記電気信号に対して可変な負荷を有することにより、前記カップリング手段から反射された、前記出力放射に対応する前記入力放射の部分を変調する。
この変換手段は、記憶デバイスが当該変換手段から受信した放射により電源を供給されることを可能とする。好適には、前記変換手段は、前記入力放射の一部を整流し、単極性の信号を生成する整流手段と、前記単極性の信号をフィルタし、前記電気信号を生成する電荷保存手段とを有する。

本発明の記憶デバイスを従来のマイクロ製造技術により容易に製造することを可能にするために、前記回路ステージはＦＥＴを有し、前記回路ステージは、当該回路ステージに沿って延伸する単独のＦＥＴドレイン・ソースチャンネルを共有することによって結合される。

或いは、本発明の記憶デバイスが半導体不向きな環境に使用される場合、例えば、２００度を超える高温、または、半導体装置をアバランチさせ又はラッチアップさせる高強度のイオン化放射が存在する環境には、好適には、前記各回路ステージは、当該ステージの入力端子における信号に応じて歪み可能な圧電バイモルフ切り替え構造を有し、前記歪みにより、当該ステージの出力端子に前記回路ステージの次の回路ステージをトリガーする信号に生成する。

本発明の第１の態様に係る記憶デバイスは携帯型のトランスポンダー・タグ、例えば、ポータブルな個人認証タグ、に組み込むことができる。

本発明の第２の態様によれば、本発明の呼び掛け装置は、上記本発明の第１の態様に係る記憶デバイス又はタグを呼び掛け可能であり、また、前記記憶デバイスまたはタグに記憶された出力情報を順次受信可能な装置である。

本発明の第３の態様によれば、上記の本発明の第１の態様に係る記憶デバイスに記憶された情報を出力する方法は、（ａ）前記記憶デバイスで入力信号を受信する工程と、（ｂ）入力された信号をによって前記記憶デバイスにおける前記一連続の回路ステージの第１のステージをトリガーし、前記一連続の回路ステージにおける前記第１の回路ステージから最後の回路ステージまでの各ステージを順次トリガーさせ、前記順次トリガーにより対応する出力信号を生成し、前記出力信号は、前記一連続の回路ステージにおける各回路ステージが次の回路ステージをトリガーするのに掛かる時間期間で表されるデータを搬送する工程と、（ｃ）前記出力信号を出力する工程とを有する。

図１を参照すると、本発明の第１の実施形態に係る記憶デバイス１０と、記憶デバイス１０を呼び掛け可能な呼び掛け装置２０が示されている。

記憶デバイス１０は、例えば、ＩＳＯ標準クレジットカードと略同じ物理的な寸法、即ち、長さが８５ｍｍ、幅が５４ｍｍ、厚さが０．８ｍｍのプラスチクカードからなる基板３０を備えている。
記憶デバイス１０はさらに、基板３０の主要面に形成された導電性金属フォイルのトラックの形態で実施されたループ・アンテナ４０を内蔵している。アンテナ４０は整流ユニット５０と接続され、整流ユニット５０はチューニング・キャパシタ５２、高周波整流ダイオード５４、及び蓄積キャパシタ５６を有する。整流ユニット５０は基板３０の主要面に形成された第１の凹部に収納されている。キャパシタ５２は記憶デバイス１０の動作周波数、即ち周波数ｆ０でアンテナ４０で形成されたインダクタンスで共鳴するように構成されている。記憶デバイス１０はさらに基板３０の主要面に形成された第２の凹部に収納されているメモリユニット６０を有する。基板３０の正面に形成された第１と第２の凹部に収納されている整流ユニット５０とメモリユニット６０のために、基板３０の正面は外
側に突起する構成要素のない平面となっている。

呼び掛け装置２０はループ・アンテナ１００を備えており、ループ・アンテナ１００は、チューニング・キャパシタＣ_T１１０と、アンテナ１００を駆動する電子モジュール１２０とに接続されている。キャパシタＣ_Tは周波数ｆ₀でアンテナ１００により形成されたインダクタンスと共に共鳴することができる。

次に図１を参照して、呼び掛け装置２０と記憶デバイス１０の相互的な動作を述べる。呼び掛け装置２０と記憶デバイス１０は、アンテナ１００と４０が互いに電磁的に結合するように、軸Ａ−Ｂに沿って互いに位置合わせされた。モジュール１２０は周波数がｆ₀の信号を生成し、対応する電磁的放射を輻射するアンテナ１００に注入する。当該放射はアンテナ４０で受信され、そこで受信信号を生成する。該受信信号は整流ユニット５０で整流され、蓄積キャパシタ５６の両端に直流電位差を生じる。この電位差はメモリユニット６０に設けられる正電位ラインＶ＋と負電位ラインＶ−の間に印加される。
メモリユニット６０は該電位差によりトリガーされて動作し、整流ユニット５０に時間的に変化する電流負荷を与える。この時間的に変化する電流負荷は、呼び掛け装置２０から記憶デバイス１０に転送される電力量に影響を与える。モジュール１２０は、そこから記憶デバイス１０への電力流を感知することができ、それにより、当該時間的に変化する電流負荷を感知する。

メモリユニット６０に記憶されているデータに従って、メモリユニット６０は整流ユニット５０にこの時間的に変化する負荷を出力する。これにより、この時間的に変化する負荷を通じて、モジュール１２０はメモリユニット６０に記憶されているデータを感知することができる。

呼び掛け装置２０と記憶デバイス１０を様々な応用に用いることができる。例えば、記憶デバイス１０をパッケージに付加して、呼び掛け装置２０が呼び掛けられるようにでき、これによって、該パッケージの自動認識が可能となる。或いは、記憶デバイス１０を認識タグとして用い、呼び掛け装置２０はアクセス・ドアの制御に用いることができる、これによって、記憶デバイス１０は、該アクセス・ドアを介して、アクセス可能な領域のみへのアクセスを認可することを可能にするのに有効である。

次に図２を参照して、メモリユニット６０をより具体的に述べる。メモリユニット６０は第１の回路２００を備えている。回路２００は、整流ユニット５０から供給される正電圧ラインＶ＋と負電圧ラインＶ−に接続されている。さらに、回路２００は、互いに同じ構成のステージからなる１縦列のシリーズを有している。なお、図２の回路図はステージ１〜４だけを示しているが、回路２００はステージ４以降のステージを含んでいる。各ステージは、スイッチ２１０、タイミング抵抗２２０、及びタイミング・キャパシタ２３０を有する。各スイッチは３つの端子Ａ、Ｂ、Ｃを備えており、また、端子Ｃでの電位が端子Ａに対して負である閾値Ｖ_Tより低い場合、即ち、端子ＡとＢが互いに接続されてスイッチが導通状態になる場合を除き、端子ＡとＢは互いに分離され、非導通状態になる。

各ステージは、各々のスイッチ２１０の端子Ａと、各々の抵抗２２０の第１の端部と接続する入力を備えている。また、各ステージは、各々のスイッチ２１０の端子Ｂに接続する出力を備えている。抵抗２２０の第２の端部はスイッチ２１０の端子Ｃ、及びキャパシタ２３０の第１の電極に接続する。キャパシタ２３０の第２の電極はラインＶ−に接続する。

ステージ１の入力端子はラインＶ＋に接続している。ステージ２とその後のステージは、各ステージの入力端子が縦列接続のステージにおける前のステージの出力端子に接続し、各ステージの出力端子が縦続接続のステージにおける次のステージの入力端子に接続する。

次に、図２を参照して回路２００の動作を述べる。最初には、ラインＶ＋とＶ−の間に電位差がない。呼び掛け装置２０から輻射された放射は記憶デバイス１０に受信され、時刻Ｔ１以降ラインＶ＋とＶ−の間に電位差が生じる。この電位差は閾値Ｖ_Tより大きい。最初に、時刻Ｔ１及びその直前に、キャパシタ２３０は放電状態であり、時刻Ｔ１にスイッチ２１０の端子ＣはラインＶ−の電位にセットされる。

時刻Ｔ１に、スイッチ２１０ａの端子ＡはラインＶ＋の電位になり、端子ＣはラインＶ−の電位になっているので、ステージ１は導通状態になっていない。時刻Ｔ１から、抵抗２２０ａを介してキャパシタ２３０ａは充電し始め、最終的にラインＶ＋に対して負である電位Ｖ_Tに達し、この電位でスイッチ２１０ａは導通状態に切り替わり、よって、ステージ１を介してステージ２をラインＶ＋に接続させる。

ラインＶ＋がステージ１を介して回路２００のステージ２に接続される場合に、ステージ２におけるスイッチ２１０ｂの端子ＣはラインＶ−の電位になり、ステージ２における端子ＡはラインＶ＋の電位になっているので、スイッチ２１０ｂは非導通状態である。キャパシタ２３０ｂは抵抗２２０ｂを介して充電し、スイッチ２１０ｂの端子Ｃでの電位はスイッチ２１０ｂの端子Ａでの電位との差がＶ_T以内であり、電位Ｖ_Tではスイッチ２１０ｂは導通状態に切り替わり、よって、ステージ１と２を介してステージ３をラインＶ＋に接続させる。そして、全部のステージはラインＶ＋に接続されるまで、この縦続接続におけ
る次のステージは、前段のステージを介して、順次ラインＶ＋に接続される。このシリーズにおける各ステージは前段のステージを介してラインＶ＋に接続されているので、各ステージのキャパシタ２３０は各々の抵抗２２０を介してラインＶ＋により充電されるときに、回路２００によりラインＶ＋から取り出した電流Ｉ_Lは、指数的に減衰パルス状に変動する。

回路２００に記憶する情報の複雑性に従い、回路２００を修正し、必要に応じて２つ又はより多くのステージを回路２００に組み込むことができる。また、各ステージにおいて非導通状態と導通状態を切り替えるための伝播遅延が互いに異なるように、抵抗２２０とキャパシタ２３０のそれぞれの値を選択することができる。従って、この伝播遅延は、間接的に電流Ｉ_Lにおけるパルスを感知する呼び掛け装置２０に情報を搬送することができる。

図３は、呼び掛け装置２０にトリガーされる時、回路２００の電流負荷のグラフ３００を示す。グラフ３００は、時間の経過を左側から右側への位置変化で示す水平軸３１０と、アンテナ４０で受信した入力放射の強度及び回路２００が吸収した電流Ｉ_Lにそれぞれ対応する２つの縦軸３２０と３３０とを含む。カーブ３４０と３５０は、それぞれ軸３３０と軸３２０に対応する。

時刻Ｔ１以前に、記憶デバイス１０において受信した呼び掛け装置２０からの入力放射はゼロである。その結果、時刻Ｔ１以前に、回路２００は電流を要求しない。時刻Ｔ１に、呼び掛け装置２０は放射を輻射し始め、カーブ３５０が示すように、該放射はパワーレベルＲ_Iでアンテナ４０において受信される。該放射が時刻Ｔ１以降にも持続される。

時刻Ｔ１及びその直後に、キャパシタ５６は充電し始め、抵抗２２０ａを流れてキャパシタ２３０ａを充電する電流に対応する電流ピーク４００にやや緩やかな立ち上がりを生じる。ステージ１を通過するための伝播遅延Ｄ１の期間に、具体的に、キャパシタ２３０ａでの電位とラインＶ＋との電位差がＶ_Tより小さくなる時刻Ｔ２まで、電流ピーク４００は指数的に減少する。

時刻Ｔ２に、スイッチ２１０ａは導通状態に切り替わり、抵抗２２０ｂを介して充電されるキャパシタ２３０ｂに対応する第２の電流ピーク４１０を生じる。ステージ２を通過するための伝播遅延Ｄ２の期間に、具体的には、キャパシタ２３０ｂでの電位とラインＶ＋との電位差がＶ_Tより小さくなる時刻Ｔ３まで、電流ピーク４１０は指数的に減少する。

時刻Ｔ３に、スイッチ２１０ｂは導通状態に切り替わり、抵抗２２０ｃを介して充電されるキャパシタ２３０ｃに対応する第３の電流ピーク４２０を生じる。ステージ３を通過するための伝播遅延Ｄ３の期間に、具体的には、キャパシタ２３０ｃでの電位とラインＶ＋との電位差がＶ_Tより小さくなる時刻Ｔ４まで、電流ピーク４２０は指数的に減少する。

時刻Ｔ４に、スイッチ２１０ｃは導通状態に切り替わり、抵抗２２０ｄを介して充電されるキャパシタ２３０ｄに対応する第４の電流ピーク４３０を生じる。ステージ４を通過するための伝播遅延Ｄ４の期間に、具体的には、ステージ５（不図示）のキャパシタ２３０ｄでの電位とラインＶ＋との電位差がＶ_Tより小さくなる時刻Ｔ５まで、電流ピーク４３０は指数的に減少する。

ステージ２〜４についての説明と同じように、連続的なトリガー過程は回路２００におけるその後のステージにも続く。伝播遅延Ｄ１〜Ｄ４及びその後のステージの伝播遅延を制御することによって、情報が回路２００の電流要求値の形態で運ばれ、呼び掛け装置２０はこの電流を情報として感知する。

遅延期間Ｄ１〜Ｄ４は時刻Ｔ１以降にアンテナ４０で受信した入力放射の強度に影響される。入力放射の強度が増大する場合に、ラインＶ＋とラインＶ−の間の電位差は閾値Ｖ_Tに対して増大するので、遅延期間Ｄ１〜Ｄ４も増大する。逆に、ラインＶ＋とラインＶ−の間の電位差は閾値Ｖ_Tより小さい場合に、回路２００は正しく動作せず、データを読み出せない。

図４は、回路２００を代替して、メモリユニット６０に組み込む第２の回路５００を示す。図４においてステージ１〜３しか示されていないが、回路５００は３つ以上のステージを含んでいる。各ステージは、ｐチャンネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）ＴＲと、キャパシタＣと、抵抗Ｒを備えており、例えば、ステージ１は、ＭＯＳＦＥＴ ＴＲ１と、抵抗Ｒ１と、キャパシタＣ１とを含む。

各ステージは、ＭＯＳＦＥＴ（ＴＲ）のソース電極Ｓ、キャパシタＣの第１の電極に接続している入力端子を有する。キャパシタＣの第２の電極は、ＭＯＳＦＥＴ（ＴＲ）のゲート電極Ｇ、抵抗Ｒの第１の電極に接続している。抵抗Ｒの第２の電極は、ラインＶ−に接続している。さらに、各ステージは、ＭＯＳＦＥＴ（ＴＲ）のドレイン電極Ｄに接続している出力端子を有する。ラインＶ＋はステージ１の入力端子に接続し、ステージ１の出力端子はステージ２の入力端子に接続し、ステージ２の出力端子はステージ３の入力端子に接続し、以下も同様である。

回路５００における各ステージは同一であり、ただし、各ステージが互いに異なる伝播遅延を持たせ、各ステージの伝播遅延に情報を記録するように、各ステージの抵抗ＲとキャパシタＣの値は別々に選択される。

次に、図４を参照して回路５００の動作を述べる。呼び掛け装置２０から放射が輻射され、記憶デバイス１０に受信されて整流され、時刻Ｔ_AにラインＶ＋とＶ−の間に電位差が生じる。時刻Ｔ_A及びその直前に、関わる全てのキャパシタＣは放電されたので、ＭＯＳＦＥＴ（ＴＲ）は非導通状態にある。

時刻Ｔ_A以降、ＴＲ１のゲート電極ＧがＴＲ１のソース電極Ｓに関してＴＲ１の閾値電圧に対応する量以内に低くなるまで、キャパシタＣ１は、接続されているＲ１を通して充電される。時刻Ｔ_Bに、この閾値電圧でＭＯＳＦＥＴ（ＴＲ１）のソース電極Ｓとドレイン電極Ｄは導通し始め、ステージ１を介してステージ２をラインＶ＋に接続する。
次に、キャパシタＣ２両端の電圧がＴＲ２の閾値電圧を上回るまで、ステージ２におけるキャパシタＣ２は、接続されているＲ２を通して充電される。時刻Ｔ_Cに、この閾値電圧でＭＯＳＦＥＴ（ＴＲ２）のソース電極Ｓとドレイン電極Ｄは導通し始め、ステージ１とステージ２を介してステージ３をラインＶ＋に接続する。
次に、キャパシタＣ３両端の電圧がＴＲ３の閾値電圧を上回るまで、ステージ３におけるキャパシタＣ３は、接続されているＲ３を通して充電される。時刻Ｔ_Dに、この閾値電圧でＭＯＳＦＥＴ（ＴＲ３）のソース電極Ｓとドレイン電極Ｄは導通し始め、ステージ１〜３を介してステージ４（図示せず）をラインＶ＋に接続する。
その後も同様である。

回路５００における各ステージは前段のステージにトリガーされるたびに、ラインＶ＋から指数的に減衰する電流パルスが抽出される。回路５００は微細加工ができ、また、抵抗ＲとキャパシタＣをレーザで切断でき、従って、ラインＶ＋から抽出される電流パルスの間隔として明確となる、回路５００における各ステージ回路の伝播遅延として表されるデータを回路５００にコード化することができる利点を有する。

回路５００を微細加工する場合に、回路５００を図５に示すような第３の回路６００の形にするのは便利である。図５において、回路５００の各ＭＯＳＦＥＴのチャンネルは１つの連続するチャンネル領域６１０として加工されている。回路５００のソース電極は第３の回路６００における接続領域、例えば、領域６２０で実現されている。回路５００のゲート電極は、連続するチャンネル領域６１０に沿った絶縁ゲート電極、例えば、ゲート電極６３０で実現されている。回路５００と同じように、回路６００の各ステージは伝播遅延を決定する抵抗とキャパシタを含み、例えば、回路６００におけるステージ１は伝播遅延を決定する抵抗６４０とキャパシタ６５０を含む。これらの抵抗を低い濃度でドープされたポリシリコン・トラッキング（lightly doped polysilicon tracking）で実現することができ、また、これらのキャパシタを、ラインＶ−の電位に維持されている回路６００の基板に対する結合容量として形成することができる。従って、ポリシリコン・トラックは露出され、回路６００にデータをプログラミングするために、レーザ・トリミングできる状態になる。

回路２００、５００、６００において、長い回路の縦続接続の中に第１のステージと遠く離れているステージが多くの前段ステージにフィードされる問題がある。また、導通状態では、各ステージを通して電圧降下があるので、回路２００、５００、６００に組込み可能なステージ数に最大限が存在する。それ故に、動作中に、長い回路シリーズに遠く離れているステージが受けた電位はラインＶ＋より低い。このステージ数の最大限に対応するために、図６は代替の第４の回路７００を示している。回路７００を記憶デバイス１０におけるメモリユニット６０に組み込むことができる。

図６において、回路７００は縦続接続で構成されるステージ１〜８を備えている。例えば、ステージ１は参照番号７１０、ステージ５は参照番号７２０でそれぞれ表されている。ステージ１〜８は同一であるが、各ステージは互いに異なる信号伝播遅延を有するように調整されている。ステージ１（７１０）は、シュミット・ゲート７５０、抵抗７６０、及びキャパシタ７７０を備えている。ステージ１はゲート７５０の入力に接続する入力を含み、また、ステージ１はキャパシタ７７０の第１の電極及び抵抗７６０の第１の端部に接続する出力を含む。抵抗７６０の第２の端部は、ゲート７５０の出力に接続し、キャパシタ７７０の第２の電極はラインＶ−に接続する。また、ゲート７５０はラインＶ＋とラインＶ−にそれぞれ接続する正電源端子と負電源端子を有する。

ステージ１（７１０）の入力端子は抵抗７８０の第１の端部及びキャパシタ７９０の第１の電極に接続し、キャパシタ７９０の第２の電極と抵抗７８０の第２の端部はそれぞれラインＶ＋とＶ−に接続している。ステージ１の出力端子は、ステージ２の入力端子に接続し、ステージ２の出力端子は、ステージ３の入力端子に接続し、このように、ステージ８まで接続される。ステージ８の出力端子は次に接続されていない。

ステージ１〜８における各ゲートは、およそラインＶ−とラインＶ＋の電位に相当する２値の出力信号を供給し、また、各々の入力端子ではヒステリシス特性を示している。この特性は論理回路設計に精通する専門家にとっては周知のものである。

次に、記憶デバイス１０に組み込まれ、呼び掛け装置２０に呼び掛けられた回路７００の動作を述べる。最初に、呼び掛け装置２０は放射を輻射せず、キャパシタ７９０とステージ１〜８における各キャパシタはすべて放電される。時刻Ｔａに、呼び掛け装置２０は放射を輻射し始め、該放射は記憶デバイス１０に受信され、受信信号を生成する。整流ユニット５０は該信号を整流し、ラインＶ−とＶ＋の間に電位差を生じさせる。時刻Ｔａ以降、キャパシタ７９０は、抵抗７８０を介してラインＶ＋より充電し始める。キャパシタ７９０の両電極間の電圧はゲート７５０のヒステリシス閾値を上回る時に、ゲート７５０の出力信号は、およそラインＶ−の電位に相当する最初のバイナリ状態から、およそラインＶ＋の電位に相当する他のバイナリ状態に切り替わる。ゲート７５０の出力状態の変化は、ゲート７５０の出力より抵抗７６０を介してキャパシタ７７０を充電させる。キャパシタ７７０両側の電圧はステージ２におけるゲートのヒステリシス閾値を上回る時に、このステージ２におけるゲートは、その出力信号をおよそラインＶ−の電位に相当する最初のバイナリ状態から、およそラインＶ＋の電位に相当する他のバイナリ状態に切り替える。それ故に、ステージ２は接続されている抵抗とキャパシタを充電し、順に、ステージ３をトリガーする。同じように、ステージ８までの各ステージもトリガーする。

１つのステージはトリガーされて、そのゲート出力信号を初期のバイナリ状態から他のバイナリ状態に切り替えるたびに、ラインＶ＋から指数的に減衰する電流パルスが回路７００により抽出される。これらステージに生成された電流パルスは呼び掛け装置２０に感知され、回路７００を組み込んだ記憶デバイス１０から情報を受信する。

各ステージはラインＶ＋から直接に電源信号を引き出すので、後段のステージは複数の前段ステージから電源を供給されることなく、従って、必要に応じて多くのステージ、例えば、８より多くのステージを回路７００に組み込むことができるようになる。レーザ・トリミングを施し、例えば認識署名コードなどのデータを回路７００にプログラミングすることができる、いわゆる低い濃度でドープされたポリシリコン・トラッキング（lightly doped polysilicon tracking）で各ステージのタイミング抵抗、例えば、抵抗７６０を実現することで、これらのステージをシリコン集積回路に微細加工することができる。

多くの実用状況において、たとえば、バースト干渉源が存在し、呼び掛け装置２０の動作に干渉する状況において、放射が呼び掛け装置２０から輻射され、回路７００を内蔵した記憶デバイス１０に受信される間に、回路７００がプログランミングされた情報を繰り返すことができることが望ましい。情報の繰り返しを達成するために、回路７００を図７に示された第５の回路８００に変更すれば良い。

図７において、回路８００は、ドット線内に示された回路７００、及び入力端子がステージ８の出力端子に接続し、出力端子がラインＶ＋に接続していた抵抗７８０の一方の端部に接続する反転シュミット・ゲート８２０を備えている。電位差がラインＶ−とＶ＋の間に印加される時に、指数的に減衰する電流パルスがラインＶ＋から連続的に抽出され、従って連続的に呼び掛け装置２０で検出できるように、ゲート８２０は回路８００内のトリガーを維持する。

呼び掛け装置２０、及び記憶デバイス１０とほぼ同様の複数のデバイスが存在する状況において、この複数のデバイスが同時に呼び掛け装置２０にトリガーされるという潜在的な競合の問題が発生する恐れがある。このような競合を解決するために、これらのデバイスを変更し図８と図９に示された形を取ることができる。

図８において、本発明の第２の実施形態に係る記憶デバイス９００を示す。記憶デバイス９００は、記憶デバイス１０と同じように、基板３０とアンテナ４０を含む。記憶デバイス９００はさらに修正された整流ユニット９１０とメモリユニット９４０とを備えている。整流ユニット９１０はキャパシタ５２、５６とダイオード５４、及び第２のダイオード９２０と負荷抵抗９３０を備えている。キャパシタ５２，５６とダイオード５４は整流ユニット５０での接続方法と同じように接続され、アンテナ４０よりラインＶ＋とＶ−に電圧を供給する。ダイオード９２０のアノードはダイオード５４のアノードと接続され、また、ダイオード９２０のカソードはラインＤ＋及び抵抗９３０の第１の端部に接続され、抵抗９３０の第２の端部はラインＶ−に接続される。

記憶デバイス９００において、ラインＶ−，Ｖ＋，Ｄ＋は、アンテナ４０と離れている基板３０の端部に位置する凹部に収納されたメモリユニット９４０に接続する。動作中に、デバイス９００が呼び掛け装置２０に呼び掛けられた時に、ユニット９１０はラインＶ−とＶ＋の間にＤＣ電位差を供給する。また、ラインＶ−に対して、脈動単極性信号がラインＤ＋に供給される。

メモリユニット９４０は図９に図解された第６のメモリ回路９５０を含む。回路９５０は、ドット線９６０内に含まれた回路７００、及び反転シュミット・ゲート９８０、第１、第２のＭＯＳＦＥＴ（ＦＥＴ１、ＦＥＴ２）、抵抗Ｒ１、キャパシタＣ１、最後にパルス生成器９７０を備えている。各ＭＯＳＦＥＴはソース電極Ｓ１、ドレイン電極Ｓ２、及びゲート電極Ｇを備えている。回路９５０には、図７においてラインＶ−に接続された回路７００の端子Ｅ１とＥ２の和は、パルス生成器９７０の第１の端子Ｊ１に接続される。パルス生成器９７０の第３の端子はさらにラインＶ＋に接続され、第４の端子Ｊ４はラインＶ−に接続される。また、パルス生成器９７０の第２の端子Ｊ２はＭＯＳＦＥＴ ＦＥＴ２のゲート電極に接続される。ＦＥＴ２のソース電極Ｓ１はラインＤ＋に接続される。

ＦＥＴ２のドレイン電極Ｓ２はゲート９８０の入力端子、キャパシタＣ１の第１の電極、また、抵抗Ｒ１を介してＦＥＴ１のドレイン電極に接続される。キャパシタＣ１の第２の電極はラインＶ−に接続される。また、ＦＥＴ１のソース電極はラインＶ＋に接続される。ゲート９８０の出力端子は抵抗７８０のキャパシタ７９０と離れた端部に接続され、ＦＥＴ１のゲート電極Ｇは回路７００のステージ８の出力端子に接続される。

次に、呼び掛け装置２０に呼び掛けられるデバイス９００に組み込んだ回路９５０の動作を述べる。放射が呼び掛け装置２０から出力されると、デバイス９００におけるアンテナ４０に受信される。当該放射によりアンテナ４０において受信信号が生成され、整流ユニット９１０で処理され、ラインＶ−とＶ＋の間に電位差を生成し、アンテナ４０で受信された放射の周波数でラインＤ＋において脈動単極性信号を生成する。ラインＶ−とＶ＋の間に電位差が生じるとすぐに、回路９５０は動作可能となり、回路９５０における回路７００がトリガーされる。ステージ８がトリガーされ、ＦＥＴ１のゲート電極ＧがおよそラインＶ＋の電位に引き上げられるまで、ステージ１〜８は順次トリガーされる。それにより、ＦＥＴ１はラインＶ＋の電位を抵抗Ｒ１に印加し、キャパシタＣ１を充電する。

しかし、キャパシタＣ１への充電は、キャパシタＣ１がＦＥＴ２を介して周期的にラインＤ＋に接続されることで、ＦＥＴ２を介してキャパシタＣ１へ注入される、または、キャパシタＣ１から除去される電荷にも影響される。ＦＥＴ２は、回路７００がラインＶ＋より指数的に減衰する電流パルスを抽出するたびにトリガーされるパルス生成器９７０により周期的にトリガーされる。それ故、ラインＤ＋での信号は有効にサンプリングされ、ステージ８がトリガーされた後に回路７００の再トリガーを遅延する効果を奏する。これにより、回路９５０によってラインＶ＋から抽出される電流パルスは、無動作期間に区切られたバーストとなる。この無動作期間は呼び掛け装置２０が連続的に放射を輻射する場合であっても発生し、また、この無動作期間は他の呼び掛け装置２０に応答するデバイス
に対して非同期であり、従って、唯一のデバイスが呼び掛け装置２０から輻射された放射に応答する時間間隔が得られる。この間隔により呼び掛け装置２０が呼び掛け範囲内に動作する複数のデバイス９００と同様のデバイスの間の競合を克服する方法が得られる。

図１と図２に戻り、回路２００を有するデバイス１０を、代わりに機械的に切り替わる構成要素にすることができる。機械的に切り替わる構成要素を用いる利点は次の通りとなる：
（ａ）パルス状の高い強度の電界、または、例えば、Ｘ線やガンマ線のようなイオン化放射を受けるＭＯＳＦＥＴ系回路に悪影響を与えるラッチアップから開放される。
（ｂ）シリコン バイポーラ及びＭＯＳＦＥＴ半導体の構成要素が熱による暴走が問題となる２００度を超える高温環境においても動作可能である。

図１０において、本発明に係る第７のメモリ回路１１００が示されている。回路２００の代わりに回路１１００をメモリユニット６０に導入することで、回路１１００を記憶装置１０に組み込むことができる。図１０の回路図において最初の３ステージのみが図示されているが、回路１１００は一連続のステージを含む。各ステージは長細い圧電バイモルフ素子、抵抗、及びキャパシタを含み、例えば、ステージ１は圧電バイモルフ素子１１１０、抵抗Ｒ１、及びキャパシタＣ１を含む。また、回路１１００はステージ１の入力端子に接続する抵抗Ｒ０とキャパシタＣ０を含む。

各バイモルフ素子の第１の端部は基板に固定され、第１の端部と離れている第２の端部は、該素子の下部表面と上部表面の間の厚さを通して横方向に生成された電界に応答して曲がることができる。また、各バイモルフ素子は、その上面にバイモルフの長さ方向に配置された第１の上部金属化導電トラックを備えている、例えば、ステージ１における素子１１１０に、ラインＶ＋に接続するトラック１１４０がある。
また、各バイモルフ素子は、その上面にバイモルフの長さ方向に配置された第２の上部金属化導電トラックを備えている、例えば、ステージ１における素子１１１０のトラック１１３０がそのステージのバイモルフの入力端子に接続されている。各素子は、さらにその下面の長さ方向に配置された、ラインＶ−に接続する第３の金属化導電トラックを備えている、例えば、ステージ１におけるバイモルフ素子１１１０は、その下面の長さ方向に配置された金属化導電トラック１１２０を有する。

各ステージはさらにコンタクト・ポイントＰを備えており、バイモルフ素子の第２の端部が上方へポイントＰに向かって十分曲がる時に、コンタクト・ポイントＰがこのステージのバイモルフ素子の第１のトラックと電気的に接触することができる。第２のトラックがラインＶ−の電位に対して正の電位を印加される時に、このような上向きの曲がりが起きる。各ステージに、ポイントＰはこのステージの抵抗、例えば、ステージ１の抵抗Ｒ１を介して、このステージのキャパシタ、例えば、ステージ１のキャパシタＣ１の第１の電極に接続され、また、ポイントＰはこのステージの出力端子に接続される。このキャパシタの第２の電極はラインＶ−に接続されている。

抵抗Ｒ０の第１の端部はラインＶ＋に接続され、同じように、キャパシタＣ０の第１の電極はラインＶ−に接続されている。抵抗Ｒ０の第２の端部はキャパシタＣ０の第２の電極、及びステージ１の入力端子に接続されている。ステージ１の出力端子はステージ２の入力端子に接続され、ステージ２の出力端子はステージ３の入力端子に接続され、その次も同様である。

次に、呼び掛け装置２０に呼び掛けられた時に、記憶デバイス１０に組み込まれた回路１１００の動作を述べる。
最初に、呼び掛け装置２０は放射を輻射せず、回路１１００における全部のキャパシタは放電状態であり、各ステージのバイモルフ素子は曲がらず、各々のコンタクト・ポイントＰと接触しない。時刻Ｑ１に、呼び掛け装置２０は放射を輻射し始め、該放射は記憶デバイス１０のアンテナ４０に受信され、受信信号が生成される。整流ユニット５０は該受信信号をラインＶ−とＶ＋の間の電位差に変換する。この電位差は、キャパシタＣ０を抵抗Ｒ０を介してラインＶ＋の電位に向けて充電させ、回路１１００を活性化させる。キャパシタＣ０が充電されている間に、バイモルフ素子１１１０はコンタクト・ポイントＰに向けて上方に曲がり、最後にコンタクト・ポイントＰと接触し、それゆえ、抵抗Ｒ１とラインＶ＋を接続する。そして、キャパシタＣ１が抵抗Ｒ１を介してラインＶ−の電位に向
けて充電し始め、ステージ２のバイモルフ素子を上方に曲げ、最後にコンタクト・ポイントＰと接触する。そして、ステージ２はステージ３をトリガーし、そして、ステージ３はステージ４（不図示）をトリガーする。その後も同様である。バイモルフ素子はコンタクト・ポイントＰと接触するたびに、ラインＶ＋から指数的に減衰する電流パルスが抽出される。これらの電流パルスは呼び掛け装置２０に感知され、それにより、呼び掛け装置２０は、記憶デバイス１０から、回路１１００に格納された各ステージの伝播遅延に対応する情報を受信する。

各ステージは、データを回路１１００に記録するための伝播遅延が互いに異なるように配置することができる、各ステージにおける伝播遅延は、各ステージの抵抗を切断する、または、各ステージのキャパシタを変更する、または、両方ともに行なうことにより変えられる。

図１１は、図１０に示された回路１１００におけるステージ１とステージ２のバイモルフ素子の空間的な構成の一具体例（参照番号１２００で表される）を図解している。
各バイモルフ素子、たとえば、素子１１１０の一方の端部が基板１２２０に固定される。また、各コンタクト・ポイントＰは、突き出る領域、例えば、領域１２１０となっており、コンタクト・トラック、例えば、トラック１２１５を含んでいる。該トラック１２１５は、バイモルフ素子が十分曲がる時に、該素子の第１のトラックと接触することができる。抵抗Ｒ０、Ｒ１、Ｒ２とキャパシタＣ０、Ｃ１は、バイモルフ素子が基板１２２０に固定される箇所に隣接する領域に設置されている。

前述の図１に示すように、記憶デバイス１０はループ・アンテナ４０を含む。該ループ・アンテナ４０は、約２０ＭＨｚより低い周波数で放射−磁界結合（radiation H-field coupling）により、入射される放射を受信するのに有効である。放射の周波数が２０ＭＨｚを超える場合は、アンテナ４０が次第に入射する放射の電界成分に応答する。入射する放射の周波数が２０ＭＨｚよりはるか高い場合は、例えば、８６８Ｈｚ〜２．４５ＧＨｚの周波数領域において、λ／２パッチ・アンテナと折返しダイポール・アンテナは技術的により適切となる。図１２は、記憶デバイス１０の一修正例１４００を図解している。この修正されたデバイスは絶縁基板１４１０、基板１４１０上に形成される金属薄膜パッチ・アンテナ１４２０、基板１４１０における凹部にそれぞれ収納されている整流ユニット１４３０と、メモリユニット１４４０を備えている。 基板１４１０は、前述したＩＳＯ標準クレジットカードとほぼ同様な寸法を有するが、必要に応じて他のサイズにしても良い。周波数がおよそ１ＧＨｚの入射放射を受信することが必要となる場合は、修正されたデバイス１４００は、パッチ・アンテナ１４２０が２ｃｍ×３ｃｍオーダーの寸法を有することを要求するが、正確な寸法は基板１４１０の材質の誘電率に依存する。

１ＧＨｚオーダーの比較的高い周波数の場合は、修正されたデバイス１４００によるローディング効果（loading effect）は、キャリア周波数ｆ０が１５ＭＨｚである放射による呼び掛けについて受信、また、応答することができる記憶デバイス１０と比べれば、それほど顕著ではない。その結果、修正されたデバイス１４００を呼び掛ける呼び掛け装置が相応してより感度の高いものが必要となる。修正されたデバイス１４００において、アンテナ１４２０がそれにマッチングする整流ユニット１４３０に対して出力インピーダンスを有する。その結果、呼び掛け放射に搬送され、修正されたデバイス１４００で受信された殆ど全部の電力が整流ユニット１４３０で整流され、電力としてメモリユニット１４４０に供給され、修正されたデバイスにおける整流ユニット１４３０、メモリユニット１４４０は、デバイス１０における整流ユニット５０，メモリユニット６０とそれぞれ同様な配置を有する。しかし、整流ユニット１４３０はアンテナ１４２０に対して高周波負荷を示し、該高周波負荷は、記憶デバイス１４４０がトリガーされる時に整流ユニット１４３０に対して示した直流負荷の関数となる。それ故に、メモリユニット１４４０がトリガーされる時に示す電気負荷は時間の関数であるので、整流ユニット１４３０が相応して入力インピーダンスを変えることによってそれに応答する。このようなインピーダンスの変化は、修正されたデバイス１４００で受信された呼び掛け放射の無視できない部分が反射されることを招く。修正されたデバイス１４００から反射された放射は呼び掛け機器に受信され、この呼び掛け機器は、呼び掛け放射に対して反射された放射の位相と振幅を測定することにより、反射された放射における符号化された時間変動を検出し、それにより、修正されたデバイス１４００の有無を検出する。

次に、図１３を参照して前述の呼び掛け機器をさらに説明する。デバイス１４００に呼び掛ける呼び掛け機器を広く参照番号１５００で表す。呼び掛け機器１５００は出力端子Ｕ０において参照信号を生成する参照信号生成器１５１０を備え、出力端子Ｕ０は、パワー・バッファ増幅器１５２０を介してトランスミッター・パッチ・アンテナ１５３０に接続し、また、第１の信号スプリッター１５４０の入力端子にも接続する。信号スプリッター１５４０は、２つの出力端子Ｕ１，Ｕ２を含み、動作中に、スプリッター１５４０に入力される信号は、同様に出力端子Ｕ１とＵ２に結合され、出力端子に結合されたこれらの信号は、位相が互いに同一である。出力端子Ｕ１，Ｕ２は、それぞれミキサー１５５０、１５６０の第１の入力端子に結合される。

また、呼び掛け機器１５００は、出力が高周波数増幅器１５８０を介して第２のスプリッター１５９０の入力端子に接続する受信機パッチ・アンテナ１５７０を含む。第２のスプリッター１５９０は、方向性結合器、或いは、ブランチ結合器として実施され、それは動作において、増幅器１５８０から入力信号を受信し、この受信した信号をほぼ同様に出力端子Ｕ４とＵ５に結合する。出力端子Ｕ５に結合された受信信号の部分は、出力端子Ｕ４に結合された受信信号の部分に対して、位相が９０°だけシフトされ、即ち、π／２ラジアンだけシフトされる。出力端子Ｕ４，Ｕ５は、それぞれミキサー１５５０、１５６０の第２の入力端子に結合される。ミキサー１５５０、１５６０の出力端子Ｕ６，Ｕ７は、処理ユニット１６００の入力端子Ｉ，Ｑにそれぞれ結合される。処理ユニット１６００は、入力端子Ｉ，Ｑから入力される信号を受信し、修正されたデバイス１４４０が示す時間的に符号化された反射率に対応する、それらの相対位相と相対振幅の時間変化を測定可能であり、このような時間的に符号化された反射率と処理ユニット１６００に記録されたコード・テンプレートとを相互相関させるディジタル信号プロセッサ（ＤＳＰ）１６１０を含む。ディジタル信号プロセッサ（ＤＳＰ）１６１０は、修正されたデバイス１４００が呼び掛け機器１５００に認識されたか否かを示す出力ＤＥＴをさらに備えている。

次に、図１２と図１３を参照して、修正されたデバイス１４００と併用する呼び掛け機器１５００の動作を述べる。 信号生成器１５１０は参照信号を生成し、それはバッファ増幅器１５２０に送られてバッファ増幅器１５２０で増幅され、増幅器１５２０の出力端子に増幅された参照信号が供給される。該増幅された信号は、トランスミッター・パッチ・アンテナ１５３０に伝播し、トランスミッター・パッチ・アンテナ１５３０から、該信号は応答放射１７００として輻射される。放射１７００は修正されたデバイス１４００に伝播し、パッチ・アンテナ１４２０で受信され、パッチ・アンテナ１４２０で放射１７００による受信信号が生成される。この受信信号は、整流ユニット１４３０に伝播し、整流ユニット１４３０がこの受信信号を整流し、メモリユニット１４４０を活性化する対応する直流電位を生成する。前述した記憶デバイス１０と同じように、メモリユニット１４４０は、時間的に符号化された変動する電気負荷を整流ユニット１４３０に与え、そして、整流ユニット１４３０は、整流ユニット１４３０とアンテナ１４２０とのインピーダンス・マッチングの時間変調を行なう。その結果、放射１７００の一部１７１０がアンテナ１４２０から、変調された符号化形式で受信機アンテナ１５７０に反射される。アンテナ１５７０は放射１７００の一部１７１０を受信し、端子Ｕ３で対応する受信信号を生成し、増幅器１５８０に伝播する。増幅器１５８０は受信信号を増幅し、スプリッター１５９０の入力端子に送られる増幅信号を提供する。スプリッター１５９０は増幅信号のおよそ半分を位相シフトなしで端子Ｕ４に出力し、また、増幅信号のおよそ半分を９０°位相シフトして端子Ｕ５に出力し、即ち、出力端子Ｕ４に出力された信号と直交する。端子Ｕ４，Ｕ５からの出力信号がそれぞれミキサー１５５０，１５６０に送られ、ミキサー１５５０，１５６０で処理ユニット１６００の入力端子Ｉ，Ｑに送られた信号Ｉ、Ｑに対応するベースバンドに変換される。

ＤＳＰ１６１０は、入力端子Ｉ，Ｑに入力されたＩ，Ｑ信号を受信し、時間的に符号化された修正されたデバイス１４４０の反射率に対応する、Ｉ，Ｑ信号の相対位相と相対振幅の時間変化を測定する。そして、ＤＳＰ１６１０はこの時間変化と処理ユニット１６００に記録されたコード・テンプレートとを相互相関させる。相関がＤＳＰによって識別される場合は、ＤＳＰ１６１０は修正されたデバイス１４４０を示すコード、及び修正されたデバイス１４４０の識別コードを出力ＤＥＴに出力する。そうではない場合は、即ち、相関が識別されない場合は、ＤＳＰ１６１０は非認知を示すコードを出力する。

修正されたデバイス１４００において、メモリユニット１４４０が用いた識別コードのクロックレートは、呼び掛け機器１５００に対して移動する修正されたタグ１４００により生じるドップラー周波数シフトより、少なくとも１桁大きいことが望ましい、そうでなければ、呼び掛け機器１５００において、正確なコード認知を実行することが困難となる。好適には、メモリユニット１４４０は自己のコードを少なくとも数ｋＨｚのクロックレート、例えば、５０ｋＨｚで出力するように動作する。このような比較的に高いクロックレートは有利である理由は、それにより、メモリユニット１４４０において順次トリガーされるスイッチは数マイクロ秒のような比較的に短い時定数を有すれば足りるからである。

呼び掛け機器１５００、及び修正されたデバイス１４００と略同様の複数のデバイスが存在する状況において、この複数のデバイスが同時に呼び掛け機器１５００にトリガーされ、また、これらのデバイスは同時に符号化された放射を呼び掛け機器１５００に反射するという潜在的な競合の問題が発生する恐れがある。このような競合を解決するために、これらのデバイスの整流ユニット１４３０とメモリユニット１４４０についてさらに修正することができる。修正されたデバイス１４４０における整流ユニット１４３０は図８に図解されたようにＶ−，Ｖ＋、Ｄ＋の出力を提供する整流ユニット９１０と同様な構成になる。また、メモリユニット１４４０も図１４に図解されたメモリユニット１８００のような構成に変更される。

メモリユニット１８００は、破線１８２０で囲まれる縦続接続のスイッチのシリーズ１８１０を備えている。図１４において３つのスイッチ１８３０、１８４０、１８５０が図示されているが、シリーズ１８１０は好ましい署名コードの複雑さに依存して、２つ、または、３以上のスイッチを備えることができる。ユニット１８００は、シュミット反転ゲート１８６０、排他的論理和ゲート１８７０、抵抗Ｒ２０，Ｒ２１、Ｒ２２、キャパシタＣ２０，Ｃ２１、Ｃ２２、及び２つのゲートスイッチ１８８０と１８９０を備えている。各々のスイッチ１８３０、１８４０，１８５０は、図２におけるスイッチ２１０、または、図４〜図７、図９〜図１１において図解されたスイッチと略同じである。各スイッチは、前述のようにデバイス１４００の署名コードを定義するのに用いることができるスイッチング遅延を有する。

次に、図１４を参照し、メモリユニット１８００における各部分の接続を述べる。スイッチ１８３０はシリーズ１８１０における第１のスイッチであり、抵抗Ｒ２０の第１の端部及びキャパシタＣ２０の第１の電極に接続する入力端子Ｆ１を有する。キャパシタＣ２０の第２の電極は信号用アースに接続し、抵抗Ｒ２０の第２の端部はシュミット・ゲート１８６０の出力端子に接続し、信号用アースは、修正された整流ユニット１４３０の出力Ｖ−に接続する。スイッチ１８３０はスイッチ１８４０の入力端子Ｆ２、さらに排他的論理和ゲート１８７０の第１の入力端子、及び抵抗Ｒ２１の第１の端部に接続する出力端子Ｇ１をさらに含む。抵抗Ｒ２１の第２の端部は、排他的論理和ゲート１８７０の第２の入力端子、及びキャパシタＣ２１の第１の電極と結合し、キャパシタＣ２１の第２の電極は信号用アースに接続される。スイッチ１８４０の出力端子Ｇ２はスイッチ１８５０の入力端子Ｆ３に接続する。

スイッチ１８５０の出力端子Ｇ３はスイッチ１８８０のコントロール入力端子Ｋ１に接続する。コントロール入力端子Ｋ１はスイッチ１８８０の端子Ｋ２とＫ３の間の接続を制御することができる。入力端子Ｋ１は論理「０」状態になるときに、端子Ｋ２、Ｋ３はスイッチ１８８０を通して互いに絶縁され、逆に、入力端子Ｋ１は論理「１」状態になるときに、端子Ｋ２とＫ３はスイッチ１８８０を通して互いに接続される。抵抗Ｒ２２を介して、端子Ｋ２は修正された整流ユニット１４３０の出力端子Ｖ＋に接続される。端子Ｋ３は、スイッチ１８９０の端子Ｋ６、キャパシタＣ２２の第１の電極、及び反転ゲート１８６０の入力端子に結合される。キャパシタＣ２２の第２の電極は、信号用アースに接続される。端子Ｋ５は、修正された整流ユニット１４３０の出力端子Ｄ＋に接続される。また、排他的論理和ゲート１８７０の出力端子は、スイッチ１８９０のコントロール入力端子Ｋ４に接続する。コントロール入力端子Ｋ４はスイッチ１８９０の端子Ｋ５とＫ６の間の接続を制御することができる。入力端子Ｋ４は論理「０」状態になるときに、端子Ｋ５、Ｋ６はスイッチ１８９０を通して互いに絶縁され、逆に、入力端子Ｋ４は論理「１」状態になるときに、端子Ｋ５とＫ６はスイッチ１８９０を通して互いに接続される。排他的論理和ゲート１８７０は、いずれかの入力が論理１にセットされる時は、その出力が論理「１」状態になり、２つの入力が共に論理「０」或いは共に論理「１」にセットされる時は、その出力が論理「０」状態になる。

次に、修正された整流ユニット１４３０及びアンテナ１４２０と併用するメモリユニット１８００の動作を述べる。呼び掛け機器１５００は呼び掛け放射１７００を輻射し、アンテナ１４２０において、放射１７００が受信され、対応する受信信号が生成される。この受信信号は修正された整流ユニット１４３０に転送され、Ｖ−出力に対する出力Ｄ＋とＶ＋の間に電位差を生じさせる。そして、この電位差はメモリユニット１８００を活性化する。最初は、キャパシタＣ２０、Ｃ２１、Ｃ２２は放電状態であり、その結果、ゲート１８６０の出力端子は論理「１」状態になる。そのため、抵抗Ｒ２０とキャパシタＣ２０を介して、ゲート１８６０は、スイッチシリーズ１８１０をトリガーし、出力Ｖ＋の負荷を変調する、従って、アンテナ１４２０の放射反射率特性を変調するそれらのコードを出力する。スイッチ１８３０をトリガーすることにより、排他的論理和ゲート１８７０がキャパシタＣ２２の出力Ｄ＋と接続し、キャパシタＣ２２が論理「１」状態になるように充電させる。
シリーズ１８１０は、最後のスイッチ１８５０までトリガーされる時は、出力Ｇ３は論理「１」状態に切り替わり、それにより、Ｖ＋出力とキャパシタＣ２２とが抵抗Ｒ２２を介して接続され、キャパシタＣ２２は論理「１」状態に向かってさらに充電される。キャパシタＣ２２は論理「１」状態に充電され、それにより、ゲート１８６０の出力は論理「０」状態になり、シリーズ１８１０を繰り返しトリガーすること防ぐ。電位差が、再びゲート１８６０の出力が論理「１」状態に切り替わることを生じる値に降下する時は、シリーズ１８１０は再トリガーされる。スイッチ１８９０を包含することにより、出力Ｄ＋にキャパシタＣ２２を充電する電位を瞬時に生成し、シリーズ１８１０を繰り返しトリガーすることを抑制することができるようになる。他のデバイスが既に呼び掛け放射１７００に応答した場合に、出力Ｄ＋での電位は生成される。従って、回路１８００は、同時に呼び掛けられた複数の本発明に係るデバイスの間の競合を解決するためのシンプルな方法を示している。

本発明の要旨を逸脱しない範囲で、デバイス１０、９００、１４００、及び回路２００、５００、６００、７００、８００、９４０、１１００への改変が可能であることが分かる。例えば、回路２００、５００、６００、７００、８００、９４０、１１００におけるキャパシタは誘電体として液晶材料を組み込むことができる。液晶材料はレーザ照射により、例えば、等方性状態から異方性状態へ状態を変更することができ、それにより、状態によって材料の誘電率を変えることができる。従って、液晶材料の使用により、選択的なレーザ照射により、回路にデータをプログラミングすることが可能となる。液晶材料はバイスタティックの場合は、回路を書き換え可能にすることができ、それにより、デバイスに記憶されたデータが定期的に更新することができる。
また、回路２００、５００、６００、７００、８００、９４０における各ステージは、例えば、ローカルな再生フィードバックを組み込むことにより、ローカルな発振器として機能させることができる、それにより、各ステージはトリガーされる時にその次のステージがトリガーされるまでの短期間に発振する。このような改変は、呼び掛け装置２０は、デバイス１０、９００における各ステージが順次トリガーされる時に、デバイス１０，９００から複数の異なる周波数で一系列の発振バーストを感知するのに利点がある。それにより、呼び掛け装置２０は、周波数復調技術を用い、これらのデバイスから搬送された情報を復調することができる。

さらに、回路２００、５００、６００、７００、８００、９４０において、各ステージに伝播遅延決定キャパシタを線形的に充電するための電流源を配置することができる。その結果、前述した回路において指数的に減衰する電流パルスに対比して、動作中にラインＶ＋から抽出される電流パルスは時間に対しておよそ線形的に減衰する。電流源の使用は、パルスの持続期間が、デバイス１０と９００が動作中にラインＶ−とＶ＋の間に生成される電位差の大きさにあまり影響されないというさらなる利点をもたらす。

Claims (13)

1. 呼び掛け装置からの呼び掛けに応じて記憶された情報を出力可能な記憶デバイスであって、
   前記呼び掛け装置の電磁的放射を受信して受信信号を生成するアンテナと、
   前記受信信号を整流して電位差を生じさせる整流ユニットと、
   前記情報を記憶するメモリユニットであって、前記整流ユニットから供給される正電位ラインと負電位ラインとに接続される、メモリユニットと、
   を備え、
   前記メモリユニットは、
   第１ステージ出力信号を生成する第１の回路ステージであって、その入力端子が前記正電位ラインに接続される、第１の回路ステージと、
   第１ステージ出力信号を受信して、第２ステージ出力信号を生成する第２の回路ステージと、
   を備え、
   前記第１の回路ステージは、前記アンテナが電磁的放射を受信して前記整流ユニットにおいて電位差が生じると、前記第１ステージ出力信号を生成するためにトリガーされ、
   前記第２の回路ステージは、前記第１ステージ出力信号を受信すると、前記第２ステージ出力信号を生成するためにトリガーされ、
   前記各回路ステージの連続するトリガーによって、前記情報に応じて時間的に変化する電流負荷を前記整流ユニットに出力する、
   ことを特徴とする記憶デバイス。
2. 先行する回路ステージからのステージ出力信号を受信して、後に続く回路ステージのためのステージ出力信号を生成する、１つ以上の追加後続回路ステージをさらに備え、
   １番目の前記追加後続回路ステージは、前記第２ステージ出力信号を受信するように構成され、
   各追加後続回路ステージは、先行する回路ステージからのステージ出力信号を受信した後、後に続く回路ステージのためのステージ出力信号を生成するためにトリガーされる、
   ことを特徴とする請求項１に記載の記憶デバイス。
3. 前記各回路ステージは、前記記憶デバイスからの出力が受信される時に、前記呼び掛け装置に対する該記憶デバイスの相対運動によるドップラー周波数シフトより少なくとも一オーダー高いトリガーレートで順次トリガーされるように配置されることを特徴とする請求項１または２に記載の記憶デバイス。
4. 前記各回路ステージは、前記回路ステージ出力信号を生成するのに掛かる時間期間を決定するための抵抗とキャパシタとを含むことを特徴とする請求項１または２に記載の記憶デバイス。
5. 前記各回路ステージは、前記回路ステージ出力信号を生成するのに掛かる時間期間を決定するためのキャパシタと電流源とを含み、
   当該電流源は、前記回路ステージがトリガーされた時に、前記キャパシタを略線形的に充電する
   ことを特徴とする請求項１または２に記載の記憶デバイス。
6. 前記キャパシタは、キャパシタ誘電体として液晶材料を含むことを特徴とする請求項４または５に記載の記憶デバイス。
7. 最後のステージと第１のステージとを接続するフィードバック経路をさらに含み、
   前記フィードバック経路は、前記アンテナが呼び掛け装置の電磁的放射を受信している間は、前記メモリユニットに前記情報に応じて時間的に変化する電流負荷を繰り返し前記整流ユニットに出力させる
   ことを特徴とする請求項１乃至６のいずれか１項に記載の記憶デバイス。
8. 前記繰り返しを中断する制御回路を含むことを特徴とする請求項７に記載の記憶デバイス。
9. 前記各回路ステージは、各々の前記ステージ出力信号を、前記負電位に相当するバイナリ状態と前記正電位に相当するバイナリ状態との間で切り替え可能であることを特徴とする請求項１または２に記載の記憶デバイス。
10. 前記各回路ステージは、シュミット・ゲートを備え、
    前記シュミット・ゲートは、前記負電位に相当するバイナリ状態と前記正電位に相当するバイナリ状態からなる２値のステージ出力信号を供給する
    ことを特徴とする請求項９に記載の記憶デバイス。
11. 前記アンテナは、ループ・アンテナ、パッチ・アンテナ、折り返しダイポール・アンテナのいずれかであることを特徴とする請求項１乃至１０のいずれか１項に記載の記憶デバイス。
12. 前記各回路ステージは、当該回路ステージの入力時における信号に応じて変形し、当該回路ステージの出力時に後続の回路ステージをトリガーするための信号を生成する圧電バイモルフ素子を有することを特徴とする請求項１または２に記載の記憶デバイス。
13. 請求項１乃至１２のいずれか１項に記載の記憶デバイスを含むタグ。

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