JP2011199475A - 駆動信号制御装置,センサ制御装置,アナログ信号処理装置,画像読取装置,および画像形成装置 - Google Patents
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Abstract
【解決手段】 TG2′(信号生成手段)は、サンプルホールドの実効タイミングを決定する信号であるサンプルホールド信号(SPL)と、デジタル画像データの出力タイミングを決定する信号であるマスタクロック(mclk)とを同位相に制御する。つまり、TG2′でのmclkの位相設定をSPLと同一の設定の信号mclk_splとする。そして、SPLは、CCDドライバ4′で論理が反転し、CCDドライバ4′を入出力することにより、mclk_splに対し、CCDドライバ4′による遅延(T_delay)分だけ必ず遅れてAFE10に入力され、そのSPLおよびmclk_splがそれぞれサンプルホールド回路12,マルチプレクサ回路15に入力される。
【選択図】 図1
Description
SBUは主に、原稿からの反射光を光電変換するCCDと、そのCCDからの出力信号に種々のアナログ処理を施すアナログ信号処理部(AFE:Analog−Front−End)AFEと、CCD又はAFEを駆動するための駆動信号を発生するタイミングジェネレータ(TG:Timing−Generator)と、CCDを駆動するCCDドライバとによって構成される。なお、アナログ信号処理部はIC(集積回路)によって構成されている。そのアナログ信号処理ICが、アナログ信号処理装置に相当する。
TGで生成されたCCD駆動信号は、CCDドライバを介してCCDに供給され、CCDは原稿からの反射光を光電変換してアナログ電気信号として出力する。
その出力されたアナログ電気信号は、バッファ回路(エミッタフォロワ回路で構成される)を介してコンデンサにより交流結合され、AFEに入力される。
上記問題に対応する技術としては、TGから出力される、CCD出力タイミングを決定するCCD駆動用タイミング信号とサンプルホールド信号とを同一のCCDドライバを介して供給することにより、信号遅延差を抑制し、CCD出力タイミングを決定する信号とサンプルホールド信号のタイミング管理を行い易くし、サンプルホールド期間を確保し易くする手法は既に知られている。
特許文献1には、CCD出力とそれ以降の画像信号処理系の画像信号摘出タイミングとの同期を容易に実現することを目的として、タイミングジェネレータから出力させる駆動用タイミング信号とサンプルホールド信号を同一素子(ドライバ)を介すことにより、画像信号の読み出しとサンプルホールドとの間のタイミング管理、並びに画像信号を後段の回路で処理するための制御信号のタイミング管理がやり易くなるということについて開示されている。
この発明は、上記の点に鑑みてなされたものであり、サンプルホールド信号とマスタクロックのタイミング規格を満足し、A/D変換手段(A/D変換部)と画像データ出力手段(画像データ出力部)とで画像データの同期をとることができるようにすることを目的とする。
(3)(1)又は(2)の駆動信号制御装置を備えたセンサ制御装置である。
(4)(3)のセンサ制御装置を備えた画像読取装置である。
(8)(7)のアナログ信号処理装置において、上記サンプルホールドの実効タイミングを決定する信号を出力する出力端子と、該端子から出力された信号を入力する入力端子とを備え、上記出力端子と上記入力端子とを隣り合わせの配置としたものである。
(9)(8)のアナログ信号処理装置を備えた画像読取装置である。
(10)(4)又は(9)の画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
以下の実施形態では、CCDから出力される画像信号をサンプルホールドするのに際して、以下の特徴を有する。つまり、マスタクロックをサンプルホールド信号と同一の位相設定とする、もしくは、マスタクロックとサンプルホールド信号をTG出力までは共通とし、サンプルホールド信号はCCDドライバを介して、マスタクロックは直接AFEへ供給することにより、サンプルホールド信号はマスタクロックに対し、CCDドライバの遅延分は必ず遅れてAFEへ入力されるため、サンプルホールド信号とマスタクロックのタイミング関係は自動的に満足され、A/D変換部と画像データ出力部で画像データの同期をとることができることが特徴になっている。
図8は、従来のSBUの構成の第1例を示す回路図である。
TG2で生成されたCCD1の駆動に必要なクロック(φ1,φ2,φ2L,RS,CP)は、CCDドライバ3,4を介してCCD1に入力される。CCDドライバ3,4は、バッファタイプ又はインバータタイプのいずれでもよいが、高速性の面から、一般にはインバータタイプが用いられる。
AFE10に入力された画像信号は、まずクランプ回路11に入力され、クランプ回路11により画像信号の黒オフセットレベルが所定の電位にされる。
サンプルホールド回路(S/H回路)12は、サンプルホールド手段であり、TG2からのサンプルホールド信号(SPL)の入力タイミングで、クランプ回路11から出力される画像信号をサンプリングし、サンプリングした画像信号を一定時間保持する(サンプルホールドする)ことによって画像信号を連続したアナログ画像信号として出力する。
AFE10の駆動に必要なサンプルホールド信号(SPL)とマスタクロック(mclk)はTG2で生成され、AFE10内の各回路に入力される。
図9は、従来のSBUの構成の第2例を示す回路図であり、図8と同じ部分には同一符号を付している。
図10は、図9のサンプルホールド信号(SPL)とマスタクロック(mclk)のタイミング規格を説明するためのタイミング図である。
AFE10内で適切に信号処理を行うために、SPLとmclkには図10に示すようなAFE10の入力でのタイミング規格が存在する。mclk↑−SPL↓(t1)、SPL↓−mclk↑(t2)には確保しなければならない最小値が規定されており、サンプルホールド期間を確保し、尚且つt1,t2も満足させなければならない。そのため、SPLとmclkの信号間のタイミング管理も重要である。
図11はSPLの位相が早くなる(mclkの位相が遅れる)場合を、図12はSPLの位相が遅れる(mclkの位相が早くなる)場合をそれぞれ示している。そして、図11,図12の(a)はSPLとmclkの最適なタイミング関係を示している。図11の(b)はt1が規定されている最小値の場合を、(c)はt1が満足されない場合をそれぞれ示している。図12の(b)は期間t2が規定されている最小値の場合を、(c)はt2が満足されない場合をそれぞれ示している。
そこで、上述した問題を解消するため、この発明の各実施形態を以下に示す。
まず、この発明の第1実施形態について、図1,図2を参照して具体的に説明する。
図1は、この発明の第1実施形態であるSBUの構成例を示す回路図であり、図8,図9と同じ部分には同一符号を付している。
図2は、図1のサンプルホールド信号(SPL)とマスタクロック(mclk_spl)のタイミング規格を説明するためのタイミング図である。図中、実線はAFE10に入力されるSPLを、破線はTG2から出力されるSPLをそれぞれ示している。
そこで、信号生成手段を構成するTG2′が、図示しない遅延回路やラッチ回路を含む複数の回路を用いることにより、サンプルホールドの実効タイミングを決定する信号であるSPLと、デジタル画像データの出力タイミングを決定する信号であるmclkとを同位相に制御する。つまり、図1に示すように、TG2′でのmclkの位相設定をSPLと同一の設定の信号mclk_splとする。その機能が、位相制御手段としての機能である。
次に、この発明の第2実施形態について、図3,図4を参照して具体的に説明する。
図3は、この発明の第2実施形態であるSBUの構成例を示す回路図であり、図1と同じ部分には同一符号を付している。
この第2実施形態のSBUの回路は、図1に示した第1実施形態のSBUの回路を改良したものである。
図4の(a)は、図1の回路構成でのmclk_splに対するSPLのバラツキを示している。図中、実線はAFE10に入力されるSPLの最適タイミング(typタイミング)を、破線はそのSPLのAFE10に入力されるmclk_splに対するバラツキをそれぞれ示している。同図の(b)は、図3の回路構成でのXSPLに対するSPLのバラツキを示している。図中、実線はAFE10に入力されるSPLの最適タイミング(typタイミング)を、破線はそのSPLのAFE10に入力されるXSPLに対するバラツキをそれぞれ示している。
そこで、第2実施形態では、図3に示すように、SPLとmclkをTG2′の出力まで共通の信号とし(つまりSPLとmclkとを共通の信号としてTG2′から出力し)、その後、その信号を2つに分岐して、一方をSPLとしてφ2L,RSと同一のCCDドライバ4′を介してAFE10へ入力し、もう一方をXSPL(mclkに相当する)としてAFE10へ入力する。
これまでは、TGとAFEが別チップの構成の場合について説明したが、TG内蔵型AFEにおいても同様である。但し、例えば図13に示すような従来のTG内蔵型AFE100の場合、そのAFE100の駆動に必要な信号を外部に出力せずに供給できるが、CCD1を高速駆動させた際に、図8に示した回路と同様にサンプルホールド期間を確保できなくなる。
そこで、TG内蔵型AFEでも、図1,図3によって説明したように、SPLとmclkとを同位相にしたり、SPLとmclkを共通の信号として出力する制御を行う。
次に、この発明の第3実施形態について、図5を参照して具体的に説明する。
図5は、この発明の第3実施形態であるSBUの構成例を示す回路図であり、図13と同じ部分には同一符号を付している。
この第3実施形態であるSBUにおいても、SPLとmclkのタイミングについては、図1によって説明した第1実施形態(TGとAFEが別チップの場合)と同様に、TG内蔵型AFE300のTG2′でのmclkの位相設定をSPLと同一のmclk_splとする。
次に、この発明の第4実施形態について、図6を参照して具体的に説明する。
図6は、この発明の第4実施形態であるSBUの構成例を示す回路図であり、図14と同じ部分には同一符号を付している。
この第4実施形態であるSBUにおいても、図3によって説明した第2実施形態(TGとAFEが別チップの場合)と同様に、SPLとmclkをTG2′の出力まで共通の信号とし、その後、その信号を2つに分岐して、一方をSPLとしてφ2L,RSと同一のCCDドライバ4′を介してTG内蔵型AFE400へ入力し、もう一方をXSPL(mclkに相当する)とする。
図7は、図6のTG内蔵型AFE400の構成例を示す回路図である。
TG内蔵型AFE400では、SPLを出力する出力端子401と、そこから出力されたSPLを入力する入力端子402を持たせることにより、φ2L,RSとSPLを同一のCCDドライバ4′を介して供給し、信号間の遅延差のバラツキを抑制し、サンプルホールド期間を確保し易くすることができる。
なお、図5に示したTG内蔵型AFE300でも、同様な入出力端子を設けることができる。
3,4,4′:CCDドライバ 5:バッファ回路 6:コンデンサ
10,100〜400:アナログ信号処理部(AFE)
11:クランプ回路 12:サンプルホールド回路 13:増幅回路
14:アナログ/デジタル変換回路 15:マルチプレクサ回路
401:出力端子 402:入力端子
Claims (10)
- 原稿からの反射光に基づいて画像信号を出力するイメージセンサと、該イメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するA/D変換手段と、該A/D変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段,前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を有することを特徴とする駆動信号制御装置。 - 原稿からの反射光に基づいて画像信号を出力するイメージセンサと、該イメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するA/D変換手段と、該A/D変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段,前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力することを特徴とする駆動信号制御装置。 - 請求項1又は2に記載の駆動信号制御装置を備えたことを特徴とするセンサ制御装置。
- 請求項3に記載のセンサ制御装置を備えたことを特徴とする画像読取装置。
- 原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するA/D変換手段と、該A/D変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段,前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を有することを特徴とする駆動信号制御装置。 - 原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するA/D変換手段と、該A/D変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段,前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力することを特徴とする駆動信号制御装置。 - 請求項5又は6に記載の駆動信号制御装置を備えたことを特徴とするアナログ信号処理装置。
- 請求項7に記載のアナログ信号処理装置において、
前記サンプルホールドの実効タイミングを決定する信号を出力する出力端子と、該端子から出力された信号を入力する入力端子とを備え、前記出力端子と前記入力端子とを隣り合わせの配置としたことを特徴とするアナログ信号処理装置。 - 請求項8に記載のアナログ信号処理装置を備えたことを特徴とする画像読取装置。
- 請求項4又は9に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
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