JP2011199075A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】多段に積層された半導体チップを搭載する半導体装置において、最上層の半導体チップの反りを抑制し、信頼性を向上可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、(a)基台10上に第1半導体チップ11bと第1半導体チップ11b上に第2半導体チップ11cをずらして積層する工程と、(b)第1及び第2半導体チップ11b,11cの電極と外部電極を接続するボンディングワイヤ12を形成する工程と、(c)第2半導体チップ11cの前記第1半導体チップ11bから迫り出した突出部分20上に、支持体13を形成する工程と、(d)支持体13をモールド金型に接触させ、基台10と前記モールド金型の間に空間を形成する工程と、(e)空間内に封止樹脂14を形成する工程とを備えることを特徴とする。
【選択図】図1
【解決手段】半導体装置の製造方法は、(a)基台10上に第1半導体チップ11bと第1半導体チップ11b上に第2半導体チップ11cをずらして積層する工程と、(b)第1及び第2半導体チップ11b,11cの電極と外部電極を接続するボンディングワイヤ12を形成する工程と、(c)第2半導体チップ11cの前記第1半導体チップ11bから迫り出した突出部分20上に、支持体13を形成する工程と、(d)支持体13をモールド金型に接触させ、基台10と前記モールド金型の間に空間を形成する工程と、(e)空間内に封止樹脂14を形成する工程とを備えることを特徴とする。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関する。
近年、例えば携帯端末機器の薄型化に伴い、半導体装置の薄型化の要求が高まっている。半導体装置の薄型化のため、内蔵される半導体チップの膜厚を薄くすると、半導体チップに反りが生じやすい。
ところで、半導体装置の薄型化に伴い、半導体チップなどを保護するモールド樹脂の膜厚も薄くする必要がある。モールド樹脂が薄くなるにつれて、基台上に形成された半導体チップの反った部分はモールド樹脂で覆われず、露出する場合がある。その結果、半導体チップの一部をモールド樹脂で保護できず、半導体装置の信頼性が低下する可能性がある。
従来、パッケージの反りを低減可能な半導体装置として、多段に積層された半導体チップを搭載する半導体装置において、最上層の半導体チップと並列にダミーチップを配置する半導体装置が知られている(例えば、特許文献1参照。)。
しかしながら、最上層の半導体チップと並列にダミーチップを配置しても、依然として最上層の半導体チップに反りは生じえる。このため、最上層の半導体チップの反った部分はモールド樹脂で覆われず、露出する場合がある。その結果、依然として半導体装置の信頼性が低下する可能性がある。
本発明は、信頼性を向上可能な半導体装置の製造方法を提供する。
本発明の一態様である半導体装置の製造方法は(a)基台上に第1半導体チップと前記第1半導体チップ上に第2半導体チップをずらして積層する工程と、(b)前記第1及び第2半導体チップの電極と外部電極を接続するボンディングワイヤを形成する工程と、(c)前記第2半導体チップの前記第1半導体チップから迫り出した突出部分上に、支持体を形成する工程と、(d)前記支持体をモールド金型に接触させ、前記基台と前記モールド金型の間に空間を形成する工程と、(e)前記空間内に封止樹脂を形成する工程とを備えることを特徴とする。
本発明によれば、信頼性を向上可能な半導体装置の製造方法を提供できる。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
(第1の実施形態)
[半導体装置の構成]
本発明の実施形態における一態様の半導体装置の製造方法で製造される半導体装置の構成について、図1の断面図及び図2の平面図を用いて説明する。なお、図1の左右方向をX方向とし、図2の上下方向をY方向とし、図1の上下方向をZ方向と定義する。X方向はY方向と直交する方向であり、Z方向はX方向とY方向に平行な平面と直交する方向である。
[半導体装置の構成]
本発明の実施形態における一態様の半導体装置の製造方法で製造される半導体装置の構成について、図1の断面図及び図2の平面図を用いて説明する。なお、図1の左右方向をX方向とし、図2の上下方向をY方向とし、図1の上下方向をZ方向と定義する。X方向はY方向と直交する方向であり、Z方向はX方向とY方向に平行な平面と直交する方向である。
図1に示すように、本実施形態で製造される半導体装置は、基台10、半導体チップ11a,11b,11c、ボンディングワイヤ12、支持体13、封止樹脂14、半田ボール15等を備える。
各半導体チップ11a,11b,11cの外周部には複数の電極(図示略)が列状に配設される。Z方向において接着層16aを介して半導体チップ11aは基台10に接着される。また、図1及び図2に示すように、基台10上に各半導体チップ11a,11b,11cをずらして多段積層する。なお、図1に示す積層する位置や方向に限られず、各半導体チップ11a,11b,11c上の電極が露出すればいかなる位置や方向に半導体チップ11b,11cを積層してもよい。
基台10上面の外周部には、各半導体チップ11a,11b,11c上の電極と接続される複数の外部電極(図示略)が配設される。基台10下面には、この半導体装置をマザーボード等の実装基台に実装するための半田ボール15が、例えば図1に示すように複数個、配設される。外部電極はそれぞれ半田ボール15と基台10中の配線(図示略)により電気的に接続されている。各半導体チップ11a,11b,11c上の電極と基台10上の外部電極とをボンディングワイヤ12により電気的に接続される。封止樹脂14(例えば、エポキシ樹脂)を用いて、半導体チップ11a,11b,11cと、ボンディングワイヤ12と、支持体13を基台10と一体的に封止する。
<支持体>
支持体13は、最上層の半導体チップ11cの反った部分が外部に露出することを防止する機能を有する。支持体13として、例えば封止樹脂14と同じ素材を用いる。なお、支持体13を封止樹脂14よりも吸湿性に優れた素材を用いてもよい。これにより、封止樹脂14内の水分を効率的に外部に排湿できる。
支持体13は、最上層の半導体チップ11cの反った部分が外部に露出することを防止する機能を有する。支持体13として、例えば封止樹脂14と同じ素材を用いる。なお、支持体13を封止樹脂14よりも吸湿性に優れた素材を用いてもよい。これにより、封止樹脂14内の水分を効率的に外部に排湿できる。
支持体13は、最上層の半導体チップ11cの突出部分20上に形成される。ここで、突出部分20は、半導体チップ11c下面に設けられた半導体チップ11bに対して、半導体チップ11cが迫り出した部分を意味する。即ち、Z方向から見て、半導体チップ11cが半導体チップ11bと接触していない部分であり、図2に示すように、Z方向から見て、半導体チップ11cと半導体チップ11bが接する境界L1,L2から半導体チップ11cの端部までの部分を指す。
また、支持体13を突出部分20上で半導体チップ11cの外周部に形成することが望ましい。例えば、図2の平面図に示すように、支持体13を半導体チップ11cの角部に形成する。なお、図2では、便宜上モールド樹脂14を省略した。
なお、支持体13を突出部分20全体に形成してもよく、突出部分20の一部に形成してもよい。半導体チップ11cに複数の突出部分20がある場合にも、同様に、支持体13を複数の突出部分20全体に形成しても、一部に形成してもよい。
さらに、支持体13の高さ(高さh2)は、図1に示すように、封止樹脂14上面と、突出部分20以外の部分における半導体チップ11c上面との間の距離(高さh1)以下である。例えば、支持体の高さとして、20μmである。
なお、突出部分20上に設ける支持体13の個数は問わない。また、支持体13の形状は半導体チップ11cの突出部分20が外部に露出しない形状であれば、いかなる形状でもよく、例えば円柱形状でもよい。
[半導体装置の製造方法]
次に、本発明の実施形態における半導体装置の製造方法を図3の工程断面図を用いて説明する。
次に、本発明の実施形態における半導体装置の製造方法を図3の工程断面図を用いて説明する。
まず、図3(a)に示すように、X方向において、基台10上に複数の半導体チップ11a,11b,11cをずらして積層する。このとき、半導体チップ11cの突出部分20は、上方(Z方向の正の向き)に向かって湾曲するように反った形状となる。これは、半導体チップ11cの突出部分20は他の半導体チップ11a、11bと異なり、接着層16cで固定されていないためである。また、この反り量は半導体チップ11a,11b,11cが薄くなるほど顕著になる。
Z方向において、各半導体チップ11a,11b,11cを積層した後に、電極と外部電極をボンディングワイヤ12で接続する。また、各半導体チップ11a,11b,11cを積層した後に、半導体チップ11cの突出部分20上に支持体13を固定し形成する。
なお、ボンディングワイヤ12を形成する工程(ボンディング工程)と、支持体13を形成する工程(支持体工程)の順序は問わず、ボンディング工程後に支持体工程を行ってもよく、支持体工程後にボンディング工程を行ってもよい。
次に、図3(b)に示すように、半導体チップ11a,11b,11c、ボンディングワイヤ12、支持体13が形成された基台10をモールド金型30内に載置する。そして、図3(b)に示すように、Z方向において、モールド金型30の内側表面のうち半導体チップ11c上面と対向する面が支持体13上面に接触するまで、モールド金型30を半導体チップ11c側に移動させる。
なお、図3(b)に示すように、半導体チップ11cの突出部分20表面が半導体チップ11cの他の部分表面と略面一になるまでモールド金型30を半導体チップ11c側に移動させる場合に限られない。例えば、支持体13上面がモールド金型30と接触すれば半導体チップ11cの突出部分20に反った部分が残存してもよい。少なくとも、支持体13上面とモールド金型30が接触すれば、半導体チップ11cは封止樹脂14の外部に露出することはないためである。
そして、図3(c)に示すように、図3(b)の移動後にモールド金型30と基台10間に形成された空間(キャビティ)31内に、注入口(図示略)を通じて封止樹脂14を充填する。モールド金型30に埋めこめられた例えばヒータによって数分間加熱し、封止樹脂14を硬化させる。
モールド金型30から、封止樹脂14で保護された基台10を取り出し、半田ボール15を基台10裏面に形成する。
[第1の実施形態の効果]
以上より、本実施形態では、半導体チップ11cの突出部分20上に支持体13を形成する。このため、半導体チップ11cの突出部分20が封止樹脂14の外部に露出されない。半導体チップ11cの一部が外部に露出することで生じえる信頼性の低下、例えば、実装基台への実装工程での半導体チップの破損、を防止できる。その結果、信頼性を向上可能な半導体装置の製造方法を提供できる。
以上より、本実施形態では、半導体チップ11cの突出部分20上に支持体13を形成する。このため、半導体チップ11cの突出部分20が封止樹脂14の外部に露出されない。半導体チップ11cの一部が外部に露出することで生じえる信頼性の低下、例えば、実装基台への実装工程での半導体チップの破損、を防止できる。その結果、信頼性を向上可能な半導体装置の製造方法を提供できる。
また、本実施形態では、支持体13を突出部分20上で半導体チップ11cの外周部に形成する。突出部分20に生じる反りの大小は、境界L1,L2から突出部分20の端部までの距離に比例する。すなわち、図2においては、境界L1から突出部分20の端部までの距離d1よりも境界L2から突出部分20の端部までの距離d2の方が大きいため、突出部分20のうちX方向正側の部分の反りが、突出部分20のうちY方向正側の部分の反りよりも大きい。
このため、突出部分20上で半導体チップ11cの外周部に支持体13を形成すると、半導体チップ11cに生じる反りを効果的に低減できる。具体的には、支持体13を外周部に設けるほど、支持体13の高さ(高さh2)を低くしても、十分に半導体チップ11cに生じる反りを低減できる。その結果、支持体13を小型化できる。支持体13を小型化するにつれて、キャビティ31内に封止樹脂14を充填しやすくなる。
さらに、本実施形態では、支持体13上面がモールド金型30と接触すれば半導体チップ11cの突出部分20に反った部分が残存したまま、封止樹脂14を充填する。このため、半導体チップ11cがZ方向負の向きに反るまでモールド金型30を半導体チップ30側に移動させないことで、半導体チップ11cにクラックが生じる可能性を低減できる。
(第2の実施形態)
次に、本発明の実施形態の半導体装置の製造方法とは別の製造方法を、図4の工程断面図を用いて説明する。
次に、本発明の実施形態の半導体装置の製造方法とは別の製造方法を、図4の工程断面図を用いて説明する。
[半導体装置の製造方法]
まず、図4(a)に示すように、基台10上に複数の半導体チップ11a,11b,11cをずらして積層する。このとき、半導体チップ11cの突出部分20は、上方(Z方向の正の向き)に向かって湾曲するように反った形状となる。各半導体チップ11a,11b,11cを積層した後に、電極と外部電極をボンディングワイヤ12で接続する。
まず、図4(a)に示すように、基台10上に複数の半導体チップ11a,11b,11cをずらして積層する。このとき、半導体チップ11cの突出部分20は、上方(Z方向の正の向き)に向かって湾曲するように反った形状となる。各半導体チップ11a,11b,11cを積層した後に、電極と外部電極をボンディングワイヤ12で接続する。
そして、図4(b)に示すように、半導体チップ11a,11b,11c、ボンディングワイヤ12が形成された基台10をモールド金型30内に載置する。そして、図4(b)に示すように、モールド金型30の内側表面のうち半導体チップ11c上面の突出部20と対向する面に設けられた固定部材40(固定部ともいう)が半導体チップ11c上面の突出部20に接触するまで、モールド金型30を半導体チップ11c側に移動させる。
なお、モールド金型30を移動した後に、モールド金型30に設けられた固定部材40は、半導体チップ11cの突出部分20に接触するよう配置される。なお、第1の実施形態と同様に、図4(b)に示すように、半導体チップ11cに反った部分がなくなるまでモールド金型30を半導体チップ11c側に移動させる場合に限られない。例えば、固定部材40が半導体チップ11と接触すれば半導体チップ11cの突出部分20に反った部分が残存してもよい。少なくとも、固定部材40と半導体チップ11cが接触すれば、半導体チップ11cは封止樹脂14の外部に露出することはないためである。
そして、図4(b)の移動後にモールド金型30と基台10間に形成されたキャビティ31内に、注入口(図示略)を通じて封止樹脂14を充填する。モールド金型30に埋めこめられた例えばヒータによって数分間加熱し、封止樹脂14を硬化させる。ここで、半導体チップ11cの突出部分20は固定部材40に対応する部分を除いて封止樹脂14で覆われる。その結果、半導体チップ11cの突出部分20表面が半導体チップ11cの他の部分表面と略面一に固定され、突出部分20の反り量を減らすことができる。
モールド金型30から、封止樹脂14で保護された基台10を取り出す。このとき、図4(c)に示すように、封止樹脂の充填時に固定部材40が残在した部分には、開口41が形成され、半導体チップ11c上面が露出する。
内側に固定部材が設けられていないモールド金型(図示略)を用いて、開口41に封止樹脂を充填し、硬化させる。
そして、モールド金型から基台10を取り出し、半田ボール15を基台10裏面に形成する。
[第2の実施形態の効果]
以上より、本実施形態では、モールド金型30の内側表面に固定部材40が設けられる。このため、半導体チップ11cの反りを低減しつつ、封止樹脂14を充填できる。そして、開口41に封止樹脂を充填するため、半導体チップ11cの突出部分20は外部に露出されない。その結果、信頼性を向上可能な半導体装置の製造方法を提供できる。
以上より、本実施形態では、モールド金型30の内側表面に固定部材40が設けられる。このため、半導体チップ11cの反りを低減しつつ、封止樹脂14を充填できる。そして、開口41に封止樹脂を充填するため、半導体チップ11cの突出部分20は外部に露出されない。その結果、信頼性を向上可能な半導体装置の製造方法を提供できる。
また、Z方向から見た固定部材40の面積は小さい方が好ましい。Z方向から見て、半導体チップ11cの突出部分20を固定する機能を有する封止樹脂14の面積を大きくできるからである。
なお、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。特に、本実施形態における半導体装置の製造方法は、半導体チップの厚みが50μm以下の場合に有効である。
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
10…基台
11a 11b 11c…半導体チップ
12…ボンディングワイヤ
13…支持体
14…封止樹脂
15…半田ボール
16a,16b,16c…接着層
20…突出部分
30…モールド金型
31…キャビティ
40…固定部材
41…開口
11a 11b 11c…半導体チップ
12…ボンディングワイヤ
13…支持体
14…封止樹脂
15…半田ボール
16a,16b,16c…接着層
20…突出部分
30…モールド金型
31…キャビティ
40…固定部材
41…開口
Claims (6)
- (a)基台上に第1半導体チップと前記第1半導体チップ上に第2半導体チップをずらして積層する工程と、
(b)前記第1及び第2半導体チップの電極と外部電極を接続するボンディングワイヤを形成する工程と、
(c)前記第2半導体チップの前記第1半導体チップから迫り出した突出部分上に、支持体を形成する工程と、
(d)前記支持体をモールド金型に接触させ、前記基台と前記モールド金型の間に空間を形成する工程と、
(e)前記空間内に封止樹脂を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記(c)工程で、前記支持体を、前記突出部分上で前記第2半導体チップの外周部に形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記支持体の高さが、前記封止樹脂上面と、前記突出部分以外の部分における前記半導体チップ上面との間の距離以下の高さであることを特徴とする請求項1又は請求項2記載の半導体装置の製造方法。
- (a)基台上に第1半導体チップと前記第1半導体チップ上に第2半導体チップをずらして積層する工程と、
(b)モールド金型の内側表面のうち、前記第2半導体チップの上面と対向する面に設けられた固定部を、前記1半導体チップに対して前記第2半導体チップが迫り出した突出部分に接触させ、前記半導体基台と前記モールド金型の間に空間を形成する工程と、
(c)前記空間内に封止樹脂を形成する工程と、
(d)前記封止樹脂を硬化した後に、前記封止樹脂の形成の際に固定部が残在した部分に形成される開口に封止樹脂を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記固定部の高さが、前記封止樹脂上面と、前記突出部分以外の部分における前記半導体チップ上面との間の距離以下の高さであることを特徴とする請求項4記載の半導体装置の製造方法。
- 基台上に第1半導体チップと前記第1半導体チップ上に第2半導体チップをずらして配置された半導体装置の封止樹脂をする工程に用いられ、
内側表面に前記第2半導体チップの上面と対向する面に設けられ、前記1半導体チップに対して前記第2半導体チップが迫り出した突出部分に接触させる固定部を有するモールド金型。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010065234A JP2011199075A (ja) | 2010-03-19 | 2010-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010065234A JP2011199075A (ja) | 2010-03-19 | 2010-03-19 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2011199075A true JP2011199075A (ja) | 2011-10-06 |
Family
ID=44876901
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JP2010065234A Pending JP2011199075A (ja) | 2010-03-19 | 2010-03-19 | 半導体装置の製造方法 |
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JP (1) | JP2011199075A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8884446B2 (en) | 2012-03-28 | 2014-11-11 | Samsung Electronics Co., Ltd. | Semiconductor packages |
-
2010
- 2010-03-19 JP JP2010065234A patent/JP2011199075A/ja active Pending
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US8884446B2 (en) | 2012-03-28 | 2014-11-11 | Samsung Electronics Co., Ltd. | Semiconductor packages |
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