JP2011187630A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To increase a breakdown voltage in a semiconductor device. <P>SOLUTION: The semiconductor device includes an (n) type silicon substrate 1 and a (p) type base region 2 formed to the surface layer of the silicon substrate 1. The semiconductor device further includes an (n) type collector layer 7a being formed above the base region 2 and containing a semiconductor material having a band gap wider than silicon. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体デバイスに関する。   The present invention relates to a semiconductor device.

LSI等の半導体デバイスにおいては、シリコン基板に対して不純物導入や絶縁膜形成等の様々なプロセスを行うことにより、トランジスタ等の素子が形成される。このようにシリコン基板をベースにしたプロセスは既に十分に確立されていると共に、シリコン基板を備えた半導体デバイスは高い信頼性を備えている。   In semiconductor devices such as LSI, elements such as transistors are formed by performing various processes such as impurity introduction and insulating film formation on a silicon substrate. As described above, a process based on a silicon substrate is already well established, and a semiconductor device including the silicon substrate has high reliability.

しかしながら、シリコンはバンドギャップが約１．１eV程度しかないため、シリコンの価電子帯にある電子は外部電場によって容易に導電帯に遷移する。そして、その電子は、外部電場によって加速されて衝突イオン化を引き起こし、これが原因の大電流によって半導体デバイスが破壊されてしまう。   However, since silicon has a band gap of only about 1.1 eV, electrons in the valence band of silicon easily transition to a conduction band by an external electric field. The electrons are accelerated by an external electric field to cause impact ionization, and the semiconductor device is destroyed by a large current caused by this.

このような問題は、シリコンに高電圧を印加することにより顕著に発生するので、従来のシリコンを使用した半導体デバイスは高耐圧化が困難である。   Such a problem remarkably occurs when a high voltage is applied to silicon, and it is difficult to increase the breakdown voltage of a conventional semiconductor device using silicon.

特開２００１−３５８５７号公報JP 2001-35857 A 特開２００８−１９３０６３号公報JP 2008-193063 A

半導体デバイスにおいて耐圧を高めることを目的とする。   The object is to increase the breakdown voltage in a semiconductor device.

以下の開示の一観点によれば、第１導電型のシリコン基板と、前記シリコン基板の表層に形成された第２導電型のベース領域と、前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層とを有する半導体デバイスが提供される。   According to one aspect of the following disclosure, a first conductivity type silicon substrate, a second conductivity type base region formed on a surface layer of the silicon substrate, and a band formed above the base region, the band being formed more than silicon. A semiconductor device having a collector layer of a first conductivity type including a semiconductor material having a wide gap is provided.

以下の開示によれば、コレクタ層がシリコンよりもバンドギャップが広い半導体材料を含むので、コレクタ層において衝突イオン化が発生し難くなり、デバイスの高耐圧化を実現できる。   According to the following disclosure, since the collector layer contains a semiconductor material having a wider band gap than silicon, collision ionization hardly occurs in the collector layer, and a high breakdown voltage of the device can be realized.

本実施形態に係る半導体デバイスの製造途中の断面図（その１）である。It is sectional drawing (the 1) in the middle of manufacture of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体デバイスの製造途中の断面図（その２）である。It is sectional drawing (the 2) in the middle of manufacture of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体デバイスの製造途中の断面図（その３）である。It is sectional drawing (the 3) in the middle of manufacture of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体デバイスのエネルギバンド図である。It is an energy band figure of the semiconductor device concerning this embodiment.

本実施形態に係る半導体デバイスについて、その製造工程を追いながら詳細に説明する。   The semiconductor device according to this embodiment will be described in detail following the manufacturing process.

図１〜図３は、本実施形態に係る半導体デバイスの製造途中の断面図である。   1 to 3 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.

本実施形態では、半導体デバイスとしてバイポーラトランジスタを以下のように製造する。   In this embodiment, a bipolar transistor is manufactured as a semiconductor device as follows.

まず、図１（ａ）に示すように、n型（第１導電型）シリコン基板１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン３を形成する。   First, as shown in FIG. 1A, a photoresist is applied on an n-type (first conductivity type) silicon substrate 1 and then exposed and developed to form a first resist pattern 3.

そして、第１のレジストパターン３の窓３ａを通じてシリコン基板１にボロン等のp型不純物をイオン注入することにより、シリコン基板１の一方の主面１ａの表層にp型（第２導電型）のベース領域２を形成する。   Then, a p-type impurity such as boron is ion-implanted into the silicon substrate 1 through the window 3a of the first resist pattern 3 so that a p-type (second conductivity type) layer is formed on the surface of one main surface 1a of the silicon substrate 1. Base region 2 is formed.

このイオン注入を終了後、図１（ｂ）に示すように、第１のレジストパターン３を除去する。   After this ion implantation is completed, the first resist pattern 3 is removed as shown in FIG.

次に、図１（ｃ）に示すように、シリコン基板１の上に第２のレジストパターン４を形成し、第２のレジストパターン４が備える窓４ａを通じてシリコン基板１にリン等のn型不純物をイオン注入する。   Next, as shown in FIG. 1C, a second resist pattern 4 is formed on the silicon substrate 1, and n-type impurities such as phosphorus enter the silicon substrate 1 through a window 4 a provided in the second resist pattern 4. Ion implantation.

これにより、シリコン基板１の主面１ａの表層に、ベース領域２に含まれる大きさであって、かつ、ベース領域２よりも浅いn型のコレクタ領域５が形成される。そのコレクタ領域５におけるn型不純物濃度は、シリコン基板１におけるn型不純物濃度よりも低くされる。   Thereby, an n-type collector region 5 having a size included in the base region 2 and shallower than the base region 2 is formed on the surface layer of the main surface 1 a of the silicon substrate 1. The n-type impurity concentration in the collector region 5 is set lower than the n-type impurity concentration in the silicon substrate 1.

その後に、図２（ａ）に示すように、第２のレジストパターン４を除去する。   Thereafter, as shown in FIG. 2A, the second resist pattern 4 is removed.

次に、図２（ｂ）に示すように、シリコン基板１の上にn型の半導体層７を約１００nmの厚さに形成する。   Next, as shown in FIG. 2B, an n-type semiconductor layer 7 is formed on the silicon substrate 1 to a thickness of about 100 nm.

半導体層７の材料は、シリコンのバンドギャップ（約１．１eV）よりも広いバンドギャップを有する半導体であれば特に限定されない。例えば、酸化亜鉛、酸化亜鉛マグネシウム、酸化インジウム、酸化ガリウム、酸化インジウムガリウム亜鉛、酸化チタン、酸化ストロンチウムチタン、酸化ニッケル、及び酸化インジウムスズのいずれかを半導体層７の材料として使用し得る。   The material of the semiconductor layer 7 is not particularly limited as long as it is a semiconductor having a band gap wider than that of silicon (about 1.1 eV). For example, any of zinc oxide, zinc magnesium oxide, indium oxide, gallium oxide, indium gallium oxide, titanium oxide, strontium titanium oxide, nickel oxide, and indium tin oxide can be used as the material of the semiconductor layer 7.

これらの材料のうち、酸化亜鉛は、バンドギャップが約３．４eVであってシリコンのバンドギャップよりも広いうえに、酸化亜鉛とは異なる材料の上に室温程度の低温で形成しても高い移動度が得られる点で、他の半導体よりも有利である。   Among these materials, zinc oxide has a band gap of about 3.4 eV, which is wider than that of silicon, and high mobility even when formed on a material different from zinc oxide at room temperature. This is advantageous over other semiconductors in that the degree can be obtained.

そこで、本実施形態では、上記の半導体層７として酸化亜鉛層を形成する。   Therefore, in the present embodiment, a zinc oxide layer is formed as the semiconductor layer 7 described above.

酸化亜鉛層の成膜方法は特に限定されないが、本実施形態ではRF(Radio Frequency)マグネトロンスパッタ法により半導体層７として酸化亜鉛層を形成する。そのスパッタ法では、酸化亜鉛のターゲットに約２０W〜５００Wの高周波電力を印加しながら、２０℃〜３００℃の基板温度で半導体層７を形成する。   The method for forming the zinc oxide layer is not particularly limited, but in this embodiment, the zinc oxide layer is formed as the semiconductor layer 7 by RF (Radio Frequency) magnetron sputtering. In the sputtering method, the semiconductor layer 7 is formed at a substrate temperature of 20 ° C. to 300 ° C. while applying a high frequency power of about 20 W to 500 W to a zinc oxide target.

シリコン基板１は、４００℃以上の温度によって熱的なダメージを受けるが、これよりも低い２０℃〜３００℃の基板温度で成膜し得る酸化亜鉛層は、成膜時にシリコン基板１に与えるダメージが少ない。   Although the silicon substrate 1 is thermally damaged by a temperature of 400 ° C. or higher, the zinc oxide layer that can be formed at a substrate temperature lower than 20 ° C. to 300 ° C. is damaged to the silicon substrate 1 at the time of film formation. Less is.

ここで、上記のようにスパッタ法で酸化亜鉛層を形成すると、意図せずとも膜中の酸素が化学量論的組成であるZnOよりも不足した状態となる。このように酸素不足の状態になると、酸化亜鉛層はn型の導電性を示すようになるので、半導体層７をn型にするための工程は不要である。   Here, when the zinc oxide layer is formed by the sputtering method as described above, the oxygen in the film is unintentionally in a state of being deficient in comparison with the stoichiometric composition of ZnO. In this way, since the zinc oxide layer exhibits n-type conductivity when it is in an oxygen-deficient state, a process for making the semiconductor layer 7 n-type is not necessary.

但し、半導体層７におけるn型不純物濃度は、コレクタ領域５におけるn型不純物濃度よりも高いのが好ましく、そのためには積極的に半導体層７にn型不純物をドープするのが好ましい。   However, the n-type impurity concentration in the semiconductor layer 7 is preferably higher than the n-type impurity concentration in the collector region 5. For this purpose, it is preferable that the semiconductor layer 7 is positively doped with n-type impurities.

そのため、半導体層７の成膜後に、半導体層７に対してCF4プラズマ処理やSF6プラズマ処理を行うことにより、半導体層７にn型不純物であるフッ素をドープするのが好ましい。 Therefore, it is preferable to dope the semiconductor layer 7 with fluorine as an n-type impurity by performing CF 4 plasma treatment or SF 6 plasma treatment on the semiconductor layer 7 after the semiconductor layer 7 is formed.

なお、スパッタ法に代えて、ALD(Atomic Layer Deposition)法により酸化亜鉛層を形成してもよい。この場合は、亜鉛材料としてジンクアセテート、ジエチルジンク、ジメチルジンク、及びアセチルアセトナトジンクのいずれかを使用し得る。また、酸素材料としては、純水、過酸化水素水、オゾン、酸素、及び一酸化二窒素のいずれかを使用し得る。   Note that the zinc oxide layer may be formed by an ALD (Atomic Layer Deposition) method instead of the sputtering method. In this case, any of zinc acetate, diethyl zinc, dimethyl zinc, and acetylacetonato zinc can be used as the zinc material. As the oxygen material, pure water, hydrogen peroxide water, ozone, oxygen, or dinitrogen monoxide can be used.

ALD法でも、シリコンがダメージを受ける４００℃よりも低い７０℃〜３００℃程度の温度で酸化亜鉛層を形成できる。   Even with the ALD method, the zinc oxide layer can be formed at a temperature of about 70 ° C. to 300 ° C. lower than 400 ° C. at which silicon is damaged.

更に、MBE(Molecular Beam Epitaxy)法を用いて半導体層７として酸化亜鉛層を形成してもよい。この場合、高純度の亜鉛材料をクヌーセンセルで蒸発させ、酸素と共にシリコン基板１上に供給することにより、酸化亜鉛層を形成することができる。また、成膜時にシリコン基板１上にn型不純物であるアルミニウム原子を供給することで、n型にドープした酸化亜鉛層を形成することができる。   Furthermore, a zinc oxide layer may be formed as the semiconductor layer 7 using MBE (Molecular Beam Epitaxy). In this case, a zinc oxide layer can be formed by evaporating a high-purity zinc material in a Knudsen cell and supplying it onto the silicon substrate 1 together with oxygen. In addition, an n-type doped zinc oxide layer can be formed by supplying aluminum atoms, which are n-type impurities, onto the silicon substrate 1 during film formation.

なお、半導体層７にドープし得るn型不純物としては、フッ素やアルミニウムの他に、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素もある。   Note that n-type impurities that can be doped into the semiconductor layer 7 include gallium, boron, indium, scandium, yttrium, silicon, germanium, tin, chlorine, and iodine in addition to fluorine and aluminum.

また、上記のように半導体層７として酸化亜鉛層を形成する場合は、酸化亜鉛の結晶性を良好にするため、図２（ｂ）の点線円内に示すように、シリコン基板１の上にバッファ層９を形成してからその上に半導体層７を形成してもよい。この場合のバッファ層９としては、例えば、酸化亜鉛マグネシウム層がある。   In addition, when a zinc oxide layer is formed as the semiconductor layer 7 as described above, in order to improve the crystallinity of the zinc oxide, as shown in the dotted circle in FIG. After the buffer layer 9 is formed, the semiconductor layer 7 may be formed thereon. An example of the buffer layer 9 in this case is a zinc magnesium oxide layer.

その後、図２（ｃ）に示すように、半導体層７の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン８を形成する。   Thereafter, as shown in FIG. 2C, a photoresist is applied on the semiconductor layer 7, and is exposed and developed to form a third resist pattern 8.

そして、第３のレジストパターン８をマスクに使用しながら、エッチング液として酢酸を用いるウエットウエットエッチングにより半導体層７をエッチングし、コレクタ領域５の上にコレクタ層７ａを形成する。   Then, while using the third resist pattern 8 as a mask, the semiconductor layer 7 is etched by wet wet etching using acetic acid as an etchant to form a collector layer 7 a on the collector region 5.

この後に、第３のレジストパターン８は除去される。   Thereafter, the third resist pattern 8 is removed.

次いで、図３（ａ）に示すように、シリコン基板１の上に第４のレジストパターン１０を形成した後、シリコン基板１の上側全面に導電膜１１としてアルミニウム膜を蒸着法により約１００nmの厚さに形成する。   Next, as shown in FIG. 3A, after a fourth resist pattern 10 is formed on the silicon substrate 1, an aluminum film is formed as a conductive film 11 on the entire upper surface of the silicon substrate 1 by a deposition method to a thickness of about 100 nm. To form.

そして、図３（ｂ）に示すように、第４のレジストパターン１０を除去し、その上の導電膜１１をリフトオフする。   Then, as shown in FIG. 3B, the fourth resist pattern 10 is removed, and the conductive film 11 thereon is lifted off.

これにより、ベース領域２の上にベース電極１１Ｂが形成され、コレクタ層７ａの上にコレクタ電極１１Ｃが形成される。また、ベース領域２の外側のシリコン基板１の主面１ａ上にエミッタ電極１１Ｅが形成される。   Thereby, the base electrode 11B is formed on the base region 2, and the collector electrode 11C is formed on the collector layer 7a. An emitter electrode 11E is formed on the main surface 1a of the silicon substrate 1 outside the base region 2.

以上により、本実施形態に係る半導体デバイスの基本構造が完成したことになる。   Thus, the basic structure of the semiconductor device according to this embodiment is completed.

この半導体デバイスはバイポーラトランジスタであって、ベース領域２の外側のシリコン基板１がエミッタ領域としての機能を兼ねる。そして、図３（ｂ）の電流パスP1のように、エミッタ電極１１Ｅからコレクタ電極１１Ｃに向かって電子が流れる。   This semiconductor device is a bipolar transistor, and the silicon substrate 1 outside the base region 2 also functions as an emitter region. Then, as in the current path P1 in FIG. 3B, electrons flow from the emitter electrode 11E toward the collector electrode 11C.

図４は、コレクタ−エミッタ間にバイアス電圧を印加した状態における、電子から見た電流パスP1に沿ったエネルギバンド図である。   FIG. 4 is an energy band diagram along the current path P1 viewed from the electrons in a state where a bias voltage is applied between the collector and the emitter.

図４に示すように、シリコン基板１、ベース領域２、及びコレクタ領域５におけるバンドギャップΔE1は、シリコンのバンドギャップに等しい約１．１eVである。 As shown in FIG. 4, the band gap ΔE 1 in the silicon substrate 1, the base region 2, and the collector region 5 is about 1.1 eV, which is equal to the band gap of silicon.

一方、酸化亜鉛層等の半導体層７をパターニングして形成されたコレクタ層７ａにおいては、バンドギャップΔE2がシリコンのそれよりも大きい約３．４eV程度となる。 On the other hand, in the collector layer 7a formed by patterning the semiconductor layer 7 such as a zinc oxide layer, the band gap ΔE 2 is about 3.4 eV, which is larger than that of silicon.

よって、コレクタ層７ａの材料として基板１と同じシリコンを使用する場合と比較して、外部電場が原因でコレクタ層７ａにおける電子が価電子帯から導電帯に不必要に遷移するのが抑制される。そのため、遷移した電子が原因の衝突イオン化がコレクタ層７ａにおいて発生し難くなり、大電流によって半導体デバイスが破壊される危険性を低減できる。   Therefore, compared with the case where the same silicon as the substrate 1 is used as the material of the collector layer 7a, it is possible to suppress unnecessary transition of electrons in the collector layer 7a from the valence band to the conduction band due to the external electric field. . Therefore, collision ionization caused by the transitioned electrons is less likely to occur in the collector layer 7a, and the risk of the semiconductor device being destroyed by a large current can be reduced.

しかも、コレクタ層７ａ以外のベース領域２やコレクタ領域５については、シリコン用のプロセスとして十分に確立しているイオン注入を利用してシリコン基板１内に形成されるので、既存の設計資産を活用して安価で信頼性の高い半導体デバイスが得られる。   In addition, since the base region 2 and the collector region 5 other than the collector layer 7a are formed in the silicon substrate 1 by using ion implantation that is well established as a process for silicon, existing design assets are utilized. Thus, an inexpensive and highly reliable semiconductor device can be obtained.

ここで、図３（ｂ）に示すように、コレクタ層７ａの直下では電流パスP1がシリコン基板１の法線方向nに等しい。このような電流パスを備えた半導体デバイスは、縦型デバイスとも呼ばれる。縦型デバイスでは、シリコン基板１の法線方向nを向いた部分の電流パスP1において当該電流パスP1の断面積が大きくなり、大電流を流しやすい。そのため、本実施形態は、大電流を制御するパワーデバイスに好適である。   Here, as shown in FIG. 3B, the current path P1 is equal to the normal direction n of the silicon substrate 1 immediately below the collector layer 7a. A semiconductor device having such a current path is also called a vertical device. In the vertical device, the cross-sectional area of the current path P1 in the portion of the current path P1 facing the normal direction n of the silicon substrate 1 is large, and a large current is likely to flow. Therefore, this embodiment is suitable for a power device that controls a large current.

そのようなパワーデバイスでは、コレクタ−エミッタ間に数１００V〜数１０００V程度の電圧が印加され、コレクタ層７ａ内に高電界が発生する。このように高電界が発生しても、本実施形態では既述のようにコレクタ層７ａにシリコンよりもバンドギャップが広い材料を使用するので、コレクタ層７ａで衝突イオン化が原因の大電流が発生するのを抑制でき、オン抵抗を増加させることなくデバイスの高耐圧化を図ることができる。   In such a power device, a voltage of about several hundred volts to several thousand volts is applied between the collector and the emitter, and a high electric field is generated in the collector layer 7a. Even when a high electric field is generated in this way, in the present embodiment, as described above, a material having a wider band gap than silicon is used for the collector layer 7a, so that a large current is generated in the collector layer 7a due to impact ionization. Therefore, it is possible to increase the breakdown voltage of the device without increasing the on-resistance.

よって、本実施形態に係る半導体デバイスは、サーバ等の電子機器、電気自動車、発電所等のように、高耐圧が求められる分野において好適に使用することができる。   Therefore, the semiconductor device according to the present embodiment can be suitably used in a field where high breakdown voltage is required, such as an electronic device such as a server, an electric vehicle, and a power plant.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 第１導電型のシリコン基板と、
前記シリコン基板の表層に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層と、
を有することを特徴とする半導体デバイス。 (Supplementary note 1) a first conductivity type silicon substrate;
A base region of a second conductivity type formed on the surface layer of the silicon substrate;
A collector layer of a first conductivity type formed above the base region and including a semiconductor material having a wider band gap than silicon;
A semiconductor device comprising:

（付記２） 前記半導体材料は、n型の導電性を示す酸化亜鉛であることを特徴とする付記１に記載の半導体デバイス。   (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the semiconductor material is zinc oxide exhibiting n-type conductivity.

（付記３） 前記半導体材料は、フッ素、アルミニウム、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素のいずれかがドープされたことによりn型の導電性を示す酸化亜鉛であることを特徴とする付記１に記載の半導体デバイス。   (Supplementary Note 3) The semiconductor material is an oxide that exhibits n-type conductivity by being doped with any of fluorine, aluminum, gallium, boron, indium, scandium, yttrium, silicon, germanium, tin, chlorine, and iodine. The semiconductor device according to appendix 1, wherein the semiconductor device is zinc.

（付記４） 前記シリコン基板の上に、酸化亜鉛マグネシウム層を形成し、該酸化亜鉛マグネシウム層の上に、前記コレクタ層として酸化亜鉛層が形成されたことを特徴とする付記１に記載の半導体デバイス。   (Appendix 4) The semiconductor according to appendix 1, wherein a zinc magnesium oxide layer is formed on the silicon substrate, and a zinc oxide layer is formed on the zinc magnesium layer as the collector layer. device.

（付記５） 前記シリコン基板の前記表層に、前記ベース領域に含まれる大きさの第１導電型のコレクタ領域が形成され、
前記コレクタ層は、前記コレクタ領域が形成された部分の前記シリコン基板上に形成されたことを特徴とする付記１〜４のいずれかに記載の半導体デバイス。 (Supplementary Note 5) A collector region of a first conductivity type having a size included in the base region is formed on the surface layer of the silicon substrate.
The semiconductor device according to any one of appendices 1 to 4, wherein the collector layer is formed on the silicon substrate in a portion where the collector region is formed.

１、２１…シリコン基板、１ａ、２１ａ、２１ｂ…主面、２…ベース領域、３、２３…第１のレジストパターン、３ａ、２３ａ…窓、４、２７…第２のレジストパターン、４ａ、２７ａ…窓、５…コレクタ領域、７…半導体層、７ａ…コレクタ層、８、３１…第３のレジストパターン、９…バッファ層、１０…第４のレジストパターン、１１、３２…導電膜、１１Ｂ…ベース電極、１１Ｃ、３６…コレクタ電極、１１Ｅ、３２Ｅ…エミッタ電極、２２…エミッタ領域、２５…ゲート絶縁膜、２６…ゲート電極、２８…ソース領域、３５…コレクタ層。 DESCRIPTION OF SYMBOLS 1, 21 ... Silicon substrate, 1a, 21a, 21b ... Main surface, 2 ... Base region, 3, 23 ... First resist pattern, 3a, 23a ... Window, 4, 27 ... Second resist pattern, 4a, 27a ... Window, 5 ... Collector region, 7 ... Semiconductor layer, 7a ... Collector layer, 8, 31 ... Third resist pattern, 9 ... Buffer layer, 10 ... Fourth resist pattern, 11, 32 ... Conductive film, 11B ... Base electrode, 11C, 36 ... collector electrode, 11E, 32E ... emitter electrode, 22 ... emitter region, 25 ... gate insulating film, 26 ... gate electrode, 28 ... source region, 35 ... collector layer.

Claims (4)

第１導電型のシリコン基板と、
前記シリコン基板の表層に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層と、
を有することを特徴とする半導体デバイス。 A first conductivity type silicon substrate;
A base region of a second conductivity type formed on the surface layer of the silicon substrate;
A collector layer of a first conductivity type formed above the base region and including a semiconductor material having a wider band gap than silicon;
A semiconductor device comprising: 前記半導体材料は、n型の導電性を示す酸化亜鉛であることを特徴とする請求項１に記載の半導体デバイス。   The semiconductor device according to claim 1, wherein the semiconductor material is zinc oxide exhibiting n-type conductivity. 前記半導体材料は、フッ素、アルミニウム、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素のいずれかがドープされたことによりn型の導電性を示す酸化亜鉛であることを特徴とする請求項１に記載の半導体デバイス。   The semiconductor material is zinc oxide that exhibits n-type conductivity by being doped with any of fluorine, aluminum, gallium, boron, indium, scandium, yttrium, silicon, germanium, tin, chlorine, and iodine. The semiconductor device according to claim 1. 前記半導体材料は、酸化亜鉛、酸化亜鉛マグネシウム、酸化インジウム、酸化ガリウム、酸化インジウムガリウム亜鉛、酸化チタン、酸化ストロンチウムチタン、酸化ニッケル、及び酸化インジウムスズのいずれかであることを特徴とする請求項１又は請求項４に記載の半導体デバイス。   2. The semiconductor material is any one of zinc oxide, zinc oxide, indium oxide, gallium oxide, indium gallium zinc oxide, titanium oxide, strontium titanium oxide, nickel oxide, and indium tin oxide. Or the semiconductor device of Claim 4.
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