JP2011187516A - Plasma etching method - Google Patents
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Abstract
Description
本発明は、プラズマを用いて半導体装置を製造するドライエッチング方法に係り、特にデュアルダマシン構造Via工程のストッパ膜処理方法に関する。 The present invention relates to a dry etching method for manufacturing a semiconductor device using plasma, and more particularly to a stopper film processing method for a dual damascene structure Via process.
近年、半導体集積回路は微細化が進み、ドライエッチングによる加工プロセスが複雑になり、デュアルダマシン構造Via工程において高い加工技術が必要とされる。 In recent years, semiconductor integrated circuits have been miniaturized, and the processing process by dry etching has become complicated, and high processing technology is required in the dual damascene structure Via process.
デュアルダマシン構造Via工程のストッパ膜206ドライエッチングにおいて、Ar,CF4,N2の混合ガスプラズマを用いてエッチング加工を行ってきた。また、特許文献1にAr,CH2F2,N2の混合ガスプラズマによるエッチング加工方法が開示されている。
In the dry etching of the
しかし、Low−K膜205エッチング後の孔底部にエッチング阻害要因があることが考えられ、上記ガスプラズマではストッパ膜206のエッチングが進行しないことが問題となっている。
However, it is considered that there is an etching inhibiting factor at the bottom of the hole after etching the Low-K
従来技術ではデュアルダマシン構造Via工程のLow−K膜205エッチング後の孔底部にエッチング阻害要因があることが考えられ、ストッパ膜206のエッチングが進行しない課題があった。
In the prior art, it is considered that there is an etching inhibition factor at the bottom of the hole after the low-
本発明は、プラズマを用いて半導体装置を製造するドライエッチング方法に関わるものであり、デュアルダマシン構造Via工程のストッパ膜206処理前に前処理を入れることでストッパ膜206のエッチング進行を容易にすることができるドライエッチング方法を提供することを目的としている。
The present invention relates to a dry etching method for manufacturing a semiconductor device using plasma, and facilitates the progress of etching of the
本発明は上層レジスト膜と前記上層レジスト膜の下層である反射防止膜と前記反射防止膜の下層である下層レジスト膜と前記下層レジストの下層であるメタルハードマスクからなる積層マスクと、前記積層マスクの下層であるLow−K膜と、前記Low−K膜の下層であるストッパ膜とからなる積層膜を有する被処理体をプラズマエッチングするデュアルダマシンプロセスにおいて、前記デュアルダマシンプロセスのVia加工方法は、Viaパターニングされた前記上層レジスト膜をマスクとして前記反射防止膜をエッチングする第1ステップと、前記上層レジスト膜及び前記反射防止膜をマスクとして下層レジスト膜をエッチングする第2ステップと、前記下層レジスト膜をマスクとして前記Low−K膜をエッチングする第3ステップと、前記ストッパ膜のエッチング前にプラズマ処理を行う第4ステップと、前記ストッパ膜をエッチングする第5ステップとを有することである。 The present invention relates to a laminated mask comprising an upper resist film, an antireflection film as a lower layer of the upper resist film, a lower resist film as a lower layer of the antireflective film, and a metal hard mask as a lower layer of the lower resist, and the laminated mask In a dual damascene process in which a workpiece having a laminated film composed of a low-K film as a lower layer and a stopper film as a lower layer of the low-K film is plasma-etched, a via processing method of the dual damascene process includes: A first step of etching the antireflection film using the upper patterned resist film as a mask, a second step of etching a lower layer resist film using the upper layer resist film and the antireflection film as a mask, and the lower layer resist film A third step of etching the Low-K film using as a mask. When a fourth step of performing a plasma treatment before the etching of the stopper film is that it has a fifth step of etching the stopper film.
本発明によれば、デュアルダマシン構造Via工程のストッパ膜処理前に前処理を入れることでストッパ膜のエッチング進行を容易にすることができる。 According to the present invention, the etching progress of the stopper film can be facilitated by performing the pretreatment before the stopper film treatment in the dual damascene structure Via process.
以下、本発明の実施例を図1から図4を用いて説明する。 Embodiments of the present invention will be described below with reference to FIGS.
図1は、プラズマ処理装置のプラズマ生成部に関する詳細を示している。プラズマを形成する手段にマイクロ波と磁界を利用した、マイクロ波プラズマエッチング装置を示している。 FIG. 1 shows details relating to the plasma generation unit of the plasma processing apparatus. 1 shows a microwave plasma etching apparatus using a microwave and a magnetic field as means for forming plasma.
この装置ではエッチング処理室101にガス導入手段104から多孔構造の例えば、石英からなる透過窓105を介してエッチングガスが供給される。
In this apparatus, an etching gas is supplied to the
また、マイクロ波発生器(図示しない)で発信されたマイクロ波を整合器106及び導波管107を通しマイクロ波導入窓108よりエッチング処理室101に輸送して前記エッチングガスをプラズマ化する。
Further, microwaves transmitted from a microwave generator (not shown) are transferred to the
高効率放電のため磁場発生用のソレノイドコイル109をエッチング処理室周辺に配置し、0.0875テスラの磁場をつくり電子サイクロトロン共鳴を用いて高密度プラズマを発生させる。エッチング処理室101には試料台103があり、この上に被処理基板102を設置して、マイクロ波により生成されたガスプラズマによりエッチングする。被処理物を設置する試料台103には高周波電源113が接続され、400kHzから13.56MHzの高周波バイアスを印加できる構造となっている。試料台103表面には、静電吸着電源110より直流電圧を印加することにより静電吸着力が発生し、被処理体である被処理基板102が静電チャックにより、試料台103に吸着される。
A
また、試料台103の表面には溝が形成され、固定された被処理基板102裏面間で形成される流路(図示しない)に、冷却ガス供給口112からHeの冷却ガスを供給し、流路内を所定圧力に維持できる構造となっている。被処理基板102表面の温度上昇は、流路におけるガス伝熱と接触面からの熱伝導にて、試料台103表面へ熱伝達され、一定温度に維持される。なお、エッチング処理室101に導入されたエッチングガスは、エッチング完了後、ターボ分子ポンプ114,ドライポンプ115及び排気配管によりエッチング処理室101の外に排気される。
Further, a groove is formed on the surface of the
次に、本発明のエッチング方法の具体的な実施例を以下、説明する。 Next, specific examples of the etching method of the present invention will be described below.
図2(a)から図3(f)はSi基板上に積層されたデュアルダマシン構造をドライエッチングした事例を示したものである。 FIGS. 2A to 3F show an example of dry etching a dual damascene structure stacked on a Si substrate.
図2(a)を用いて多層レジスト構造トレンチ構成について説明する。図2(a)において第1の膜に上層レジスト膜201、第2の膜に反射防止膜202、第3の膜に下層レジスト膜203、第4の膜にメタルハードマスク膜204、第5の膜にLow−K膜205、第6膜にストッパ膜206、第7にSi基盤207から構成されている。
A multilayer resist structure trench configuration will be described with reference to FIG. In FIG. 2A, an
デュアルダマシン構造トレンチ工程のプラズマエッチング工程は、始めに、トレンチエッチング用にパターニングされた上層レジスト膜201をマスクとしてCF4,CHF3から構成されるガスプラズマを用いて反射防止膜202をエッチングする。
In the plasma etching process of the dual damascene structure trench process, first, the
次に上層レジスト膜201をマスクとしてAr,HBr,O2から構成されるガスプラズマを用いて下層レジスト膜203をエッチングする。
Next, the
次に下層レジスト膜203をマスクとしてCHF3,Cl2から構成されるガスプラズマを用いてメタルハードマスク膜204をエッチングする。
Next, the metal
次に下層レジスト膜203をマスクとしてAr,CF4から構成されるガスプラズマを用いてLow−K膜205をエッチングする。
Next, the Low-K
最後に下層レジスト膜203を除去するためにAr,O2から構成されるガスプラズマを用いて下層レジスト膜203をアッシングする。
Finally, in order to remove the
上記プラズマエッチング工程により図2(b)の加工形状が得られる。 The processed shape shown in FIG. 2B is obtained by the plasma etching process.
上記のトレンチ工程後に上層レジスト膜201,反射防止膜202,下層レジスト膜203を成膜し、上層レジスト膜201にViaエッチング用にパターニングすると図2(c)となる。
When the
図3(a)を用いて多層レジスト構造Via構成について説明する。図3(a)において第1の膜に上層レジスト膜201、第2の膜に反射防止膜202、第3の膜に下層レジスト膜203、第4の膜にメタルハードマスク膜204、第5の膜にLow−K膜205、第6膜にストッパ膜206、第7にSi基盤207から構成されている。
A multi-layer resist structure Via configuration will be described with reference to FIG. In FIG. 3A, the first film is an
デュアルダマシン構造Via工程のプラズマエッチング工程は、始めに、Viaエッチング用にパターニングされた上層レジスト膜201をマスクとしてCF4ガスプラズマを用いて反射防止膜202をエッチングする。次に上層レジスト膜201をマスクとしてAr,HBr,O2から構成されるガスプラズマを用いて下層レジスト膜203をエッチングする。次に下層レジスト膜203及びメタルハードマスク204をマスクとしてCHF3,N2構成されるガスプラズマを用いてLow−K膜205をエッチングして図3(b)に示す加工形状を得た。
In the plasma etching process of the dual damascene structure Via process, first, the
次いで図3(b)加工形状からストッパ膜206をエッチングする。この時のストッパ膜206エッチング条件としては例えば混合ガスをAr(110SCCM),CF4(10SCCM),N2(40SCCM)、処理圧力を0.3Pa、マイクロ波電源出力を1000W、被処理基板102へ印加する高周波電源113を100Wとした。上記条件を用いてストッパ膜206をエッチングした従来技術ではエッチングを進行させることができなかった(図3(c))。
Next, the
上記の結果からLow−K膜205エッチングした際、孔底部にエッチング阻害要因があることが考えられたため、ストッパ膜206エッチング前に前処理を行うことにした。
From the above results, it was considered that when the Low-K
従来技術に対してストッパ膜206エッチング後に実施されるAr,O2から構成されるガスプラズマを用いてストッパ膜206エッチング前に前処理としてエッチングを行いストッパ膜206のエッチング進行確認を行った。(図4(a),図4(b))この時の前処理条件としては例えば混合ガスをAr(150SCCM),O2(30SCCM)、処理圧力を1.0Pa、マイクロ波電源出力を700W、被処理基板102へ印加する高周波電源113を50Wとした。
The etching progress of the
次に図3(b)加工状態から上記前処理条件にて下層レジスト膜203を全て除去する時間である60秒間のエッチングを行い、その後ストッパ膜206エッチングを行った。仕上がりは図3(d)となる。
Next, etching for 60 seconds, which is the time for removing all of the
上記、前処理条件をストッパ膜206エッチング前に60秒間入れることで孔底部の阻害要因が無くなり、ストッパ膜206のエッチングが進行することが確認できたが、マスクである下層レジスト膜203が無い状態からエッチングをしたことによりVia径が上部で約60nm、下部で約20nm拡大した。
It was confirmed that the above-mentioned pretreatment conditions were put in for 60 seconds before the etching of the
上記のように、前処理条件をストッパ膜206エッチング前に60秒間入れることでストッパ膜206のエッチングは進行することが確認できたことからVia径が拡大することなく且つエッチングが進行できる時間を狙った。
As described above, it was confirmed that the etching of the
次に図3(b)加工状態から上記前処理条件にてメタルハードマスク膜204が下層レジスト膜203から露出する時間である30秒間のエッチングを行い、その後ストッパ膜206エッチングを行った。仕上がりは図3(e)となる。
Next, in FIG. 3B, etching was performed for 30 seconds, which is the time for the metal
上記、前処理条件をストッパ膜206エッチング前に30秒間入れることで60秒間のエッチングと同様に、孔底部の阻害要因が無くなり、ストッパ膜206のエッチングが進行することが確認できたが、メタルハードマスク膜204が露出していたことによりVia径が上部で約20nm、下部で約10nm拡大した。
Although it was confirmed that the above-described pretreatment conditions were set for 30 seconds before the etching of the
更にVia径拡大を抑えるために、図3(b)加工状態から上記前処理条件にてメタルハードマスク膜204が下層レジスト膜203から露出しない時間である10秒間のエッチングを行い、その後ストッパ膜206エッチングを行った。仕上がりは図3(f)となる。
Further, in order to suppress an increase in the Via diameter, etching is performed for 10 seconds, which is a time during which the metal
上記、前処理条件をストッパ膜206エッチング前に10秒間入れることで60秒間のエッチングと同様に、孔底部の阻害要因が無くなり、ストッパ膜206のエッチングが進行することが確認でき、且つメタルハードマスク膜204が露出していないことによりVia径が上部で約1nm、下部で約5nmと拡大を抑えることができた。
By putting the above pretreatment conditions for 10 seconds before the etching of the
本実施によれば、ストッパ膜206のエッチングを進行させ、且つ孔径拡大を抑えるためには、10秒間の前処理を行ってからストッパ膜206をエッチングすることが望ましい。
According to this embodiment, in order to proceed with the etching of the
以上、本発明では前処理条件としてAr,O2ガス系を用いたプラズマエッチングを例に挙げているが、本発明の効果はこれに限定されない。例えばAr,COガスまたは、H2,N2ガスでも応用できる。 As described above, in the present invention, plasma etching using Ar, O 2 gas system is taken as an example of pretreatment conditions, but the effect of the present invention is not limited to this. For example, Ar, CO gas or H 2 , N 2 gas can be applied.
本発明によれば、ストッパ膜206のエッチングの前に、前処理を入れることで孔底部の阻害要因が無くなり、ストッパ膜206のエッチングが進行し、且つ孔径を拡大させないという効果を得ることができる。
According to the present invention, the pretreatment is performed before the
101 エッチング処理室
102 被処理基板
103 資料台
104 ガス導入手段
105 透過窓
106 整合器
107 導波管
108 マイクロ波導入窓
109 ソレノイドコイル
110 静電吸着電源
111 チラーユニット
112 冷却ガス供給口
113 高周波電源
114 ターボ分子ポンプ
115 ドライポンプ
201 上層レジスト膜
202 反射防止膜
203 下層レジスト膜
204 メタルハードマスク膜
205 Low−K膜
206 ストッパ膜
207 Si基盤
DESCRIPTION OF
Claims (2)
前記デュアルダマシンプロセスのVia加工方法は、Viaパターニングされた前記上層レジスト膜をマスクとして前記反射防止膜をエッチングする第1ステップと、前記上層レジスト膜及び前記反射防止膜をマスクとして下層レジスト膜をエッチングする第2ステップと、
前記下層レジスト膜をマスクとして前記Low−K膜をエッチングする第3ステップと、
前記ストッパ膜のエッチング前にプラズマ処理を行う第4ステップと、
前記ストッパ膜をエッチングする第5ステップとを有することを特徴とするプラズマ処理方法。 A laminated mask comprising an upper resist film, an antireflective film that is a lower layer of the upper resist film, a lower resist film that is a lower layer of the antireflective film, and a metal hard mask that is a lower layer of the lower resist, and a lower layer of the laminated mask In a dual damascene process for plasma-etching an object to be processed having a laminated film composed of a certain Low-K film and a stopper film which is a lower layer of the Low-K film,
The dual damascene process Via processing method includes: a first step of etching the antireflection film using the upper patterned resist film as a mask; and etching a lower layer resist film using the upper resist film and the antireflection film as a mask. A second step to
A third step of etching the Low-K film using the lower resist film as a mask;
A fourth step of performing plasma treatment before etching the stopper film;
And a fifth step of etching the stopper film.
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021520637A (en) * | 2018-04-03 | 2021-08-19 | 東京エレクトロン株式会社 | Subtractive interconnect formation using a fully self-aligned method |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11162982A (en) * | 1997-11-27 | 1999-06-18 | Nec Corp | Manufacture of semiconductor device |
JP2000091309A (en) * | 1998-09-09 | 2000-03-31 | Handotai Sentan Technologies:Kk | Device and method for forming semiconductor pattern |
JP2001343757A (en) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | Forming method for resist pattern |
JP2002124568A (en) * | 2000-10-18 | 2002-04-26 | Tokyo Electron Ltd | Method for etching dual damascene structure |
JP2006165189A (en) * | 2004-12-06 | 2006-06-22 | Nec Electronics Corp | Method of manufacturing semiconductor device |
JP2006344815A (en) * | 2005-06-09 | 2006-12-21 | Toshiba Corp | Method of manufacturing semiconductor device |
WO2007043634A1 (en) * | 2005-10-06 | 2007-04-19 | Nec Corporation | Method for manufacturing multilayer wiring |
JP2008235332A (en) * | 2007-03-16 | 2008-10-02 | Nec Electronics Corp | Manufacturing process and control system of semiconductor device |
JP2008262996A (en) * | 2007-04-10 | 2008-10-30 | Tokyo Electron Ltd | Method of manufacturing semiconductor device, and semiconductor device |
JP2009530861A (en) * | 2006-03-24 | 2009-08-27 | アプライド マテリアルズ インコーポレイテッド | Plasma etching and photoresist strip process with defluorination and wafer defluorination steps in intervening chamber |
JP2010050117A (en) * | 2008-08-19 | 2010-03-04 | Renesas Technology Corp | Method of manufacturing semiconductor device |
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2010
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Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11162982A (en) * | 1997-11-27 | 1999-06-18 | Nec Corp | Manufacture of semiconductor device |
JP2000091309A (en) * | 1998-09-09 | 2000-03-31 | Handotai Sentan Technologies:Kk | Device and method for forming semiconductor pattern |
JP2001343757A (en) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | Forming method for resist pattern |
JP2002124568A (en) * | 2000-10-18 | 2002-04-26 | Tokyo Electron Ltd | Method for etching dual damascene structure |
JP2006165189A (en) * | 2004-12-06 | 2006-06-22 | Nec Electronics Corp | Method of manufacturing semiconductor device |
JP2006344815A (en) * | 2005-06-09 | 2006-12-21 | Toshiba Corp | Method of manufacturing semiconductor device |
WO2007043634A1 (en) * | 2005-10-06 | 2007-04-19 | Nec Corporation | Method for manufacturing multilayer wiring |
JP2009530861A (en) * | 2006-03-24 | 2009-08-27 | アプライド マテリアルズ インコーポレイテッド | Plasma etching and photoresist strip process with defluorination and wafer defluorination steps in intervening chamber |
JP2008235332A (en) * | 2007-03-16 | 2008-10-02 | Nec Electronics Corp | Manufacturing process and control system of semiconductor device |
JP2008262996A (en) * | 2007-04-10 | 2008-10-30 | Tokyo Electron Ltd | Method of manufacturing semiconductor device, and semiconductor device |
JP2010050117A (en) * | 2008-08-19 | 2010-03-04 | Renesas Technology Corp | Method of manufacturing semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021520637A (en) * | 2018-04-03 | 2021-08-19 | 東京エレクトロン株式会社 | Subtractive interconnect formation using a fully self-aligned method |
JP7348441B2 (en) | 2018-04-03 | 2023-09-21 | 東京エレクトロン株式会社 | Subtractive interconnect formation using fully self-aligned method |
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A621 | Written request for application examination |
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