JP2011175445A5 - - Google Patents

Description

〔４〕＜モード２：ADR10bit，MPX15bit＞
項１乃至３の何れかの半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビット（Ａ２５）が第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態（図６、図７）と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列（ＡＤ１３〜ＡＤ１１）の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態（図６、図８）と、を含む。

〔７〕＜第３モード：Reg10bit，ADR1bit、MPX＞
項１乃至６の何れかの半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビット（Ａ１６）が第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態（図９、図１０）と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列（ＡＤ１３〜ＡＤ１１）の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態（図９、図８）と、を含む。

〔１１〕＜インクリメントモード＞
項１０の半導体装置において、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。

〔１６〕＜インクリメントモード＞
項１５の半導体装置において前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。

〔２２〕＜モード２：ADR10bit，MPX15bit＞
項１８乃至２１の何れかのデータ処理システムにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む。

〔２５〕＜第３モード：Reg10bit，ADR1bit、MPX＞
項１８乃至２４の何れかのデータ処理システムにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む。

〔２９〕＜インクリメントモード＞
項２８のデータ処理システムにおいて、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。

〔３４〕＜インクリメントモード＞
項３３のデータ処理システムにおいて、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。

Claims (35)

1. データ処理ユニットを有する半導体装置であって、
   前記半導体装置の外部から前記データ処理ユニットのアドレス空間へのアクセスを制御する外部インタフェース回路を更に有し、
   前記外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記半導体装置の外部から入力するための外部端子と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記半導体装置の外部から書込まれる補完レジスタと、前記半導体装置の外部からモード情報が書込まれるモードレジスタと、前記アドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路と、を有する半導体装置。
2. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む、請求項１記載の半導体装置。
3. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
   前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する、請求項２記載の半導体装置。
4. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、
   前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む請求項１乃至３の何れか１項記載の半導体装置。
5. 前記特定リソースはシンクロナスＤＲＡＭであり、
   前記特定ビット配列の値に対応するリソースはレジスタ群である、請求項４記載の半導体装置。
6. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
   前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、
   前記特定ビットは前記アドレス入力端子の１ビットの入力であり、
   前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項４記載の半導体装置。
7. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、
   前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む請求項１乃至４の何れか１項記載の半導体装置。
8. 前記特定リソースはシンクロナスＤＲＡＭであり、
   前記特定ビット配列の値に対応するリソースはレジスタ群である、請求項７記載の半導体装置。
9. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
   前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、
   前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、
   前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項７記載の半導体装置。
10. 前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する、請求項９記載の半導体装置。
11. 前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項１０記載の半導体装置。
12. 前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
    前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項１１記載の半導体装置。
13. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態を含む、請求項２記載の半導体装置。
14. 前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である、請求項１３記載の半導体装置。
15. 前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項１４記載の半導体装置。
16. 前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項１５記載の半導体装置。
17. 前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
    前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項１６記載の半導体装置。
18. 第１のデータプロセッサと、
    前記第１のデータプロセッサのアドレス空間の一部に配置され前記第１のデータプロセッサの外部に接続された記憶装置と、
    前記第１のデータプロセッサの外部に接続された第２のデータプロセッサと、を有するデータ処理システムであって、
    前記第１のデータプロセッサは、前記第２のデータプロセッサから前記第１のデータプロセッサのアドレス空間へのアクセスを制御する第１の外部インタフェース回路と、前記記憶装置へのアクセスを制御する第２の外部インタフェース回路とを有し、
    前記第１の外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記第２データプロセッサから入力するための外部端子と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記第２のデータプロセッサによって書込まれる補完レジスタと、前記第２のデータプロセッサによってモード情報が書込まれるモードレジスタと、前記第１のデータプロセッサのアドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路と、を有するデータ処理システム。
19. 前記第２のデータプロセッサは、前記モードレジスタ及び補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを発行する、請求項１８記載のデータ処理システム。
20. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む、請求項１８記載のデータ処理システム。
21. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
    前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する、請求項２０記載のデータ処理システム。
22. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、
    前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む請求項１８記載のデータ処理システム。
23. 前記特定リソースは前記記憶装置であり、
    前記特定ビット配列の値に対応するリソースは前記第1のデータプロセッサに内蔵されたレジスタ群である、請求項２２記載のデータ処理システム。
24. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
    前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、
    前記特定ビットは前記アドレス入力端子の１ビットの入力であり、
    前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項２２記載のデータ処理システム。
25. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、
    前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む請求項１８記載のデータ処理システム。
26. 前記特定リソースは前記記憶装置であり、
    前記特定ビット配列の値に対応するリソースは前記第１のデータプロセッサに内蔵されるレジスタ群である、請求項２５記載のデータ処理システム。
27. 前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
    前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、
    前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、
    前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項２５記載のデータ処理システム。
28. 前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項２７記載のデータ処理システム。
29. 前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項２８記載のデータ処理システム。
30. 前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
    前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項２９記載のデータ処理システム。
31. 前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態を含む、請求項２０記載のデータ処理システム。
32. 前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である、請求項３１記載のデータ処理システム。
33. 前記補完レジスタの値をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項３２記載のデータ処理システム。
34. 前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項３３記載のデータ処理システム。
35. 前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
    前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項３４記載のデータ処理システム。