JP2011171489A - 電流増幅素子 - Google Patents
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Abstract
【解決手段】電流増幅素子は、半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたn型半導体ウエル(n−ウエル)104、n−ウエル内に同心円状に形成されたp型半導体領域112、p型半導体領域内に同心円状に形成されたn型半導体領域112、及び順バイアス電圧と逆バイアス電圧とを印加するための複数の電極を備えている。n−ウエルの内側の面は、中心軸から予め定めた距離の範囲内では基板裏面に向って半径が小さくなると共に、範囲より外側では基板裏面に向って半径が大きくなるように形成されている。
【選択図】図9
Description
まず、本発明の実施の形態に係る電流増幅素子の基本的な構造について説明する。図1(A)は本実施の形態に係る電流増幅素子の模式的な構造を示す概略断面図である。図1(B)は図1(A)に示す電流増幅素子を表す回路記号である。本実施の形態に係る電流増幅素子は、リニアモードで動作するnpn型のアバランシェバイポーラトランジスタである。以下では、適宜、リニアモード・アバランシェ・トランジスタを「LAT」と略称する。
図2(A)及び(B)は本実施の形態に係る電流増幅素子の増幅原理を説明する概念図である。電流増幅素子10のpn接合は整流特性を示すpnダイオードである。図2(A)に示すように、コレクタ電極20とベース電極24との間に逆バイアス電圧を印加し、エミッタ電極22とベース電極24との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、上記pnダイオードの一次降伏電圧(ブレークダウン電圧)以上とする。その結果、逆バイアス電圧は、順バイアス電圧に比べて十分に高い電圧となる。
図3(A)及び(B)は本実施の形態に係る電流増幅素子がリニアモード動作する原理を説明する図である。ここでは、図3(A)に示すように、トランジスタである電流増幅素子10に関し、ベース電極(B)の端子を接地して、コレクタ電極(C)とベース電極(B)との間に逆バイアス電圧Vcbを印加する。即ち、コレクタ電極とベース電極との間の電圧(C-B間電圧)がVcbである。また、ベース電流Ib、エミッタ電流Ie、及びコレクタ電流Icの流れる方向を、矢印で図示した方向とする。
図5は本発明の電流増幅素子を用いた電流増幅回路の構成の一例を示す回路図である。図5に示すように、電流増幅回路40は、図1に示した構造の電流増幅素子10を用いて、フォトダイオード(PD)36の出力電流を増幅する電流増幅回路である。フォトダイオード36のn側電極(陽極)は、電流増幅素子10のエミッタ電極Eの端子に接続されている。フォトダイオード36のp側電極(陰極)は、負荷抵抗Reを介して直流電源30のアノード側に接続されている。フォトダイオード36のp側電極は、コンデンサ38にも接続されている。これ以外の構成は、図2(A)に示した回路構成と同様であるため、同じ構成部分には同じ符号を付して説明を省略する。
S/N(after) = M2is 2/(M2is 2+it 2) 式(2)
ここで、なだれ増倍を利用した電流増幅素子に特有の「過剰雑音」について説明する。背景技術として指摘した通り、なだれ増倍を利用した電流増幅素子は、増幅過程での過剰雑音が大きく、直列に接続するとこの過剰雑音が増幅され、出力信号のS/Nが低下する要因となる。
図7は本実施の形態に係る電流増幅素子の具体的な構造を示す斜視図である。図7では、電流増幅素子の一部を切り欠いて部分的な断面構造を示している。また、図7では、半導体基板上に電流増幅素子を作り込んだ構造を図示している。図8(A)は図7に示す電流増幅素子を表面側から見た場合の平面図であり、図8(B)は図8(A)のX-X線で切断し矢印方向から見た場合の構造を示す概略断面図である。
次に、図7、図8(A)及び図8(B)に示す電流増幅素子を製造する製造方法について説明する。図14〜図19は電流増幅素子の製造工程を順を追って説明するための工程図である。なお、この製造方法は一例に過ぎず、本実施の形態に係る電流増幅素子(LAT100)を製造することが可能な範囲で、製造工程の順序の入れ替え、他の製造技術の導入などを適宜行うことができる。
なお、上記の実施の形態では、電流増幅素子(LAT)は、p−型シリコン半導体基板(p−型基板)にn型ウェルを形成し、n型ウェル内にLATの主要部(p型半導体層、n+型拡散領域、n+型拡散領域、及びp+型拡散領域)が形成される例について説明したが、p型とn型を反転させてもよい。即ち、n−型シリコン半導体基板(n−型基板)にp型ウェルを形成し、p型ウェル内にLATの主要部(n型半導体層、p+型拡散領域、p+型拡散領域、及びn+型拡散領域)を形成することもできる。この場合には、電子とホールとが反転し、一方のp+型拡散領域の表面に、ホール収集電極を形成し、他方のp+型拡散領域の表面にホール注入電極を形成し、n+型拡散領域の表面に電子収集電極を形成する。
12 p型シリコン半導体層
14 n型拡散領域
16 n型拡散領域
18 p+型拡散領域
20 コレクタ電極(電子収集電極)
22 エミッタ電極(電子注入電極)
24 ベース電極(ホール収集電極)
26 空乏層
28 高圧電源
30 直流電源
36 フォトダイオード(PDまたはAPD)
38 コンデンサ
40 電流増幅回路
100 電流増幅素子(LAT)
102 p−型シリコン半導体基板(p−型基板)
104 n型ウェル
106 p型分離領域
108 p+型拡散領域
110A 絶縁領域
110B 絶縁領域
110C 絶縁領域
112 p型拡散領域(p型半導体層)
112A p−型拡散領域
114 n+型拡散領域
116 n+型拡散領域
118 p+型拡散領域
120 コレクタ電極
122 エミッタ電極
124 ベース電極
150 部分
160 順テーパ部
170 逆テーパ部
180 順テーパ部
Claims (5)
- 半導体基板の表面に平面視が円形となるように中心軸の周りに対称に形成されたn型半導体ウエルと、
前記n型半導体ウエル内に形成され、平面視が前記n型半導体ウエルより半径の小さい同心円となるように前記中心軸の周りに対称に形成されたp型半導体領域と、
前記p型半導体領域内に形成され、平面視が前記p型半導体領域より半径の小さい同心円となるように前記中心軸の周りに対称に形成されたn型半導体領域と、
前記n型半導体領域にオーミック接合された電子注入電極と、
前記n型半導体ウエルにオーミック接合された電子収集電極と、
前記p型半導体領域にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、
を備え、
前記n型半導体ウエルの前記中心軸に対向する内側の面は、前記中心軸から予め定めた距離の範囲内では前記半導体基板の裏面に向って半径が小さくなると共に、前記範囲より外側では前記半導体基板の裏面に向って半径が大きくなる、
電流増幅素子。 - 前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項1に記載の電流増幅素子。
- 前記ホール収集電極より外側の半導体基板の表面に、前記p型半導体領域よりも不純物濃度の低いp−型半導体領域を形成した請求項1又は請求項2に記載の電流増幅素子。
- 前記ホール収集電極より外側の半導体基板の表面に、前記n型半導体ウエルよりも不純物濃度の低いn−型半導体領域を形成した請求項1又は請求項2に記載の電流増幅素子。
- 前記半導体基板が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも1種からなる請求項1から請求項4までのいずれか1項に記載の電流増幅素子。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019084088A1 (en) * | 2017-10-26 | 2019-05-02 | The Charles Stark Draper Laboratory, Inc. | SINGLE ELECTRON BIPOLAR AVALANCHE TRANSISTOR TRIGGERED BY A PHOTOVOLTAIC DIODE |
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-
2010
- 2010-02-18 JP JP2010033508A patent/JP5604901B2/ja active Active
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US10636918B2 (en) | 2017-10-26 | 2020-04-28 | The Charles Stark Draper Laboratory, Inc. | Single electron transistor triggered by photovoltaic diode |
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JP5604901B2 (ja) | 2014-10-15 |
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