JP5218370B2 - 電流増幅回路及び光検出デバイス - Google Patents

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本発明は、電流増幅回路及び光検出デバイスに関する。
従来、電流出力を増幅する回路としては、ＦＥＴ（電界効果トランジスタ）等のトランジスタを用いて増幅を行う増幅回路が知られている。これらの増幅回路では、信号を増幅する際には、抵抗によって発生する熱雑音が不可避であり、熱雑音が信号対雑音比（ＳＮＲ、またはＳ／Ｎ）を劣化させる主要因になっていた。
例えば、フォトダイオード用の電流-電圧（Ｉ-Ｖ）変換回路としては、一般に、抵抗とオペアンプとを備えたトランスインピーダンス回路が用いられている。トランスインピーダンス回路は、抵抗Ｒの値が周波数特性に影響を与え難く、高速応答が可能であるという特性を有する。これらの特性は、フォトダイオードで発生した光電流の検出に適している（非特許文献１、２）。
しかしながら、フォトダイオードで発生した信号が、ナノアンペア（ｎＡ）オーダの微弱信号である場合には、抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させる。前段で発生した雑音は後段に設けられた回路では除去することが難しく、Ｓ／Ｎの改善は困難である。周波数帯域を狭くすることでＳ／Ｎの改善を図る方法はあるが、広帯域が必要とされる用途には用いることができない。
微弱電流を検出する系で熱雑音を低減するために、アバランシェフォトダイオード（ＡＰＤ）が用いられている。例えば、０．８μｍ〜０．９μｍの短波長帯では、シリコン（Ｓｉ）を用いたＳｉ−ＡＰＤが用いられている。また、光通信等で用いられる１．０μｍ〜１．７μｍの長波長帯では、Ｓｉ−ＡＰＤは使用できず、ゲルマニウム（Ｇｅ）を用いたＧｅ−ＡＰＤ等が用いられている。このＡＰＤは、アバランシェ効果による電流増倍作用（なだれ増倍）により、抵抗を用いずに電流を直接増幅することで、熱雑音を低減している。
近年、ＳＩＭ（Silicon Impact ionization Multipliyer）と呼ばれる電流増幅素子が提案されている（非特許文献３）。ＳＩＭデバイスは、ＡＰＤのアバランシェ効果による電流増倍作用だけを、外部に取り出して独立させた電流増幅素子である。ＳＩＭデバイスのような外部の電流増幅素子は、ＡＰＤに比べると低ノイズで高感度である。
図２０に示すように、ＳＩＭデバイス１００は、ｐ型不純物を低濃度で拡散させたｐ−型シリコン層１０２、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域１０４、ｐ型不純物を高濃度で拡散させたｐ＋型拡散領域１０６を備えている。この構造の場合には、ｎ＋型拡散領域１０４の表面に第１オーミック電極（アノード）１０８を形成し、ｐ＋型拡散領域１０６の表面に第２オーミック電極（シンク）１１０を形成する。また、ｐ−型シリコン層の表面にショットキー電極１１２を形成する。
そして、第１オーミック電極１０８と第２オーミック電極１１０との間に高電圧の逆バイアスを印加し、第２オーミック電極１１０とショットキー電極１１２との間に順バイアスを印加して、ショットキー電極１１２からキャリアを注入する。注入されたキャリア（この場合は電子）は、逆バイアスにより発生した高電界により加速度的に増倍される。これにより電流が増幅される。
また、従来、究極の微弱電流として単一電子を検出する検出素子として、シングルエレクトロンバイポーラアバランシェトランジスタ（ＳＥＢＡＴ）が知られている（非特許文献４）。図５（Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。図示したように、ＳＥＢＡＴでは、トランジスタのエミッタ−ベース（Ｅ-Ｂ）間に順バイアス電圧を印加すると共に、コレクタ−ベース（Ｃ-Ｂ）間にブレークダウン電圧より高い逆バイアス電圧を印加する。エミッタから注入された電子は、逆バイアスにより発生した高電界により加速度的に増倍される。即ち、アバランシェ効果が発生する。
アバランシェ効果は、Ｃ-Ｂ間の電圧ＶＣＢがＶＣＣ以上になると、アバランシェクエンチ回路として設けられた抵抗ＲＱによって迅速に停止されるが、このアバランシェ効果の発生をトリガとして、エミッタから単一電子が注入される。コレクタ側では、注入された単一電子の検出に対応して電圧パルスが生成される。従って、ＳＥＢＡＴはガイガーモード動作となり、単一電子を検出するデジタルカウンタとして機能する。
松井邦彦著「ＯＰアンプ活用１００の実践ノウハウ」ＣＱ出版社 アナログデバイセズ著「ＯＰアンプによる信号処理の応用技術」ＣＱ出版社 Hong-Wei Lee, et al.,"HIGH GAIN EFFECTS FOR SOLID STATE IMPACT IONIZATION, MULTIPLIER,"IEEE JOURNAL OF QUANTAM ELECTRONICS, VOL.42, NO.5, MAY 2006. Marc Lany, et al.,"ELECTRON COUNTING AT ROOM TEMPERATURE IN AN AVALANCHE BIPOLAR TRANSISTOR"APPLIED PHYSICS LETTERS, 92, 022111 (2008).
しかしながら、ＡＰＤ、ＳＩＭ、ＳＥＢＡＴ等の「なだれ増倍」を利用した電流増幅素子は、高い電流増幅率（利得）を得ようとすると、増幅過程での過剰雑音が大きくなって、電流増幅率を向上させるのが困難であるという問題がある。また、「なだれ増倍」は制御が難しく、暴走して素子を破壊するおそれがある。例えばＳＥＢＡＴでは、アバランシェクエンチ回路を設けて「なだれ増倍」の暴走を回避している。このためＳＥＢＡＴはガイガーモード動作となり、リニアモード動作において電流増幅率（検出感度）を向上させるものではない。
また、上記のＳＩＭデバイスは、キャリアの注入にショットキー接合を用いているという問題がある。ショットキー接合は、再現性・信頼性に問題があり、半導体デバイスの製品化では、極力使用が避けられるのが一般的である。また、ショットキー電極の形成は、近年、低コストなアナログ回路として応用が広がっているＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補性金属酸化膜半導体）回路の製造工程には適していない、という問題もある。
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において高い電流増幅率と低いＳ／Ｎとを両立させることができる電流増幅素子を提供することにある。
本発明の他の目的は、本発明の電流増幅素子を複数直列に接続することで、従来の電流増幅素子では達成し得ない高い電流増倍率（利得）を得ることが可能な電流増幅回路を提供することにある。
本発明のさらに他の目的は、光電変換で得られた電流をなだれ増倍を利用して直接増幅することが可能であると共に、リニアモード動作において高い電流増幅率と低いＳ／Ｎとを両立させることができる光検出デバイスを提供することにある。
上記目的を達成するために各請求項に記載の発明は、下記の構成を備えたことを特徴としている。
（１）の電流増幅素子は、第１のｎ型半導体領域と第２のｎ型半導体領域とが互いに離間して形成されたｐ型半導体層と、前記第１のｎ型半導体領域にオーミック接合された電子収集電極と、前記第２のｎ型半導体領域にオーミック接合された電子注入電極と、前記ｐ型半導体層にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、前記ｐ型半導体層と前記ホール収集電極との間に形成された高濃度の不純物を含むｐ＋型半導体層と、を備えた電流増幅素子である。
（１）の電流増幅素子において、前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う。
（１）の電流増幅素子において、前記ｐ型半導体層が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる。
（２）の電流増幅素子は、第１のｐ型半導体領域と第２のｐ型半導体領域とが互いに離間して形成されたｎ型半導体層と、前記第１のｐ型半導体領域にオーミック接合されたホール収集電極と、前記第２のｐ型半導体領域にオーミック接合されたホール注入電極と、前記ｎ型半導体層にオーミック接合された電子収集電極であって、リニアモードでなだれ増倍動作を行うように、前記ホール注入電極との間に順バイアス電圧を印加すると共に、前記ホール収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加する電子収集電極と、前記ｎ型半導体層と前記電子収集電極との間に形成された高濃度の不純物を含むｎ＋型半導体層と、を備えた電流増幅素子である。
（２）の電流増幅素子において、前記ホール収集電極に流入する電流の前記ホール注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う。
（２）の電流増幅素子において、前記ｎ型半導体層が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる。
本発明の電流増幅回路は、電流を発生させる電流発生源と、前記電流発生源に接続されると共に、上記（１）の電流増幅素子及び上記（２）の電流増幅素子のいずれか一方が直列に複数段接続されて、前記電流発生源で発生した電流を増幅する電流増幅部と、を備えた電流増幅回路である。
上記の電流増幅回路において、前記電流増幅部は、前記複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定して、前記電流発生源で発生した電流を増幅してもよい。
上記の電流増幅回路において、前記電流発生源が、光電変換を行う光検出器であってもよい。
前記電流発生源が、フォトダイオードであってもよい。
上記の電流増幅回路において、前記電流発生源が、なだれ増倍と共に光電変換を行う光検出器である場合に、前記電流増幅部は、前記光検出器及び前記複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定して、前記電流発生源で発生した電流を増幅してもよい。
本発明の光検出デバイスは、絶縁層を備えた基板と、前記基板に設けられた本発明の電流増幅回路と、を備え、前記電流増幅回路に含まれる前記電流発生源及び前記複数の電流増幅素子の各々が、前記絶縁層により互いに絶縁分離された光検出デバイスである。
上記の光検出デバイスにおいて、前記絶縁層を備えた基板が、シリコン基板、該シリコン基板上に形成された酸化絶縁層、及び前記酸化絶縁層上に形成されたシリコン半導体層を備えたＳＯＩ基板であってもよい。
各請求項に記載の発明によれば、以下の効果を奏する。
（１）の電流増幅素子によれば、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において高い電流増幅率と低いＳ／Ｎとを両立させることができる。
（１）の電流増幅素子において、電流増幅率が逆バイアス電圧に対して単調増加するようになだれ増倍動作を行うことで、なだれ増倍が維持されるリニアモード動作を継続することが可能になる。
（１）の電流増幅素子において、列挙した半導体を用いることで、バイアス電圧に対する耐久性を向上させることができる。
（２）の電流増幅素子によれば、半導体の極性を反転させても、なだれ増倍を利用して電流を直接増幅することが可能であると共に、リニアモード動作において高い電流増幅率と低いＳ／Ｎとを両立させることができる。
（２）の電流増幅素子において、電流増幅率が逆バイアス電圧に対して単調増加するようになだれ増倍動作を行うことで、なだれ増倍が維持されるリニアモード動作を継続することが可能になる。
（１）の電流増幅素子において、列挙した半導体を用いることで、バイアス電圧に対する耐久性を向上させることができる。
本発明の電流増幅回路によれば、本発明の電流増幅素子を複数直列に接続することで、従来の電流増幅素子では達成し得ない高い電流増倍率（利得）を得ることが可能になる。
複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定することで、なだれ増倍を利用した複数の増幅器を直列に接続する場合に、なだれ増倍過程での過剰雑音を最も低減して最大のＳＮＲを得ることができる。
前記電流発生源を光電変換を行う光検出器とすることで、光検出器の光電変換により発生した微弱電流を直接増幅することが可能で、熱雑音の影響を受けることなくＳ／Ｎを向上させることができる。
前記電流発生源をフォトダイオードとすることで、フォトダイオードにより発生した微弱電流を直接増幅することが可能で、熱雑音の影響を受けることなくＳ／Ｎを向上させることができる。
なだれ増倍と共に光電変換を行う光検出器（電流発生源）及び複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定することで、電流発生源がアバランシェフォトダイオードのように「なだれ増倍」と共に光電変換を行う光検出器である場合には、光検出器のなだれ増倍も含め、なだれ増倍を利用して電流を直接増幅することが可能である。
本発明の光検出デバイスによれば、電流増幅回路に含まれる電流発生源及び複数の電流増幅素子の各々を互いに絶縁分離して同一基板上にモノリシックに形成したことで、素子毎に異なるバイアス電圧の印加が可能となり、光電変換で得られた電流をなだれ増倍を利用して直接増幅することが可能であると共に、リニアモード動作において高い電流増幅率と低いＳ／Ｎとを両立させることができる。
上記の光検出デバイスにおいてＳＯＩ基板を利用することで、電流増幅素子を光検出器と共に同一基板上にモノリシックに形成した光検出デバイスを、より簡易な製造工程により提供することができる。
（Ａ）は本発明の第１の実施の形態に係る電流増幅素子の積層構造を示す概略断面図である。（Ｂ）は（Ａ）に示す電流増幅素子を表す回路記号である。 （Ａ）及び（Ｂ）は電流増幅素子の増幅原理を説明する概念図である。 電流増幅素子の「なだれ増倍動作」を説明するためのバンドダイアグラムである。 （Ａ）及び（Ｂ）は電流増幅素子がリニアモード動作する原理を説明する図である。 （Ａ）〜（Ｃ）はＳＥＢＡＴの構成及び駆動方法を示す概略図である。 （Ａ）はＮチャンネル接合型ＦＥＴの記号を示す図である。（Ｂ）はＮチャンネル接合型ＦＥＴの動作原理を説明するための概念図である。 実験装置の構成を示す概略図である。 実験結果として得られたソース電流ＩＳ及びドレイン電流ＩＤのＤＧ間電圧依存性を示すグラフである。 図７の実験装置のＦＥＴを本実施の形態の電流増幅素子で置換した図である。 本発明の第２の実施の形態に係る電流増幅回路の構成を示す回路図である。 （Ａ）は第２の実施の形態に係る電流増幅回路の実用的な設計例を示す概略図である。（Ｂ）は（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。 （Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。 （Ａ）〜（Ｃ）はなだれ増倍を利用した電流増幅素子を複数直列に接続した場合の電流増幅率及びＳＮＲの最適化の方法を説明する図である。 （Ａ）〜（Ｃ）は電流増幅素子を複数直列に接続した場合の電流増幅率及びＳＮＲの最適化方法を一般化する図である。 （Ａ）は本発明の第３の実施の形態に係る電流増幅回路の構成を示す回路図である。（Ｂ）は（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。 （Ａ）は本発明の第４の実施の形態に係る電流増幅回路の構成を示す回路図である。（Ｂ）は（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。 （Ａ）は本発明の第５の実施の形態に係る電流増幅素子の積層構造を示す概略断面図である。（Ｂ）は（Ａ）に示す電流増幅素子の動作原理を説明する概念図である。 （Ａ）は第５の実施の形態に係る光検出デバイスの実装構造の一部分を示す斜視図である。（Ｂ）は（Ａ）に示す光検出デバイスの動作原理を説明する概念図である。 第５の実施の形態に係る光検出デバイスの変形例を示す概略図である。 ＳＩＭデバイスの構成を示す概略図である。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜第１の実施の形態＞
（電流増幅素子の積層構造）
図１（Ａ）は本発明の第１の実施の形態に係る電流増幅素子の積層構造を示す概略断面図である。図１（Ｂ）は図１（Ａ）に示す電流増幅素子を表す回路記号である。本実施の形態に係る電流増幅素子は、リニアモードで動作するｎｐｎ型のアバランシェバイポーラトランジスタである。以下では、適宜、リニアモード・アバランシェ・トランジスタを「ＬＡＴ」と略称する。
図１（Ａ）に示すように、電流増幅素子（ＬＡＴ）１０は、ｐ型シリコン半導体層１２を備えている。以下の説明では、ｐ型シリコン半導体層１２の図面上側の面を「表（おもて）面」又は「主面」と称し、図面下側の面を「裏面」と称する。また、「表面近傍（又は裏面近傍）」とは、表面（又は裏面）から所定深さまでの領域である。例えば、ｐ型シリコン半導体層１２として、約３００μｍの厚さのシリコンウェハを用いる場合には、約１μｍ以下の深さまでの領域である。
ｐ型シリコン半導体層１２の表面近傍には、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を低濃度で拡散させた領域であるｎ型拡散領域１４とｎ型拡散領域１６とが形成されている。これらｎ型拡散領域１４、１６とｐ型シリコン半導体層１２との間にｐｎ接合が形成されている。ｎ型拡散領域１４とｎ型拡散領域１６とは、ｐ型シリコン半導体層１２の主面に沿った方向（面方向）に離間して配置されている。一方、ｐ型シリコン半導体層１２の裏面近傍には、ホウ素（Ｂ）ガリウム（Ｇａ）等のｐ型不純物を高濃度で拡散させた領域であるｐ＋型拡散領域１８が層状に形成されている。
ｎ型拡散領域１４の表面には、電子収集電極（コレクタ電極）２０が形成されている。一方、ｎ型拡散領域１６の表面には、電子注入電極（エミッタ電極）２２が形成されている。ｐ＋型拡散領域１８の露出した表面には、ホール収集電極（ベース電極）２４が形成されている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、シリコン半導体に対しオーミック接合されたオーミック電極とされている。電子収集電極２０、電子注入電極２２、及びホール収集電極２４の各々は、例えば、アルミニウム等の金属膜で形成することができる。
なお、図１（Ｂ）に回路記号で図示したように、本実施の形態に係る電流増幅素子は「ｎｐｎ型のバイポーラトランジスタ」である。従って、以下の説明では、括弧内に併記した通り、電子収集電極２０を「コレクタ電極２０」、電子注入電極２２を「エミッタ電極２２」、ホール収集電極２４を「ベース電極２４」と称する。コレクタ電極２０に流入する電流がコレクタ電流Ｉｃであり、エミッタ電極２２から流出する電流がエミッタ電流Ｉｅである。後述する通り、コレクタ電流Ｉｃがエミッタ電流Ｉｅに対して増幅される。
また、図１（Ａ）及び（Ｂ）に図示したように、コレクタ電極２０には「Ｃ」、エミッタ電極２２には「Ｅ」、ベース電極２４には「Ｂ」の記号を併記する。または、コレクタ電極Ｃというように、各電極を各記号で略記する。また、コレクタ電極２０、エミッタ電極２２、及びベース電極２４の各々からは、接続端子が引き出されている。しかしながら、接続端子と電極とを区別する必要が無い場合には、対応する接続端子も含めて、各電極をコレクタ電極２０、エミッタ電極２２及びベース電極２４と称する。
（電流増幅素子の増幅原理）
図２（Ａ）及び（Ｂ）は第１の実施の形態に係る電流増幅素子の増幅原理を説明する概念図である。電流増幅素子１０のｐｎ接合は整流特性を示すｐｎダイオードである。図２（Ａ）に示すように、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加し、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する。逆バイアス電圧は、後述する「なだれ増倍」を誘起するために、上記ｐｎダイオードの一次降伏電圧（ブレークダウン電圧）以上とする。その結果、逆バイアス電圧は、順バイアス電圧に比べて十分に高い電圧となる。
ｐｎ接合に逆バイアス電圧が印加されることで、ｐ型シリコン半導体層１２のｐ型領域には高電界が発生している。複数の点線は、この電界の電位分布を表す等電位線である。図２（Ｂ）に示すように、エミッタ電極２２下のｎ型拡散領域１６の周囲に拡がるように空乏層２６が形成されている。当初、エミッタ電極２２から注入された電子の大半は、順バイアスに従ってベース電極２４の方向に向かう。しかしながら、一部の電子は、電界が発生している領域に捉えられ、電界により加速される。このとき電界が十分に高電界であると、一部の電子は、格子点と衝突してキャリア（電子とホール）を生成する。また、生成したキャリアの各々は、更に別の格子点と衝突して別のキャリアを生成する。この現象は「なだれ増倍（アバランシェ効果）」と称される。このなだれ増倍によって、電子とホールとが増倍される。
増倍された電子はコレクタ電極２０から取り出され、増倍されたホールはベース電極２４から取り出される。ベース電極２４からはベース電流Ｉｂが流出する。上記のなだれ増倍により、エミッタ電極２２に注入された電子に比べ、コレクタ電極２０からは増倍された多数の電子が取り出される。即ち、コレクタ電極２０に流入するコレクタ電流Ｉｃは、エミッタ電極２２から流出するエミッタ電流Ｉｅよりも大きくなる。電流増幅素子１０の電流増幅率は、下記式で定義することができる。
電流増幅率＝コレクタ電流Ｉｃ÷エミッタ電流Ｉｅ
また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの間には、下記の関係が成立する。
ベース電流Ｉｂ＝エミッタ電流Ｉｅ＋コレクタ電流Ｉｃ
ここでバイアス電圧を印加するための回路構成の一例を説明する。図２（Ａ）に示すように、エミッタ電極２２とベース電極２４との間に順バイアス電圧を印加する場合には、エミッタ電極２２の端子を、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続し且つ直流電源３０のカソード側を接地する。同時に、ベース電極２４の端子を接地して、直流電源３０のカソード側と同電位にする。これにより、エミッタ電極２２の端子電位を−Ｖとする。
一方、コレクタ電極２０とベース電極２４との間に逆バイアス電圧を印加する場合には、コレクタ電極２０の端子を、負荷抵抗Ｒｃを介して高圧電源２８のカソード側に接続し且つ高圧電源２８のアノード側を接地する。同時に、ベース電極２４の端子を接地して、高圧電源２８のアノード側と同電位にする。これにより、コレクタ電極２０の端子電位を＋Ｖとする。
本実施の形態では、コレクタ電極２０の端子電位とエミッタ電極２２の端子電位との電位差２Ｖが、５０[Ｖ（ボルト）]以上になるように、高電圧の逆バイアス電圧を印加する。例えば、高圧電源２８による印加電圧を７０Ｖ（＋Ｖ＝＋７０Ｖ）とし、直流電源３０による印加電圧を２．１Ｖ（−Ｖ＝−２．１Ｖ）とすることができる。
図３は電流増幅素子の「なだれ増倍動作」を説明するためのバンドダイアグラムである。このバンドダイアグラムは、コレクタ電極２０とベース電極２４との間に存在するｐ型シリコン半導体層１２とｎ型拡散領域１４との間のｐｎ接合のバンドダイアグラムである。伝導帯端のエネルギー準位がＥｃであり、価電子帯端のエネルギー準位がＥｖである。エネルギー準位Ｅｃとエネルギー準位Ｅｖとの差が、禁制帯幅エネルギーである。なお、図３は、なだれ増倍動作を説明するための模式図であり、フェルミ準位Ｅｆの図示は省略する。また、エネルギー準位Ｅｃとエネルギー準位Ｅｖとは、キャリアの有無に拘らず直線で図示する。
エミッタ電極２２から注入された電子は、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して、ｐ型シリコン半導体層１２のｐ型領域に注入される。エミッタ電極２２から注入された電子の一部は、高電界が発生している領域に捉えられ、高電界により加速される。このとき、キャリアの得るエネルギーが禁制帯幅エネルギー程度になるように、十分な高電界が発生していると、一部の電子は格子点に衝突して一対のキャリア（電子とホール）を生成する。この現象は、衝突電離（インパクトイオン化）と称される。このようにして生成されたキャリアの各々は、更に別の格子点に衝突して別のキャリアを生成する。上記の衝突電離の繰り返しによりキャリアの数は加速度的に増大する。
図３に示すように、キャリアが加速度的に増大する様子は、キャリアの「なだれ」といえることから、この現象は「なだれ増倍」と称される。この「なだれ増倍」に起因する降伏は「なだれ降伏（アバランシェ・ブレークダウン）」と称される。特に、シリコン半導体では、電子の衝突で主に電子が電離するので、雑音の少ないなだれ増倍が可能である。本実施の形態に係る電流増幅素子１０は、このなだれ増倍を利用して電流を直接増幅することができるため、抵抗を含む従来の電流増幅素子と比較して、熱雑音の影響を受けることなくＳ／Ｎを向上させることが可能となる。
また、本実施の形態に係る電流増幅素子１０は、エミッタ電極２２をオーミック接合すると共に、ｐ型シリコン半導体層１２とｎ型拡散領域１６との間のｐｎ接合を介して電子を注入するので、キャリアの注入にショットキー電極を用いるＳＩＭデバイスと比較して、再現性・信頼性に優れており、製品化等の実用的な用途にも用いることができる。また、ＣＭＯＳ製造工程により製造可能であるため、ＣＭＯＳ回路との併設が容易になる。
（電流増幅素子のリニアモード動作）
図４（Ａ）及び（Ｂ）は第１の実施の形態に係る電流増幅素子がリニアモード動作する原理を説明する図である。ここでは、図４（Ａ）に示すように、トランジスタである電流増幅素子１０に関し、ベース電極（Ｂ）の端子を接地して、コレクタ電極（Ｃ）とベース電極（Ｂ）との間に逆バイアス電圧Ｖｃｂを印加する。即ち、コレクタ電極とベース電極との間の電圧（Ｃ-Ｂ間電圧）がＶｃｂである。また、ベース電流Ｉｂ、エミッタ電流Ｉｅ、及びコレクタ電流Ｉｃの流れる方向を、矢印で図示した方向とする。
上述した通り、電流増幅率は、コレクタ電流Ｉｃのエミッタ電流Ｉｅに対する比率（Ｉｃ／Ｉｅ）であり、一般に「利得（Ｇａｉｎ）」と呼ばれる。これに対し、コレクタ電流Ｉｃのベース電流Ｉｂに対する比率（Ｉｃ／Ｉｂ）は、一般に「直流電流増幅率（ｈｆｅ）と呼ばれ、「利得（Ｇａｉｎ）」とは区別される。図４（Ｂ）は、本実施の形態に係る電流増幅素子１０について、Ｃ−Ｂ間電圧Ｖｃｂに対する「利得（Ｇａｉｎ）」及び「直流電流増幅率（ｈｆｅ）」の挙動を図示したグラフである。換言すれば、本実施の形態に係る電流増幅素子１０は、印加するバイアス電圧や回路構成を含めて、Ｖｃｂに対し図示した挙動を示すように設計されている。
ｈｆｅは、Ｖｃｂがブレークダウン電圧（図では約１０Ｖ）の前後において、急激に増加した後に急激に減少する「異常変化」を示す。Ｖｃｂがブレークダウン電圧を超えると、ｈｆｅは略一定に保たれる。これに対し、電流増幅率、即ち、Ｇａｉｎは、「なだれ増倍」が暴走し始める電圧（図では約３０Ｖ）までは単調に増加し、暴走が開始すると急激に減少する。ＧａｉｎがＶｃｂに対し単調に増加する範囲では、電流増幅素子１０はリニアモードで動作しており、ＶｃｂによりＧａｉｎを制御することが可能である。従って、Ｖｃｂがブレークダウン電圧を超えた後も「なだれ増倍」を持続させることができ、リニアモード動作において電流増幅を行うことが可能になる。
本実施の形態に係る電流増幅素子１０は、リニアモード動作が可能である点に特徴がある。この点で、図５（Ａ）〜（Ｃ）に示すように、ガイガーモード動作しかできないＳＥＢＡＴとは相違している。ＳＥＢＡＴでは、Ｖｃｂがブレークダウン電圧を超えると「なだれ増倍」が暴走し始め、アバランシェクエンチ回路により「なだれ増倍」が停止される。従って、ガイガーモード動作では、１回の「なだれ増倍」の間にエミッタから注入される電子は１個である。これに対し、リニアモード動作では、１回の「なだれ増倍」の間にエミッタから次々と電子が注入され、所望の電流増幅率を得ることができる。
リニアモード動作が可能な設計の一例としては、トランジスタのエミッタ電極（Ｅ）に高インピーダンス電流源を接続した回路構成を挙げることができる。例えば、図２（Ａ）に示す構成では、エミッタ電極２２に接続されるインピーダンス電流源を、高インピーダンス電流源とすることができる。高インピーダンス電流源としては、フォトダイオードなどの微弱電流を発生する光検出器などが挙げられる。リニアモード動作をせずに「なだれ増倍」が暴走した場合には、エミッタ電極２２から注入された電子が、コレクタ電極２０からそのまま取り出されてしまう。
（接合型ＦＥＴとの相違）
一見すると素子構造は接合型ＦＥＴと類似している。しかしながら、本実施の形態に係る電流増幅素子１０の動作は、接合型ＦＥＴの動作とは明らかに相違している。また、電流増幅素子１０の駆動方法は、接合型ＦＥＴの駆動方法とは明らかに相違している。
図６（Ａ）及び（Ｂ）を参照して、電流増幅素子１０と接合型ＦＥＴとの相違について説明する。図６（Ａ）はＮチャンネル接合型ＦＥＴの記号を示す図である。図６（Ｂ）はＮチャンネル接合型ＦＥＴの動作原理を説明するための概念図である。
図６（Ａ）及び（Ｂ）に示すように、接合型ＦＥＴ１は、ｐ型半導体層２と、ｐ型半導体層２上に積層されたｎ型半導体層３と、を備えている。これらｐ型半導体層２とｎ型半導体層３との間には、ｐｎ接合が形成されている。ｎ型半導体層３の表面には、ドレイン電極４とソース電極５とが形成されている。ｐ型半導体層２の裏面には、ゲート電極６が形成されている。ドレイン電極４、ソース電極５、及びゲート電極６の各々は、シリコン半導体に対しオーミック接合されたオーミック電極で構成されている。
次に、接合型ＦＥＴ１の動作について簡単に説明する。接合型ＦＥＴ１では、ｎ型半導体層３内に電流路（チャネル）が形成される。電子はソース電極５から注入され、ソース電極５側からドレイン電極４側に向かって流れる。電流はドレイン電極４側からソース電極５側に向かって流れる。ｐｎ接合は整流特性を示すｐｎダイオードであるが、ｐｎ接合には電流は殆ど流れない。ドレイン電極４とゲート電極６との間に逆バイアス電圧を印加し、ソース電極５とゲート電極６との間に逆バイアス電圧を印加する。即ち、ゲート電極６に負電圧ＶＧを印加する。
ゲート電極６に負電圧ＶＧが印加されると、ｐ型半導体層２内のホールがゲート電極６に引き寄せられると共に、ｎ型半導体層３内の電子が表面側に移動する。即ち、ｐｎ接合間にキャリアの存在しない空乏層７が拡がり、ｎ型半導体層３内のチャネルが狭くなる。チャネルが狭くなると電流が流れ難くなる。このように接合型ＦＥＴ１では、ゲート電極６に印加する負電圧ＶＧに応じて、チャネルに流れる電流量を増減している。
以上説明した通り、接合型ＦＥＴ１は、ドレイン電極とゲート電極との間（ＧＤ間）にｐｎ接合が形成されると共に、ソース電極とゲート電極との間（ＧＳ間）にｐｎ接合が形成されており、半導体素子としての構造が、本実施の形態に係る電流増幅素子１０と類似している。しかしながら、各素子の動作と駆動方法とは明らかに相違している。
まず、接合型ＦＥＴ１は、図６（Ｂ）に示すように、ドレイン電極４とゲート電極６との間（ＧＤ間）、及びソース電極５とゲート電極６との間（ＧＳ間）の両方に、逆バイアス電圧を印加する。これに対し、本実施の形態に係る電流増幅素子１０は、図２（Ａ）に示すように、コレクタ電極２０とベース電極２４との間（ＣＢ間）に逆バイアス電圧（高電圧）を印加し、エミッタ電極２２とベース電極２４との間（ＥＢ間）に順バイアス電圧を印加する。
次に、上記バイアス電圧の印加方法（駆動方法）に起因して、以下の動作の相違が発生する。接合型ＦＥＴ１は、図６（Ｂ）に示すように、ＧＤ間及びＧＳ間の両方に逆バイアス電圧が印加されると、ｐｎ接合には電流が流れず、ｐｎ接合間に空乏層７が拡がってチャネルが狭くなり、ＤＳ間で電流が流れ難くなる。換言すれば、ソース電極５に注入された電子に比べ、ドレイン電極４から取り出される電子は少なくなる。従って、ＤＳ間で電流増幅は起こらず、ソース電極５から流出するソース電流ＩＳは、ドレイン電極４に流入するドレイン電流ＩＤと略等しくなる。即ち、以下の関係式が成立する。
ゲート電流ＩＧ≒０
ソース電流ＩＳ≒ドレイン電流ＩＤ
これに対し、本実施の形態に係る電流増幅素子１０は、図２（Ａ）に示すように、ＣＢ間に逆バイアス電圧（高電圧）が印加され、ＥＢ間に順バイアス電圧が印加されると、高電界が発生している領域において「なだれ増倍」が発生し、ＣＢ間で電流が直接増幅される。これにより、上述した通り、コレクタ電極２０に流入するコレクタ電流Ｉｃは、エミッタ電極２２から流出するエミッタ電流Ｉｅよりも非常に大きくなる。また、ホールはベース電極２４から取り出され、ベース電極２４からベース電流Ｉｂが流出する。即ち、以下の関係式が成立する。ここでは、接合型ＦＥＴ１の「ゲート電流ＩＧ」には、電流増幅素子１０の「ベース電流Ｉｂ」が対応する。また、接合型ＦＥＴ１の「ドレイン電流ＩＤ」には電流増幅素子１０の「コレクタ電流Ｉｃ」が対応し、接合型ＦＥＴ１の「ソース電流ＩＳ」には電流増幅素子１０の「エミッタ電流Ｉｅ」が対応する。
ベース電流Ｉｂ≠０
エミッタ電流Ｉｅ≪コレクタ電流Ｉｃ
なお、耐電圧の高いアバランシェＦＥＴでは、ＤＳ間でのなだれ降伏は発生する。しかしながら、バイアス電圧のかけ方が異なるため、「なだれ増倍」によりＤＳ間で電流が直接増幅されることはない。即ち、アバランシェＦＥＴも、通常の接合型ＦＥＴと同様に、電流増幅作用は有しておらず、ソース電流ＩＳはドレイン電流ＩＤと略等しくなる。
（電流増幅実験）
素子構造が類似することから市販の接合型ＦＥＴを用いて、簡易な電流増幅実験を行った。図７は実験装置の構成を示す概略図である。図７に示すように、実験装置の回路構成は、図２（Ａ）に示す回路構成と略同じである。
即ち、図２（Ａ）の電流増幅素子１０に代えて接合型ＦＥＴ１を用いて、実験装置を構成した。図７に示すように、接合型ＦＥＴ１のドレイン電極の端子は、負荷抵抗Ｒｄを介して高圧電源２８のカソード側に接続され且つ高圧電源２８のアノード側が接地されている。同時に、接合型ＦＥＴ１のゲート電極の端子が接地され、高圧電源２８のアノード側と同電位とされている。これにより、ドレイン電極とゲート電極との間に逆バイアス電圧が印加される。負荷抵抗Ｒｄの端子間には、端子間電圧を測定するために電圧計３２が接続されている。負荷抵抗Ｒｄの端子間電圧を測定することで、ドレイン電流ＩＤを測定することができる。
また、接合型ＦＥＴ１のソース電極の端子は、負荷抵抗Ｒｓを介して直流電源３０のアノード側に接続され且つ直流電源３０のカソード側が接地されている。同時に、ゲート電極の端子が接地されて、直流電源３０のカソード側と同電位とされている。これにより、ソース電極とゲート電極との間に順バイアス電圧が印加される。負荷抵抗Ｒｓの端子間には、端子間電圧を測定するために電圧計３４が接続されている。負荷抵抗Ｒｓの端子間電圧を測定することで、ソース電流ＩＳを測定することができる。
接合型ＦＥＴ１としては、ＮＸＰ社製のＮチャンネル接合型ＦＥＴである「ＪＦＥＴ ＢＦ２４５ ＮＸＰ」を用いた。「ＪＦＥＴ ＢＦ２４５ ＮＸＰ」は、シリコン半導体ベースの接合型ＦＥＴである。高圧電源２８としては、アジレント・テクノロジー社製の「６６１４Ｃ ５０Ｗシステム電源」を用いた。この高圧電源の出力定格は、電圧が０Ｖ〜１００Ｖであり、電流が０Ａ〜０．５Ａである。直流電源３０としては、アジレント・テクノロジー社製の「Ｅ３６４６Ａ ６０Ｗデュアル出力電源」を用いた。この直流電源の出力定格は２出力あり、電流が３Ａでの電圧が０Ｖ〜８Ｖであり、電流が１．５Ａでの電圧が０Ｖ〜２０Ｖである。
電圧計３２、３４としては、アジレント・テクノロジー社製の「３４４０１Ａ デジタル・マルチメータ」を用いた。この電圧計の分解能は６ １／２桁である。また、電圧計３２、３４としては、アドバンテスト社製の「Ｒ６４５２ デジタル・マルチメータ」も使用することができる。負荷抵抗Ｒｓ、負荷抵抗Ｒｄは各々１００ｋΩとした。測定器である電圧計３２、３４の入力インピーダンスは１０ＭΩ以上であるため、測定された電流値の有効数字は２桁とした。
直流電源３０の出力電圧を２．１Ｖ（アノード側での電位は−２．１Ｖ）とし、高圧電源２８の出力電圧を０Ｖ〜７０Ｖ（カソード側での電位は＋０Ｖ〜＋７０Ｖ）の範囲で変化させて、ソース電流ＩＳとドレイン電流ＩＤとを測定した。図８は実験結果として得られたソース電流ＩＳ及びドレイン電流ＩＤのＤＧ間電圧依存性を示すグラフである。縦軸がソース電流ＩＳとドレイン電流ＩＤの電流値[ｍＡ]を表し、横軸がドレイン電極とゲート電極との間に印加される逆バイアス電圧の電圧値[Ｖ]を表す。なお、逆バイアス電圧の電圧値は、高圧電源２８の出力電圧と、負荷抵抗Ｒｄによる電圧降下とから算出される。
図８に示すグラフから読み取れるように、逆バイアス電圧の電圧値が０Ｖ〜約５０Ｖの範囲では、増幅作用は見られず、ソース電流ＩＳとドレイン電流ＩＤとは略同じ大きさとなる。即ち、逆バイアス電圧がこの範囲では、接合型ＦＥＴ１は、通常の接合型ＦＥＴとして機能している。一方、逆バイアス電圧の電圧値が約５０Ｖ以上と高電圧が印加される範囲（網掛け部分）では、ドレイン電流ＩＤがソース電流ＩＳに比べて急激に増加し、なだれ増倍による電流増幅作用が得られていることが分かる。逆バイアス電圧が６０Ｖのとき、約３倍の利得を得ることができた。
この結果は、上記の電流増幅実験において、電流増幅素子１０に代えて接合型ＦＥＴ１を用い、ＳＧ電極間に順バイアス電圧を印加すると共に、ＤＧ電極間に高電圧の逆バイアス電圧を印加することで、接合型ＦＥＴ１が電流増幅素子１０と同じ動作を行うことを示している。即ち、図９に示すように、上記の電流増幅実験は、図７の接合型ＦＥＴ１に代えて電流増幅素子１０を用いた場合に、同様の結果が得られること示すものである。電流増幅素子１０のコレクタ電極２０、エミッタ電極２２及びベース電極２４の各々が、接合型ＦＥＴ１のドレイン電極、ソース電極及びゲート電極の各々に相当する。
上記の電流増幅実験によれば、電流増幅素子１０のコレクタ電極２０とベース電極２４との間に印加される逆バイアス電圧ＶＢＣの電圧値が閾値以上の高電圧になると、コレクタ電流Ｉｃがエミッタ電流Ｉｅに比べて急激に増加し、なだれ増倍による電流増幅作用が得られることが分かる。なお、負荷抵抗Ｒの添え字は、負荷抵抗が接続される電極に応じて付された符号に過ぎない。ドレイン側の「負荷抵抗Ｒｄ」、ソース側の「負荷抵抗Ｒｓ」の各々は、コレクタ側の「負荷抵抗Ｒｃ」、エミッタ側の「負荷抵抗Ｒｅ」の各々に相当する。
接合型ＦＥＴ１として用いた「ＪＦＥＴ ＢＦ２４５ ＮＸＰ」は、シリコン半導体ベースの接合型ＦＥＴであり、耐電圧は約７０Ｖ程度である。即ち、市販の接合型ＦＥＴは、高電圧を印加すると劣化して壊れてしまう。電流増幅素子１０をシリコン半導体より高耐圧の半導体材料で構成することで、耐電圧を更に向上させて、高い電流増幅率を得ることができる。半導体材料は、単結晶半導体でもよく、化合物半導体でもよい。このような半導体材料としては、例えば、シリコンの外に、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、炭化ケイ素（ＳｉＣ）、結晶性炭素（Ｃ）などが挙げられる。
＜第２の実施の形態＞
（電流増幅回路の概略構成）
図１０は本発明の第２の実施の形態に係る電流増幅回路の構成を示す回路図である。図１０に示すように、電流増幅回路４０は、図１に示した構造の電流増幅素子１０を用いて、フォトダイオード（ＰＤ）３６の出力電流を増幅する電流増幅回路である。フォトダイオード３６のｎ側電極（陽極）は、電流増幅素子１０のエミッタ電極Ｅの端子に接続されている。フォトダイオード３６のｐ側電極（陰極）は、負荷抵抗Ｒｅを介して直流電源３０のアノード側に接続されている。
第２の実施の形態では、フォトダイオード３６が高インピーダンス電流源に相当する。また、フォトダイオード３６のｐ側電極は、コンデンサ３８にも接続されている。これ以外の構成は、図２（Ａ）に示した回路構成と同様であるため、同じ構成部分には同じ符号を付して説明を省略する。
フォトダイオード３６は、入射光（ｈν）を吸収して光電流を発生させる光電流発生領域（図示せず）を備えている。例えば、ｐｉｎフォトダイオードではｉ領域が光電流発生領域に相当し、アバランシェフォトダイオードでは、ｐ−領域が光電流発生領域に相当する。フォトダイオード３６のｐｎ接合又はｐｉｎ接合には、逆バイアス電圧が印加されている。逆バイアス電圧の印加により、光電流発生領域には電界が発生している。
フォトダイオード３６に所定波長以上の光波が入射すると、光電流発生領域により光波が吸収されて、入射光の強さに応じたキャリア（電子とホール）を発生する。電子とホールは、光電流発生領域の電界により加速されて、電子はｎ側電極に流れ込み、ホールはｐ側電極に流れ込む。ホールがｐ側電極に流れ込むことで、発生した光電流に応じた電流が出力される。フォトダイオード３６のｐ側電極から出力される光電流は微弱である。
一方、ｎ側電極に流れ込んだ電子は、電流増幅素子１０のエミッタ電極Ｅに注入される。エミッタ電極Ｅから注入された電子は、上述した通り、なだれ増倍によって増倍されて、コレクタ電極Ｃから取り出される。これにより、コレクタ電極Ｃに流入するコレクタ電流Ｉｃは、エミッタ電極Ｅから流出するエミッタ電流Ｉｅよりも大きくなる。
即ち、フォトダイオード３６のｎ側電極から取り出された電子が増倍されて、フォトダイオード３６で発生した光電流が電流増幅素子１０で増幅される。本実施の形態に係る電流増幅回路４０では、第１の実施の形態と同様に、電流増幅素子１０はリニアモード動作において電流増幅を行うことが可能である。電流増幅素子１０で増幅された電流は、コレクタ電流Ｉｃとしてコレクタ電極Ｃに流れ込む。増幅電流は、負荷抵抗Ｒｃとコレクタ電極Ｃとの間に接続された出力端子３１から出力される。
また、背景技術として説明した通り、フォトダイオードから出力される光電流等、微弱電流の計測においては、電流-電圧（Ｉ-Ｖ）変換回路の抵抗によって発生する熱雑音が無視できないほど大きな雑音となり、Ｓ／Ｎを顕著に劣化させるという問題がある。本実施の形態に係る電流増幅回路４０では、第１の実施の形態と同様に、電流増幅素子１０がなだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を低減して計測電流のＳ／Ｎを向上させることができる。
例えば、信号電流をｉｓ、熱雑音をｉｔとすると、なだれ増倍による電流増幅前のＳ／Ｎ（before）は下記式（１）で表される。
Ｓ／Ｎ（before）＝ｉｓ ２／（ｉｓ ２＋ｉｔ ２） 式（１）
これに対し、なだれ増倍による電流増幅後のＳ／Ｎ（after）は、電流増幅率をＭ（倍）として、下記式で表される。
Ｓ／Ｎ（after）＝Ｍ２ｉｓ ２／（Ｍ２ｉｓ ２＋ｉｔ ２） 式（２）
上記式（２）から分かるように、電流増幅率Ｍの値が十分大きくなれば、ｉｔ ２の項は無視できるほど小さくなる。従って、なだれ増倍による電流増幅の手法は、熱雑音が問題となるような微弱電流の計測において絶大な効果を発揮することができる。従って、本実施の形態の電流増幅回路は、光通信等で利用されている１．０μｍ〜１．７μｍの長波長帯で使用可能な、ゲルマニウム（Ｇｅ）を用いたフォトダイオードの光電流の増幅にも用いることができる。
（電流増幅回路の設計例）
図１１（Ａ）は第２の実施の形態に係る電流増幅回路の実用的な設計例を示す概略図である。図１１（Ａ）に示す回路構成は、図１０に示す回路構成とは異なり、コレクタ電流をオペアンプにより増幅し電圧信号に変換して取り出せるように設計されている。また、ベース電極を接地せずに、電流増幅素子にバイアス電圧を印加している。なお、図１０に示した回路構成と同じ構成部分には、同じ符号を付して説明を省略する。
図１１（Ａ）に示すように、電流増幅素子１０のコレクタ電極Ｃの端子は、負荷抵抗Ｒｃを介して出力端子４２に接続されている。負荷抵抗Ｒｃには、電流-電圧（Ｉ-Ｖ）変換回路であるトランスインピーダンス増幅回路（ＴＩＡ）４３を構成するように、オペアンプ４１が並列に接続されている。オペアンプ４１の負入力端子は、負荷抵抗Ｒｃとコレクタ電極Ｃとの間にあるノードに接続され、正入力端子は接地されている。従って、コレクタ電流Ｉｃが増幅され電圧に変換されて、出力端子４２からは対応する電圧信号が出力される。
電流増幅素子１０のエミッタ電極Ｅの端子は、フォトダイオード３６のｎ側電極（陽極）に接続されている。フォトダイオード３６のｐ側電極（陰極）は、負荷抵抗Ｒｅを介して高圧電源２８のアノード側に接続されている。同時に、高圧電源２８のカソード側が接地されて、コレクタ電極Ｃと同電位とされている。また、フォトダイオード３６のｐ側電極は、コンデンサ３８にも接続されている。
電流増幅素子１０のベース電極Ｂの端子は、直流電源３０のアノード側に接続されている。同時に、直流電源３０のカソード側が接地されて、コレクタ電極Ｃと同電位とされている。これにより、ＣＢ間に逆バイアス電圧Ｖｒが印加されると共に、ＥＢ間に順バイアス電圧Ｖｆが印加される。
ここで、負荷抵抗Ｒｃ、負荷抵抗Ｒｅは各々１００ｋΩとする。コレクタ電極Ｃの電位Ｖｃを０Ｖとする。高圧電源２８のカソード側の電位Ｖｈを−６５．６Ｖとする。直流電源３０のアノード側の電位、即ちベース電極Ｂの電位Ｖｂを−６０Ｖとする。フォトダイオード３６としては、アバランシェ効果によるなだれ増倍を行うアバランシェフォトダイオード（ＡＰＤ）を用いる。以下では「ＡＰＤ３６」とも称する。ＡＰＤの逆バイアス電圧Ｖｐは５Ｖとする。上記の条件下では、逆バイアス電圧Ｖｒは６０Ｖであり、順バイアス電圧Ｖｆは０．６Ｖである。
図１１（Ｂ）は図１１（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。図１１（Ｂ）に示すように、この電流増幅回路は、ノード３７と出力端子４２との間に、ＡＰＤ３６、ＬＡＴ１０、及びＴＩＡ４３が直列に接続されたものである。ＡＰＤ３６は、なだれ増倍を行う第１段目の増幅器であり、その電流増幅率をＭ１とする。ＬＡＴ１０は、なだれ増倍を行う第２段目の増幅器であり、その電流増幅率をＭ２とする。ＴＩＡ４３は、トランスインピーダンス増幅回路であり、第３段目の増幅器である。
なだれ増倍を利用して電流を直接増幅する増幅機能にだけ着目する。例えば、ＡＰＤ３６による電流増幅率Ｍ１を１０倍、電流増幅素子（ＬＡＴ）１０による電流増幅率Ｍ２を１０倍とすると、コレクタ電流Ｉｃ及びＡＰＤ３６で発生した光電流から算出される電流増幅率Ｍは、Ｍ１×Ｍ２であり１００倍となる。
このように、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤのアバランシェ効果により１０倍に増幅され、更に電流増幅素子１０で１００倍にまで増幅されて、大きなコレクタ電流Ｉｃが得られる。コレクタ電流Ｉｃは更にＴＩＡ４３で増幅され電圧に変換されて、出力端子４２からは対応する電圧信号が出力される。この通り、トランスインピーダンス増幅回路ＴＩＡ４３の抵抗Ｒｃにより熱雑音が発生する前に、なだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を低減して出力信号のＳ／Ｎを向上させることができる。
ここで、なだれ増倍を利用した電流増幅素子に特有の「過剰雑音」の発生原因と、「過剰雑音」の低減方法とについて説明する。背景技術として指摘した通り、なだれ増倍を利用した電流増幅素子は、増幅過程での過剰雑音が大きく、直列に接続するとこの過剰雑音が増幅され、出力信号のＳ／Ｎが低下する要因となる。
図１２（Ａ）は過剰雑音係数の有効電離衝突係数比への依存性を示すグラフである。縦軸は過剰雑音係数Ｆであり、横軸は電流増幅率Ｍ（倍）である。過剰雑音係数Ｆは、電流増幅率Ｍのゆらぎとして定義されるものであり、電流増幅率Ｍを用いて下記式（３）で表される。また、過剰雑音係数Ｆは、電流増幅率Ｍ及び有効電離衝突係数比ｋｅｆｆを用いて下記式（４）で表される。
なだれ増幅過程では、衝突電離（インパクトイオン化）の繰り返しによりキャリアの数は加速度的に増大する。即ち、有効電離衝突係数比ｋｅｆｆが大きくなる。図１２（Ａ）に示すように、有効電離衝突係数比ｋｅｆｆが大きくなった結果として、電流増幅率Ｍに対する過剰雑音係数Ｆは急激に増加するようになる。
図１２（Ｂ）はＬＡＴの雑音を評価するための計算モデルを表す概略図である。ＬＡＴのコレクタＣ、エミッタＥ及びベースＢの各々は、負荷抵抗を備えている。ＢＥ各々の負荷抵抗の間には寄生容量が存在し、ＣＥ各々の負荷抵抗の間には寄生容量が存在する。ＬＡＴでは、ベースＢに流れ出すベース電流Ｉｂ、コレクタＣから流れ込むコレクタ電流Ｉｃ（信号成分）の外に、種々の雑音性電流（ノイズ成分）が流れる。ＣＥ間に流れる雑音性電流としては、熱雑音Ｉｎ１、暗電流Ｉｎ２、過剰雑音Ｉｎ３がある。なだれ増倍過程では、このうち過剰雑音Ｉｎ３が大きくなり、出力信号のＳ／Ｎを低下させる。
図１３（Ａ）〜（Ｃ）はなだれ増倍を利用した電流増幅素子を複数直列に接続した場合の電流増幅率及びＳＮＲの最適化の方法を説明する図である。図１３（Ａ）は３つの増幅器が複数直列に接続される様子を示す図である。例えば、図１１（Ｂ）に示したように、なだれ増倍を行う第１段目の増幅器ＡＰＤ３６、なだれ増倍を行う第２段目の増幅器ＬＡＴ１０、及びトランスインピーダンス増幅回路である第３段目の増幅器ＴＩＡ４３が、直列に接続された電流増幅回路を想定している。第１段目の増幅器の電流増幅率はＭ１、第２段目の増幅器の電流増幅率はＭ２である。
ここで、第１段目の増幅器及び第２段目の増幅器の有効電離衝突係数比ｋｅｆｆを０．４とし、暗電流Ｉｄを０．０３ｐＡ（ピコアンペア）とする。また、第３段目の増幅器ＴＩＡのアンプ雑音Ｉｎｏｉｓｅは一定であり、その大きさは２μＡ（マイクロアンペア）とする。図１３（Ｂ）及び（Ｃ）は、この条件下で計算した信号電流、電流増幅率及びＳＮＲの関係である。第２段目の増幅器であるＬＡＴの計算モデルとしては、図１２（Ｂ）に示す計算モデルを用いている。
図１３（Ｂ）は第３段目の増幅器ＴＩＡに入力される信号電流に対する電流増幅率及びＳＮＲを表すグラフである。横軸は信号電流Ｉｓｉｇｎａｌ（Ａ）である。縦軸（左側）は電流増幅率Ｍ（倍）であり、縦軸（右側）はＳＮＲの評価値Ｓｎｏｐｔである。ここで、信号電流Ｉｓｉｇｎａｌは、１．００Ｅ−９から１．００Ｅ−６まで変化する。なお、「１．００Ｅ−９」との対数表記は、１×ｅ−９を表す。ＳＮＲの評価値とは、ＴＩＡの出力電圧における信号成分Ｖｓのノイズ成分Ｖｎに対する比（Ｖｓ／Ｖｎ）である。
図１３（Ｂ）から分かるように、ＳＮＲの評価値Ｓｎｏｐｔは、信号電流Ｉｓｉｇｎａｌの増加に従って急増する。一方、信号電流Ｉｓｉｇｎａｌが変化しても、第１段目の増幅器の電流増幅率Ｍ１は約１１倍、第２段目の増幅器の電流増幅率Ｍ２は約１００倍と一定である。第１段目の増幅器及び第２段目の増幅器による電流増幅率は、Ｍ１×Ｍ２であり１１００倍となる。
図１３（Ｃ）は電流増幅率Ｍ１、電流増幅率Ｍ２及びＳＮＲの関係を３次元で表すグラフである。ここで、信号電流Ｉｓｉｇｎａｌは、１．００Ｅ−９で一定である。このグラフを用いて、ＳＮＲが最も高くなるように、電流増幅率Ｍ１と電流増幅率Ｍ２の値を最適化することができる。
グラフからも分かるように、第１段目の増幅器の電流増幅率Ｍ１が約１１倍、第２段目の増幅器の電流増幅率Ｍ２が約１００倍の場合に、ＳＮＲが最も高くなる。即ち、なだれ増倍を利用した第１段目の増幅器及び第２段目の増幅器を直列に接続する場合に、第１段目の増幅器の電流増幅率Ｍ１を、第２段目の増幅器の電流増幅率Ｍ２より低く設定することで、なだれ増倍過程での過剰雑音を最も低減して最大のＳＮＲを得ることができる。
図１４（Ａ）〜（Ｃ）は電流増幅素子を複数直列に接続した場合の電流増幅率及びＳＮＲの最適化方法を一般化する図である。図１４（Ａ）では、第１段目の増幅器ＡＰＤ及び第２段目の増幅器ＴＩＡが直列に接続されている。図１４（Ｂ）では、第１段目の増幅器ＡＰＤ、第２段目の増幅器ＬＡＴ及び第３段目の増幅器ＴＩＡが直列に接続されている。図１４（Ｃ）では、第１段目の増幅器ＡＰＤ、第２段目の増幅器ＬＡＴ、第３段目の増幅器ＬＡＴ及び第４段目の増幅器ＴＩＡが直列に接続されている。
ここで、第１段目の増幅器ＡＰＤの電流増幅率をＭ１とし、過剰雑音係数をＦ１とする。第２段目の増幅器ＬＡＴの電流増幅率をＭ２とし、過剰雑音係数をＦ２とする。また、第３段目の増幅器をＬＡＴとした場合の、第３段目の増幅器ＬＡＴの電流増幅率をＭ３とし、過剰雑音係数をＦ３とする。
第１段目の増幅器ＡＰＤとしては、低ノイズのＩｎＧａＡｓ系のＡＰＤを用いる場合を想定した。ＩｎＧａＡｓ系のＡＰＤの暗電流Ｉｄは１ｎＡ（ナノアンペア）である。なだれ増倍による増幅器の有効電離衝突係数比ｋｅｆｆを０．４とし、増幅器ＴＩＡのアンプ雑音Ｉｎｏｉｓｅを０．２μＡとする。この条件下で電流増幅率及びＳＮＲを最適化した結果を示すのが、図１４（Ａ）〜（Ｃ）に示すグラフである。
図１４（Ａ）のように、ＡＰＤ及びＴＩＡが直列に接続された場合には、信号電流Ｉｓｉｇｎａｌが変化しても、第１段目の増幅器の電流増幅率Ｍ１は約３７倍と略一定である。図１４（Ｂ）のように、ＡＰＤ、ＬＡＴ及びＴＩＡが直列に接続された場合には、信号電流Ｉｓｉｇｎａｌが変化しても、第１段目の増幅器の電流増幅率Ｍ１は約５倍と略一定であり、第２段目の増幅器の電流増幅率Ｍ２は約１９倍と略一定である。
図１４（Ｃ）のように、ＡＰＤ、２個のＬＡＴ及びＴＩＡが直列に接続された場合には、信号電流Ｉｓｉｇｎａｌが変化しても、第１段目の増幅器の電流増幅率Ｍ１は約２．５倍と略一定であり、第２段目の増幅器の電流増幅率Ｍ２は約４．５倍と略一定であり、第３段目の増幅器の電流増幅率Ｍ３は約１１倍と略一定である。
これらの結果からも分かるように、なだれ増倍を利用した複数の増幅器を直列に接続する場合には、前段の増幅器の電流増幅率を、後段の増幅器の電流増幅率より低く設定することで、なだれ増倍過程での過剰雑音を最も低減して最大のＳＮＲを得ることができる。例えば、なだれ増倍を利用して３段階で増幅する場合には、初段を最も低く、次段を次に低く、最終段を最も高く設定することで、過剰雑音を低減して最大のＳＮＲを得ることができる。
＜第３の実施の形態＞
（電流増幅回路の概略構成）
図１５（Ａ）は本発明の第３の実施の形態に係る電流増幅回路の構成を示す回路図である。図１５（Ａ）に示すように、電流増幅回路５０は、図１（Ａ）及び（Ｂ）に示した構造の電流増幅素子１０を多段（図では２段）に直列接続して、ＡＰＤ３６の出力電流を増幅する電流増幅回路である。
図１５（Ａ）に示す回路構成は、図１１（Ａ）に示す回路構成とは異なり、２段の電流増幅素子により増幅されたコレクタ電流を、出力として取り出せるように設計されている。図１５（Ｂ）は図１５（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。図１１（Ａ）及び（Ｂ）に示した回路構成と同じ構成部分には、同じ符号を付して説明を省略する。
電流増幅回路５０は、フォトダイオード３６とＴＩＡ４３との間に、第１段目の電流増幅素子１０１と、第２段目の電流増幅素子１０２とを備えている。第１段目の電流増幅素子１０１と第２段目の電流増幅素子１０２とは直列に接続されている。フォトダイオード３６側が上流側であり、第１段目の電流増幅素子１０１はフォトダイオード３６側に配置され、第２段目の電流増幅素子１０２はＴＩＡ４３側に配置されている。
フォトダイオード３６のｎ側電極（陽極）は、第１段目の電流増幅素子１０１のエミッタ電極Ｅに接続されている。フォトダイオード３６のｐ側電極（陰極）は、コンデンサ３８１の一方の電極に接続されると共に、コンデンサ３８１の他方の電極は接地されている。フォトダイオード３６とコンデンサ３８１との間にはノード３７が設けられている。ノード３７は、負荷抵抗Ｒｅ１を介して高圧電源２８１のアノード側に接続されている。同時に、高圧電源２８１のカソード側が接地されている。
また、第１段目の電流増幅素子１０１のコレクタ電極Ｃと、第２段目の電流増幅素子１０２のエミッタ電極Ｅとの間には、ノードが設けられている。このノードには、負荷抵抗Ｒｅ２を介して高圧電源２８２が接続されている。高圧電源２８１と同様に、高圧電源２８２のカソード側は接地されている。また、このノードには、コンデンサ３８２の一方の電極が接続されている。同時に、コンデンサ３８２の他方の電極は接地されている。
第１段目の電流増幅素子１０１のベース電極Ｂは、直流電源３０１のアノード側に接続されている。同時に、直流電源３０１のカソード側が接地されて、コレクタ電極Ｃと同電位とされている。これにより、ＣＢ間に逆バイアス電圧Ｖｒ１が印加されると共に、ＥＢ間に順バイアス電圧Ｖｆ１が印加される。
また、第２段目の電流増幅素子１０２のベース電極Ｂは、直流電源３０２のアノード側に接続されている。同時に、直流電源３０２のカソード側が接地されて、コレクタ電極Ｃと同電位とされている。これにより、ＣＢ間に逆バイアス電圧Ｖｒ２が印加されると共に、ＥＢ間に順バイアス電圧Ｖｆ２が印加される。バイアス電圧等の詳細な数値は記載しないが、第２段目の電流増幅素子１０２の逆バイアス電圧Ｖｒ２を、第１段目の電流増幅素子１０１の逆バイアス電圧Ｖｒ１よりも大きくすることで、第２段目の電流増幅素子１０２による増幅が可能となる。
フォトダイオード３６のｎ側電極（陽極）は、第１段目の電流増幅素子１０１のエミッタ電極Ｅに接続されている。第１段目の電流増幅素子１０１のコレクタ電極Ｃにはコレクタ電流Ｉｃ１が流れ込み、エミッタ電極Ｅからはエミッタ電流Ｉｅ１が流れ出す。また、第２段目の電流増幅素子１０２のコレクタ電極Ｃにはコレクタ電流Ｉｃ２が流れ込み、エミッタ電極Ｅからはエミッタ電流Ｉｅ２が流れ出す。なお、電流増幅素子１０２のエミッタ電流Ｉｅ２は、電流増幅素子１０１のコレクタ電流Ｉｃ１に相当する。
第２段目の電流増幅素子１０２のコレクタ電極Ｃは、負荷抵抗Ｒｃを介して出力端子４２に接続されている。負荷抵抗Ｒｃには、第２段目の電流増幅素子１０２のコレクタ電流Ｉｃ２が流れる。ＴＩＡ４３によりコレクタ電流Ｉｃ２が増幅され電圧に変換されて、出力端子４２からは対応する電圧信号が出力される。
図１５（Ｂ）は図１５（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。図１５（Ｂ）に示すように、この電流増幅回路は、ノード３７と出力端子４２との間に、第１段目の増幅器ＡＰＤ３６（電流増幅率Ｍ１）、第２段目の増幅器ＬＡＴ１０１（電流増幅率Ｍ２）、第３段目の増幅器ＬＡＴ１０２（電流増幅率Ｍ３）、及び第４段目の増幅器ＴＩＡ４３が、直列に接続されたものである。
なだれ増倍を利用して電流を直接増幅する増幅機能にだけ着目する。例えば、ＡＰＤ３６による電流増幅率Ｍ１を１０倍、ＬＡＴ１０１による電流増幅率Ｍ３及びＬＡＴ１０２による電流増幅率Ｍ３を各１０倍とすると、コレクタ電流Ｉｃ２及びＡＰＤ３６で発生した光電流から算出される電流増幅率Ｍは、Ｍ１×Ｍ２×Ｍ３であり１０００倍となる。
このように、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤ３６のアバランシェ効果により１０倍に増幅され、更にＬＡＴ１０１及びＬＡＴ１０２で１０００倍にまで増幅されて、大きなコレクタ電流Ｉｃ２が得られる。コレクタ電流Ｉｃ２は更にＴＩＡ４３で増幅され電圧に変換されて、出力端子４２からは対応する電圧信号が出力される。この通り、ＴＩＡ４３の抵抗Ｒｃにより熱雑音が発生する前に、なだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を低減して出力信号のＳ／Ｎを向上させることができる。
なお、上記では、なだれ増倍を利用した複数の増幅器（ＡＰＤ、２個のＬＡＴ及びＴＩＡ）の電流増幅率の各々を１０倍としたが、上述した通り、なだれ増倍を利用した複数の増幅器を直列に接続する場合には、前段の増幅器の電流増幅率を、後段の増幅器の電流増幅率より低く設定することが好ましい。このような設定とすることで、なだれ増倍過程での過剰雑音を最も低減して、最大のＳＮＲを得ることができる。
＜第４の実施の形態＞
図１６（Ａ）は本発明の第４の実施の形態に係る電流増幅回路の構成を示す回路図である。図１６（Ｂ）は図１６（Ａ）に示す電流増幅回路の増幅機能を示す簡略図である。図１６に示すように、電流増幅回路５０Ａは、第３の実施の形態と同様に、図１（Ａ）及び（Ｂ）に示した構造の電流増幅素子１０を多段（図では２段）に直列接続して、ＡＰＤ３６の出力電流を増幅する電流増幅回路である。
図１６（Ａ）に示す回路構成は、図１５（Ａ）に示す回路構成とは異なり、２段の電流増幅素子により増幅されたコレクタ電流を、段階的に出力として取り出せるように設計されている。図１５（Ａ）に示した回路構成と同じ構成部分には、同じ符号を付して説明を省略する。
第１段目の電流増幅素子１０１には、第１のコレクタ電極Ｃ１と第２のコレクタ電極Ｃ２とが設けられている。第１のコレクタ電極Ｃ１は、第２段目の電流増幅素子１０２のエミッタ電極Ｅと接続されている。一方、第２のコレクタ電極Ｃ２は、負荷抵抗Ｒｃ１を介して出力端子４２１に接続されている。負荷抵抗Ｒｃには、第１段目の電流増幅素子１０１のコレクタ電流Ｉｃ１が流れる。ＴＩＡ４３１によりコレクタ電流Ｉｃ１が増幅され電圧に変換されて、出力端子４２１からは対応する電圧信号が出力される。
第２段目の電流増幅素子１０２のコレクタ電極Ｃは、負荷抵抗Ｒｃ２を介して出力端子４２２に接続されている。負荷抵抗Ｒｃ２には、第２段目の電流増幅素子１０２のコレクタ電流Ｉｃ２が流れる。ＴＩＡ４３２によりコレクタ電流Ｉｃ２が増幅され電圧に変換されて、出力端子４２２からは対応する電圧信号が出力される。
図１６（Ｂ）に示すように、第２段目の増幅器ＬＡＴ１０１には、第１のコレクタ電極Ｃ１とは別に、第２のコレクタ電極Ｃ２が設けられている。第１のコレクタ電極Ｃ１との接続関係で見れば、この電流増幅回路は、ノード３７と出力端子４２２との間に、第１段目の増幅器ＡＰＤ３６、第２段目の増幅器ＬＡＴ１０１、第３段目の増幅器ＬＡＴ１０２、及び第４段目の増幅器ＴＩＡ４３２が、直列に接続されたものである。また、第２のコレクタ電極Ｃ２との接続関係で見れば、この電流増幅回路は、ノード３７と出力端子４２１との間に、第１段目の増幅器ＡＰＤ３６、第２段目の増幅器ＬＡＴ１０１、第３段目の増幅器ＴＩＡ４３１が、直列に接続されたものである。
第３の実施の形態と同様に、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤ３６により増幅され、ＬＡＴ１０１で増幅されてコレクタ電流Ｉｃ１が得られる。コレクタ電流Ｉｃ１は、ＴＩＡ４３１により増幅され電圧に変換されて、出力端子４２１からは対応する電圧信号が出力される。また、コレクタ電流Ｉｃ１は、ＬＡＴ１０２で更に増幅されてコレクタ電流Ｉｃ２が得られる。コレクタ電流Ｉｃ２は、ＴＩＡ４３２により増幅され電圧に変換されて、出力端子４２２からは対応する電圧信号が出力される。
上記の通り、１段目の電流増幅素子１０１のコレクタ電流Ｉｃ１に対応する電圧信号を出力端子４２１から取り出し、２段目の電流増幅素子１０２のコレクタ電流Ｉｃ２に対応する電圧信号を出力端子４２２から取り出す。出力端子４２２から出力する検出信号は、出力端子４２１から出力する検出信号より大きい、即ち、後段の方が検出感度が高い。従って、このように段階的に検出信号を取り出すことで、増幅回路のダイナミックレンジを向上させることができる。
＜第５の実施の形態＞
（電流増幅素子の積層構造）
図１７（Ａ）は本発明の第５の実施の形態に係る電流増幅素子の積層構造を示す概略断面図である。図１７（Ａ）に示すように、電流増幅素子１０Ａは、図１に示す第１の実施の形態に係る電流増幅素子の積層構造とは異なり、半導体基板上に実装できるように、ドレイン電極を表面側に配置したものである。図１に示す電流増幅素子１０の各部と同じ構成部分には、同じ符号にＡを付して説明を省略する。
図１７（Ａ）に示すように、電流増幅素子１０Ａは、ｐ型シリコン半導体層１２Ａを備えている。ｐ型シリコン半導体層１２Ａの表面近傍には、ｎ型拡散領域１４Ａ、ｎ型拡散領域１６Ａ、及びｐ＋型拡散領域１８Ａが形成されている。ｎ型拡散領域１４Ａ、１６Ａとｐ型シリコン半導体層１２Ａとの間にｐｎ接合が形成されている。ｎ型拡散領域１４Ａ、ｎ型拡散領域１６Ａ、及びｐ＋型拡散領域１８Ａの各々は、ｐ型シリコン半導体層１２Ａの主面に沿った方向（面方向）に離間して配置されている。
ｎ型拡散領域１４Ａの表面には、電子収集電極（コレクタ電極）２０Ａが形成されている。ｎ型拡散領域１６Ａの表面には、電子注入電極（エミッタス電極）２２Ａが形成されている。ｐ＋型拡散領域１８Ａの露出した表面には、ホール収集電極（ベース電極）２４Ａが形成されている。コレクタ電極２０Ａ、エミッタ電極２２Ａ、及びベース電極２４Ａの各々は、オーミック電極で構成されている。
なお、図１７（Ａ）及び（Ｂ）に示すように、コレクタ電極２０Ａには「Ｃ」、エミッタ電極２２Ａには「Ｅ」、ベース電極２４Ａには「Ｂ」の記号を併記する。または、コレクタ電極Ｃというように、各電極を各記号で略記する。
（電流増幅素子の動作原理）
図１７（Ｂ）は第５の実施の形態に係る電流増幅素子の動作原理を説明する概念図である。動作原理は、図１に示す第１の実施の形態に係る電流増幅素子と基本的に同じであるため、以下では簡単に説明する。図１７（Ｂ）に示すように、コレクタ電極２０Ａとベース電極２４Ａとの間に逆バイアス電圧を印加し、エミッタ電極２２Ａとベース電極２４Ａとの間に順バイアス電圧を印加する。逆バイアス電圧は、順バイアス電圧に比べて十分に高い電圧とする。
ｐｎ接合に逆バイアス電圧が印加されることで、ｐ型シリコン半導体層１２Ａのｐ型領域には高電界が発生している。エミッタ電極２２Ａから注入された電子の一部は、電界が発生している領域に捉えられ、電界により加速される。このとき電界が十分に高電界であると、一部の電子は、格子点と衝突してキャリアを生成する。また、生成したキャリアの各々は、更に別の格子点と衝突して別のキャリアを生成する。
このなだれ増倍によって、電子とホールとが増倍され、コレクタ電極２０Ａからは増倍された多数の電子が取り出される。即ち、コレクタ電極２０Ａに流入するコレクタ電流Ｉｃは、エミッタ電極２２Ａから流出するエミッタ電流Ｉｅよりも大きくなる。また、ベース電極２４Ａからは増倍されたホールが取り出されるので、ベース電流Ｉｂも流れる。
（光検出デバイスの実装構造）
図１８（Ａ）は本発明の第５の実施の形態に係る光検出デバイスの実装構造の一部分を示す斜視図である。図１８（Ａ）に示すように、本実施の形態に係る光検出デバイス６０は、ＡＰＤ３６Ａと、ＡＰＤ３６Ａの光電流を増幅するための電流増幅素子１０Ａと、を備えている。ＡＰＤ３６Ａと電流増幅素子１０Ａとは、同じＳＯＩ（Silicon On Insulator）基板６２上に実装されている。
即ち、光検出デバイス６０は、シリコン基板６４上に、酸化シリコン（ＳｉＯ２）絶縁膜６６、及び単結晶シリコンからなるシリコン半導体層６８が形成されたＳＯＩ基板６２を用いて作製されている。シリコン半導体層６８は、数ｎｍ〜数十ｎｍの厚さで薄膜形成されている。本実施の形態では、シリコン基板６４としてｐ型シリコン基板を用いている。また、以下では、シリコン基板６４は、適宜、ｐ型シリコン基板６４と称する。また、酸化シリコン絶縁膜６６は、適宜、絶縁膜６６と略称する
ＡＰＤ３６Ａと電流増幅素子１０Ａとは、絶縁膜６６上のシリコン半導体層６８に形成されている。ＡＰＤ３６Ａと電流増幅素子１０Ａとは、ＳＯＩ基板６２の絶縁膜６６上に離間して配置されていることで、絶縁膜６６により互いに絶縁分離されている。このように、ＡＰＤ３６Ａと電流増幅素子１０Ａとを絶縁膜上に形成することで、両者をモノリシックに形成することが容易になる。また、ＡＰＤ３６Ａと電流増幅素子１０Ａとは、絶縁膜６６により互いに絶縁分離されているので、各々に異なるバイアス電圧を印加することが容易になる。
なお、本実施の形態では、基板上に形成される複数の素子を絶縁分離するために、ＳｉＯ２絶縁膜を備えたＳＯＩ基板を用いているが、サファイヤ基板等の他の絶縁性基板や、他の絶縁膜を備えた基板を用いることもできる。
また、シリコン半導体層６８は、ＡＰＤ３６Ａと電流増幅素子１０Ａとを残して酸化され、ＡＰＤ３６Ａと電流増幅素子１０Ａの周囲には、酸化シリコンからなるＬＯＣＯＳ酸化膜７０が形成されている。シリコン基板６４の裏面には、例えばＡｌ/Ｎｉ等により半田付け用の金属薄膜７１が形成されている。
以下、図１８（Ａ）に基づいて実装構造を詳細に説明する。まず、ＡＰＤ３６Ａの構造について説明する。ＡＰＤ３６Ａは、シリコン半導体層６８に、ｎ型不純物を高濃度で拡散させた領域であるｎ＋型拡散領域７２、ｐ型不純物を低濃度で拡散させた領域であるｐ−型拡散領域７４、及びｐ型不純物を高濃度で拡散させた領域であるｐ＋型拡散領域７６を備えている。ｎ＋型拡散領域７２、ｐ−型拡散領域７４、及びｐ＋型拡散領域７６の各々は、絶縁膜６６とは反対側の表面にその一部が露出するように形成されている。また、ｎ＋型拡散領域７２、ｐ−型拡散領域７４、及びｐ＋型拡散領域７６の各々は、電流増幅素子１０Ａの側から露出面がｎ＋、ｐ−、ｐ＋の順に並ぶように配置されている。
ｎ＋型拡散領域７２の表面には、ｎ側電極（陽極）７８が形成されている。ｐ＋型拡散領域７６の表面には、ｐ側電極（陰極）８０が形成されている。ｐ−型拡散領域７４の表面には、窒化ケイ素からなる絶縁性の薄膜８２が形成されている。薄膜８２は、受光する波長の光波に対し透明であり、反射防止膜として機能する。
次に、電流増幅素子１０Ａの構造について説明する。図１７（Ａ）を参照して説明した通り、電流増幅素子１０Ａは、ｐ型シリコン半導体層１２Ａ、ｎ型拡散領域１４Ａ、ｎ型拡散領域１６Ａ、及びｐ＋型拡散領域１８Ａを備えている。ｎ型拡散領域１４Ａ、ｎ型拡散領域１６Ａ、及びｐ＋型拡散領域１８Ａの各々は、ＡＰＤ３６Ａの側から、ｐ＋型拡散領域１８Ａ、ｎ型拡散領域１６Ａ、ｎ型拡散領域１４Ａの順に並ぶように配置されている。ｎ型拡散領域１４Ａの表面にはコレクタ電極２０Ａが形成され、ｎ型拡散領域１６Ａの表面にはエミッタ電極２２Ａが形成され、ｐ＋型拡散領域１８Ａの表面にはベース電極２４Ａが形成されている。
ベース電極２４Ａの一部は、ＬＯＣＯＳ酸化膜７０で被覆されている。ＬＯＣＯＳ酸化膜７０上にベース電極２４Ａと交差するように架け渡された帯状の金属膜７３により、電流増幅素子１０Ａのエミッタ電極２２Ａが、ＡＰＤ３６Ａのｎ側電極（陽極）７８と、電気的に接続されている。
（光検出デバイスの動作原理）
図１８（Ｂ）は第５の実施の形態に係る光検出デバイスの動作原理を説明する概念図である。光検出デバイス６０の動作原理は、第２の実施の形態に係る電流増幅回路の動作原理と基本的には同じである。
ＡＰＤ３６Ａのｐ−型拡散領域７４が、上述した光電流発生領域に相当する。ＡＰＤ３６Ａのｐｎ接合には、ｎ側電極７８及びｐ側電極８０により逆バイアス電圧が印加されている。逆バイアス電圧の印加により、光電流発生領域であるｐ−型拡散領域７４には電界が発生している。ＡＰＤ３６Ａに入射した光波は、ｐ−型拡散領域７４に吸収されて、光電流（即ち、電子とホールからなるキャリア）が発生する。ｐ−型拡散領域７４で発生した電子は、電界によりドリフトして増倍領域に到達し、増倍領域の高電界により加速される。エネルギーを得た電子は、格子点と衝突してキャリアを生成し、なだれ増倍によってキャリアが増倍される。
増倍された電子は、ｎ＋型拡散領域７２を通過してｎ側電極７８に流れ込む。一方、増倍されたホールは、ｐ−型拡散領域７４を通過してｐ側電極８０に流れ込む。ホールがｐ側電極に流れ込むことで、発生した光電流に応じた電流が出力される。なだれ増倍されていても、ＡＰＤ３６Ａのｐ側電極８０から出力される光電流は、まだまだ微弱である。
一方、ｎ側電極７８に流れ込んだ電子は、矢印で示したように、金属膜７３（図１８（Ａ）参照）を通過して、電流増幅素子１０Ａのエミッタ電極２２Ａに注入される。エミッタ電極２２Ａから注入された電子は、上述した通り、なだれ増倍によって増倍されて、コレクタ電極２０Ａから取り出される。これにより、コレクタ電極２０Ａに流入するコレクタ電流Ｉｃは、エミッタ電極２２Ａから流出するエミッタ電流Ｉｅよりも大きくなる。即ち、ＡＰＤ３６Ａのｎ側電極７８から取り出された電子が増倍されて、ＡＰＤ３６Ａのｐ−型拡散領域７４で発生した光電流が、電流増幅素子１０Ａで増幅される。電流増幅素子１０Ａで増幅された電流は、コレクタ電流Ｉｃとしてコレクタ電極２０Ａに流れ込む。
このように、ＡＰＤ３６で発生した微弱な光電流は、ＡＰＤ３６のアバランシェ効果により増幅されると共に、電流増幅素子１０Ａで更に増幅されて、大きな増幅電流を得ることができる。この通り、抵抗により熱雑音が発生する前に、なだれ増倍を利用して電流を直接増幅するため、熱雑音の影響を受けることなく出力信号のＳ／Ｎを向上させることができる。
また、第３及び第４の実施の形態と同様に、電流増幅素子を多段に設けてもよい。第３及び第４の実施の形態と同様に２段の場合について説明する。図１９に示すように、光検出デバイス９０は、ＡＰＤ３６Ａと、ＡＰＤ３６Ａの光電流を増幅するための電流増幅素子１０Ａ１、１０Ａ２と、を備えている。ＡＰＤ３６Ａと電流増幅素子１０Ａ１及び１０Ａ２とは、同じＳＯＩ基板６２上に実装されている。ＡＰＤ３６Ａ側が上流側であり、第１段目の電流増幅素子１０Ａ１はＡＰＤ３６Ａ側に配置され、第２段目の電流増幅素子１０Ａ２は電流増幅素子１０Ａ１の下流側に配置されている。
ＡＰＤ３６Ａと電流増幅素子１０Ａ１との接続関係は、図１８（Ａ）と同様であり、ベース電極２４Ａ１の一部は、ＬＯＣＯＳ酸化膜７０で被覆されている。ＬＯＣＯＳ酸化膜７０上にベース電極２４Ａ１と交差するように架け渡された帯状の金属膜７３１により、電流増幅素子１０Ａ１のエミッタ電極２２Ａ１が、ＡＰＤ３６Ａ１のｎ側電極（陽極）７８と、電気的に接続されている。
また、図１９に示すように、ベース電極２４Ａ２の一部は、ＬＯＣＯＳ酸化膜７０で被覆されている。ＬＯＣＯＳ酸化膜７０上にベース電極２４Ａ２と交差するように架け渡された帯状の金属膜７３２により、電流増幅素子１０Ａ１のコレクタ電極２０Ａ１が、電流増幅素子１０Ａ２のエミッタ電極２２Ａ２と、電気的に接続されている。
上記の構成により、第３及び第４の実施の形態と同様に、ＡＰＤ３６Ａで発生した微弱な光電流は、ＡＰＤ３６Ａにより増幅されると共に、多段に設けられた複数の電流増幅素子で更に増幅されて、大きな増幅電流を得ることができる。なお、上述した通り、なだれ増倍を利用した複数の増幅器を直列に接続する場合には、前段の増幅器の電流増幅率を、後段の増幅器の電流増幅率より低く設定することが好ましい。このような設定とすることで、なだれ増倍過程での過剰雑音を最も低減して、最大のＳＮＲを得ることができる。
また、第３及び第４の実施の形態で説明した通り、第２段目の電流増幅素子１０Ａ２の逆バイアス電圧は、第１段目の電流増幅素子１０Ａ１の逆バイアス電圧よりも大きくする必要がある。本実施の形態では、ＡＰＤ３６Ａ、電流増幅素子１０Ａ１及び電流増幅素子１０Ａ２は、同じＳＯＩ基板６２上にモノリシックに実装されているが、絶縁膜６６により互いに絶縁分離されているので、各々に異なるバイアス電圧を印加することが容易である。また、電流増幅素子１０Ａ１及び電流増幅素子１０Ａ２は、絶縁分離されてモノリシックに実装されているので、電流増幅素子毎に温度補償回路を設けることが容易になる。
＜変形例＞
なお、上記の第１〜第５の実施の形態では、電流増幅素子（ＬＡＴ）は、ｐ型シリコン半導体層を備えており、ｐ型シリコン半導体層の表面近傍に２つのｎ型拡散領域を形成すると共に、ｐ型シリコン半導体層の表面又は裏面の近傍にｐ＋型拡散領域を形成する例について説明したが、ｐ型とｎ型を反転させてもよい。即ち、ｎ型シリコン半導体層の表面近傍に２つのｐ型拡散領域を形成すると共に、ｎ型シリコン半導体層の表面又は裏面の近傍にｎ＋型拡散領域を形成することもできる。この場合には、電子とホールとが反転し、一方のｐ型拡散領域の表面に、ホール収集電極を形成し、他方のｐ型拡散領域の表面にホール注入電極を形成し、ｎ＋型拡散領域の表面に電子収集電極を形成する。
また、上記の第１〜第５の実施の形態では、電流増幅素子（ＬＡＴ）は、ｐ型シリコン半導体層の表面近傍に形成された２つのｎ型拡散領域と、ｐ型シリコン半導体層の表面又は裏面に形成されたｐ＋型拡散領域と、を備える例について説明したが、背景技術で説明したＳＩＭデバイスと称される電流増幅素子（図２０を参照）を代わりに用いても同様の増幅効果を得ることができる。但し、ＳＩＭデバイスでは、ショットキー電極を用いているために、本発明のように再現性・信頼性に優れる電流増幅素子、電流増幅回路、及び光検出デバイスを実現することはできない。
また、上記の第５の実施の形態では、ＳＯＩ基板を有効に利用するために、シリコン半導体を用いたフォトダイオードの光電流を直接に電流増幅する例について説明したが、本発明の電流増幅素子及び電流増幅回路は、光通信等で利用されている１．０μｍ〜１．７μｍの長波長帯で使用可能な、ゲルマニウム（Ｇｅ）を用いたフォトダイオードの光電流の増幅にも用いることができる。また、本発明の電流増幅素子及び電流増幅回路は、フォトダイオード等の光検出器に限らず、微弱電流を検出する系の電流増幅に適宜適用することができる。
１０ 電流増幅素子（ＬＡＴ）
１２ ｐ型シリコン半導体層
１４ ｎ型拡散領域
１６ ｎ型拡散領域
１８ ｐ＋型拡散領域
２０ コレクタ電極（電子収集電極）
２２ エミッタ電極（電子注入電極）
２４ ベース電極（ホール収集電極）
２６ 空乏層
２８ 高圧電源
３０ 直流電源
３２ 電圧計
３４ 電圧計
３６ フォトダイオード（ＰＤまたはＡＰＤ）
３８ コンデンサ
４１ オペアンプ
４０ 電流増幅回路
４２ 出力端子
４３ トランスインピーダンス増幅回路（ＴＩＡ）
５０ 電流増幅回路
６０ 光検出デバイス
６２ ＳＯＩ基板
６４ シリコン基板
６６ 絶縁膜
６８ シリコン半導体層
７０ ＬＯＣＯＳ酸化膜
７１ 金属薄膜
７２ ｎ＋型拡散領域
７３ 金属膜
７４ ｐ−型拡散領域
７６ ｐ＋型拡散領域
７８ ｎ側電極
８０ ｐ側電極
８２ 薄膜
９０ 光検出デバイス
１００ ＳＩＭデバイス

Claims (12)

  1. 電流を発生させる電流発生源と、
    前記電流発生源に接続されると共に、下記（１）の電流増幅素子が直列に複数段接続されて、前記電流発生源で発生した電流を増幅する電流増幅部と、
    を備えた電流増幅回路。
    （１）第１のｎ型半導体領域と第２のｎ型半導体領域とが互いに離間して形成されたｐ型半導体層と、
    前記第１のｎ型半導体領域にオーミック接合された電子収集電極と、
    前記第２のｎ型半導体領域にオーミック接合された電子注入電極と、
    前記ｐ型半導体層にオーミック接合されたホール収集電極であって、リニアモードでなだれ増倍動作を行うように、前記電子注入電極との間に順バイアス電圧を印加すると共に、前記電子収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加するホール収集電極と、
    前記ｐ型半導体層と前記ホール収集電極との間に形成された高濃度の不純物を含むｐ＋型半導体層と、
    を備えた電流増幅素子。
  2. 上記（１）の電流増幅素子において、前記電子収集電極に流入する電流の前記電子注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項１に記載の電流増幅回路。
  3. 上記（１）の電流増幅素子において、前記ｐ型半導体層が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項１または請求項２に記載の電流増幅回路。
  4. 電流を発生させる電流発生源と、
    前記電流発生源に接続されると共に、下記（２）の電流増幅素子が直列に複数段接続されて、前記電流発生源で発生した電流を増幅する電流増幅部と、
    を備えた電流増幅回路。
    （２）第１のｐ型半導体領域と第２のｐ型半導体領域とが互いに離間して形成されたｎ型半導体層と、
    前記第１のｐ型半導体領域にオーミック接合されたホール収集電極と、
    前記第２のｐ型半導体領域にオーミック接合されたホール注入電極と、
    前記ｎ型半導体層にオーミック接合された電子収集電極であって、リニアモードでなだれ増倍動作を行うように、前記ホール注入電極との間に順バイアス電圧を印加すると共に、前記ホール収集電極との間にブレークダウン電圧より大きな逆バイアス電圧を印加する電子収集電極と、
    前記ｎ型半導体層と前記電子収集電極との間に形成された高濃度の不純物を含むｎ＋型半導体層と、
    を備えた電流増幅素子。
  5. 上記（２）の電流増幅素子において、前記ホール収集電極に流入する電流の前記ホール注入電極から流出する電流に対する比で表される電流増幅率が前記逆バイアス電圧に対して単調増加するように、前記なだれ増倍動作を行う請求項４に記載の電流増幅回路。
  6. 上記（２）の電流増幅素子において、前記ｎ型半導体層が、シリコン、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、炭化ケイ素、及び結晶性炭素からなる群から選択された少なくとも１種からなる請求項４または請求項５に記載の電流増幅回路。
  7. 前記電流増幅部は、前記複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定して、前記電流発生源で発生した電流を増幅する請求項１から請求項６までのいずれか１項に記載の電流増幅回路。
  8. 前記電流発生源が、光電変換を行う光検出器である請求項１から請求項７までのいずれか１項に記載の電流増幅回路。
  9. 前記電流発生源が、フォトダイオードである請求項８に記載の電流増幅回路。
  10. 前記電流発生源が、なだれ増倍と共に光電変換を行う光検出器である場合に、
    前記電流増幅部は、前記光検出器及び前記複数の電流増幅素子の電流増幅率の各々を前段から後段に向って順に高くなるように設定して、前記電流発生源で発生した電流を増幅する請求項１から請求項６までのいずれか１項に記載の電流増幅回路。
  11. 絶縁層を備えた基板と、前記基板に設けられた請求項１から請求項１０までのいずれか１項に記載の電流増幅回路と、を備え、
    前記電流増幅回路に含まれる前記電流発生源及び前記複数の電流増幅素子の各々が、前記絶縁層により互いに絶縁分離された光検出デバイス。
  12. 前記絶縁層を備えた基板が、シリコン基板、該シリコン基板上に形成された酸化絶縁層、及び前記酸化絶縁層上に形成されたシリコン半導体層を備えたＳＯＩ基板である請求項１１に記載の光検出デバイス。
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