JP2011166280A - 周波数逓倍器 - Google Patents

Abstract

【課題】ＦＥＴの閾値電圧が設計値と異なる場合においても、不要波に対して所望の抑圧量を得ることができる周波数逓倍器を提供する。
【解決手段】周波数逓倍器は、第１の電界効果トランジスタを有し、外部から入力される入力信号に対して正の半波整流をして、該入力信号の周波数成分を逓倍した周波数成分を含む第１の信号を出力する第１の逓倍回路と、第２の電界効果トランジスタを有し、入力信号に対して負の半波整流をして極性を反転し、入力信号の周波数成分を逓倍した周波数成分を含む第２の信号を出力する第２の逓倍回路と、入力信号の電圧に応じて容量が変化する可変容量ダイオードと、第１の逓倍回路から出力される第１の信号と、第２の逓倍回路から出力される第２の信号とが合成された信号を出力する出力部とを備える。
【選択図】図１

Description

本発明は、周波数逓倍器に関する。

マイクロ波帯などの高周波帯において用いられる逓倍器は、入力された周波数の信号と、当該信号の位相を１８０°ずらした信号とをそれぞれ逓倍して合成する構成を有している（非特許文献１）。

図１０は、アクティブバランス型の周波数逓倍器９の構成の一例を示す回路図である。同図に示すように、逓倍器９は、入力端子Ｔ１と、整合回路１１と、逓倍回路５２、５３と、整合回路１４と、出力端子Ｔ２とを備えている。
入力端子Ｔ１は、外部に設けられた回路と接続され、当該回路から基本周波数信号が入力される。この基本周波数信号は、外部に設けられた回路、例えば、発振回路より入力される一定の周波数を有する信号である。

整合回路１１は、入力端子Ｔ１を通じて接続される外部の回路と、逓倍回路５２及び逓倍回路５３とのインピーダンス整合（インピーダンス変換を含む）を行う。逓倍回路５２及び逓倍回路５３は、整合回路１１を介して基本周波数信号が入力され、入力される基本周波数信号の周波数成分と、当該周波数成分に対して２倍、３倍、…の周波数成分を含む信号を出力する。整合回路１４は、逓倍回路５２及び逓倍回路５３と、出力端子Ｔ３とを通じて接続される外部の回路とのインピーダンス整合を行う。なお、逓倍回路５２の出力と、逓倍回路５３の出力とは、接続点Ｊ１（出力部）において接続されて整合回路１４に入力されている。

逓倍回路５２は、電界効果トランジスタ（以下、ＦＥＴ（Field Effective
Transistor））１２１と、抵抗素子１２２とを有している。ＦＥＴ１２１は、ゲートが整合回路１１と接続され、ドレインが接続点Ｊ１を介して整合回路１４に接続され、ソースが抵抗素子１２２を介して接地されている。すなわち、逓倍回路５２は、ソース接地の増幅回路である。
逓倍回路５３は、ＦＥＴ１３１と、抵抗素子１３２とを有している。ＦＥＴ１３１は、ゲートが接地され、ソースが整合回路１１に接続され、ドレインが接続点Ｊ１を介して整合回路１４に接続されている。抵抗素子１３２は、一端がＦＥＴ１３１のソースに接続され、他端が接地されている。すなわち、逓倍回路５３は、ゲート接地の増幅回路である。

周波数逓倍器９において、入力端子Ｔ１に正弦波を入力すると、逓倍回路５２のＦＥＴ１２１が入力された正弦波に対して、正の半波を整流した信号を出力する。また、逓倍回路５３のＦＥＴ１３１が入力された正弦波に対して負の半波を整流し、整流した信号の極性を反転する。
これにより、ＦＥＴ１２１及びＦＥＴ１３１のドレイン電流に含まれる入力端子Ｔ１から入力された正弦波の周波数、及びその奇数次高調波は、互いに逆相となる。そして、正弦波の周波数、及びその奇数次高調波は、接続点Ｊ１において合成されることで互いに弱め合うことで相殺され、整合回路１４を介して出力端子Ｔ２より出力される。
一方、ＦＥＴ１２１及びＦＥＴ１３１のドレイン電流に含まれる正弦波の周波数の偶数次の高調波は、接続点Ｊ１において合成されることで互いに強め合い、整合回路１４を介して出力端子Ｔ２より出力される。

図１１は、アクティブバランス型の周波数逓倍器９の入出力特性を示す模式図である。同図において、横軸は周波数を示し、縦軸は電力レベルを示している。周波数逓倍器９は、図１１（Ａ）に示すような基本周波数ｆ０の信号が入力されると、図１１（Ｂ）に示すような、基本周波数ｆ０に対して２倍の周波数の２倍波と、基本周波数ｆ０の基本波と、基本周波数ｆ０に対して３倍の周波数の３倍波とを含む信号を出力する。ここで、基本波と３倍波とは、不要な成分（不要波）である。この不要波は、上述のように、接続点Ｊ１を介して、逓倍回路５２及び逓倍回路５３の出力する信号において、互いに弱め合うが、周波数逓倍器９が出力する信号に含まれている。

図１２は、周波数逓倍器９の出力信号の周波数特性を示すグラフである。同図において、横軸は基本周波数ｆ０の周波数を示し、縦軸は基本周波数ｆ０対する基本波（１倍波）、２倍波、及び３倍波それぞれの電力レベルを示している。また、同図は、シミュレーションにより得られたグラフである。同図において、「×２ｏｕｔ」により示されている２倍波は、１ＧＨｚから６ＧＨｚに亘ってほぼ０［ｄＢｍ］の出力レベルが得られている。「×１ｏｕｔ」により示されている基本波は、−１０［ｄＢｍ］〜−２５［ｄＢｍ］の出力レベルが得られ、「×３ｏｕｔ」により示されている３倍波は、−１０［ｄＢｍ］〜−２５［ｄＢｍ］の出力レベルが得られている。このように、周波数逓倍器９より出力される信号において、不要波である基本波及び３倍波は、所望波である２倍波に比べ−１０［ｄＢｍ］以上抑圧され出力される。

Ian D Robertson, "CIRCUITSAND SYSTEMS SERIES 7 MMIC DESIGN", the United Kingdom, The Institution ofElectrical Engineers, May.1996, p.458-460.

しかしながら、半導体素子の製造におけるプロセスのバラツキや、面内バラツキによりアクティブ素子のＦＥＴの閾値電圧が設計値と異なる場合、閾値電圧に応じてスプリアス抑圧量が変動してしまう。これにより、スプリアス（不要波）、特に、基本波に対して所望の抑圧量を得られないことがあるという問題がある。

本発明は、上記問題を解決すべくなされたもので、その目的は、ＦＥＴの閾値電圧が設計値と異なる場合においても、不要波に対して所望の抑圧量を得ることができる周波数逓倍器を提供することにある。

（１）上記問題を解決するために、本発明は、第１の電界効果トランジスタを有し、外部から入力される入力信号に対して正の半波整流をして、該入力信号の周波数成分を逓倍した周波数成分を含む第１の信号を出力する第１の逓倍回路と、第２の電界効果トランジスタを有し、前記入力信号に対して負の半波整流をして極性を反転し、前記入力信号の周波数成分を逓倍した周波数成分を含む第２の信号を出力する第２の逓倍回路と、前記入力信号の電圧に応じて容量が変化する可変容量ダイオードと、前記第１の逓倍回路から出力される第１の信号と、第２の逓倍回路から出力される第２の信号とが合成された信号を出力する出力部とを備えることを特徴とする周波数逓倍器である。
（２）また、本発明は、上記に記載の発明において、前記可変容量ダイオードのカソードに接続され、電圧を印加する入力部を備えることを特徴とする。
（３）また、本発明は、上記に記載の発明において、前記第１の電界効果トランジスタは、ゲートに入力信号が印加され、ソースが抵抗素子を介して接地され、ドレインから前記第１の信号を出力し、前記第１の低倍回路が有する前記可変容量ダイオードである第１の可変容量ダイオードは、一端が前記第１の電界効果トランジスタのゲートに接続され、他端が接地されていることを特徴とする。
（４）また、本発明は、上記に記載の発明において、前記第２の電界効果トランジスタは、ゲートが接地され、ソースに入力信号が印加され、ドレインから前記第２の信号を出力し、前記第２の逓倍回路が有する前記可変容量ダイオードである第２の可変容量ダイオードは、一端が前記第２の電界効果トランジスタのゲートに接続され、他端には前記入力信号が印加されていることを特徴とする。

この発明によれば、ＦＥＴの閾値電圧が設計値と異なる場合においても、不要波に対する所望の抑圧量を得ることができる。

本発明に係る第１実施形態におけるアクティブバランス型の周波数逓倍器１の構成を示す回路図である。 同実施形態における周波数逓倍回路１に備えられたＦＥＴ１２１の基本波抑圧量と、ＦＥＴ１２１の閾値電圧Ｖｔｈとの関係を示すグラフの一例である。 同実施形態における周波数逓倍器１の周波数特性の一例を示すグラフである。 同実施形態における周波数逓倍器１の周波数特性と、バラクタダイオード１２３のサイズ（容量）との関係の一例を示すグラフである。 本発明に係る第２実施形態におけるアクティブバランス型の周波数逓倍器２の構成を示す回路図である。 同実施形態における周波数逓倍器２の周波数特性の一例を示すグラフである。 本発明に係る第３実施形態におけるアクティブバランス型の周波数逓倍器３の構成を示す回路図である。 同実施形態における周波数逓倍器３の周波数特性の一例を示すグラフである。 第１実施形態の周波数逓倍器１の変形例である周波数逓倍器４の回路図である。 アクティブバランス型の周波数逓倍器９の構成の一例を示す回路図である。 アクティブバランス型の周波数逓倍器９の入出力特性を示す模式図である。 周波数逓倍器９の出力信号の周波数特性を示すグラフである。

以下、図面を参照して、本発明に係る実施形態を説明する。

＜第１実施形態＞
図１は、本発明に係る第１実施形態におけるアクティブバランス型の周波数逓倍器１の構成を示す回路図である。同図に示すように、周波数逓倍器１は、入力端子Ｔ１と、整合回路１１、１４と、逓倍回路１２、５３と、出力端子Ｔ２とを備えている。同実施形態の周波数逓倍器１は、図１０に示した周波数逓倍器９に対して、逓倍回路１２が異なる。なお、図１において、図１０と同じ構成に対しては同じ符号を付して、その説明を省略する。

逓倍回路１２は、ＦＥＴ１２１と、抵抗素子１２２と、バラクタダイオード（可変容量ダイオード）１２３とを有している。ＦＥＴ１２１は、ゲートが整合回路１１と接続され、ドレインが接続点Ｊ１を介して整合回路１４に接続され、ソースが抵抗素子１２２を介して接地されている。バラクタダイオード１２３は、カソードがＦＥＴ１２１のゲートに接続され、アノードが接地されている。このように、逓倍回路１２は、ソース接地の増幅回路である。

本実施形態の周波数逓倍器１において、入力端子Ｔ１を通じて正弦波を入力すると、ＦＥＴ１２１のゲート電圧は、入力した正弦波の電圧レベル（振幅）と、ＦＥＴ１２１の閾値電圧Ｖｔｈとに応じて定まる。ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なるときにおいても、ＦＥＴ１２１のゲート電圧は、入力した正弦波の電圧レベルと、閾値電圧Ｖｔｈとに応じて定まる。すなわち、ＦＥＴ１２１の閾値電圧Ｖｔｈの変化に応じて、ＦＥＴ１２１のゲート電圧のレベルが変化する。

バラクタダイオード１２３は、ＦＥＴ１２１のゲートに接続されているので、ＦＥＴ１２１のゲート電圧に応じて容量が定まる。すなわち、入力した正弦波の電圧レベルと、ＦＥＴ１２１の閾値電圧Ｖｔｈとに応じてバラクタダイオード１２３の容量が定まる。ここで、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なる場合、バラクタダイオード１２３の容量は、閾値電圧Ｖｔｈの設計値に対するずれに応じて容量が定まる。この場合、バラクタダイオード１２３の容量が設計値からのずれに応じて、ＦＥＴ１２１の入力インピーダンスを変更させることができる。
これにより、ＦＥＴ１２１のドレイン電流に含まれる正弦波の周波数（基本波）の出力レベルと、抑圧量のピーク周波数を変更させて、周波数逓倍器１の出力における不要波に対する抑圧量を制御することができる。すなわち、ＦＥＴ１２１のゲートに接続したバラクタダイオード１２３により、周波数逓倍器１の位相特性を制御することができる。

図２は、本実施形態における周波数逓倍器１に備えられたＦＥＴ１２１の基本波抑圧量と、ＦＥＴ１２１の閾値電圧Ｖｔｈとの関係を示すグラフの一例である。同図において、横軸は閾値電圧Ｖｔｈを示し、縦軸は基本波の出力レベルを示している。ＦＥＴ１２１における基本波の出力レベルは、図２に示すように、閾値電圧Ｖｔｈが高くなると基本波の出力レベルが低くなる傾向にある。例えば、閾値電圧が−０．６２５［Ｖ］の場合、基本波の出力レベルが−４０［ｄＢｍ］であるのに対して、閾値電圧が−０．５７５［Ｖ］の場合、基本波の出力レベルが略−３０［ｄＢｍ］となる。このように、ＦＥＴの閾値電圧Ｖｔｈが変動すると基本波の出力レベルが変動して、逓倍回路１２の出力と、逓倍回路５３の出力とにおける基本波及び３倍波などの奇数次高調波の出力レベルが偏ることにより、相殺による抑圧量が不十分になり、電力レベルの高い不要波（スプリアス成分）が含まれる出力信号が得られる場合がある。

図３は、本実施形態における周波数逓倍器１の周波数特性の一例を示すグラフである。同図において、横軸は周波数逓倍器１に入力する信号の周波数を示し、縦軸は周波数逓倍器１から出力される信号に含まれる２倍波と、基本波及び３倍波（不要波）との出力レベルを示している。図３において、ＦＥＴ１２１の閾値電圧が、図２において示した−０．５７５［Ｖ］、−０．６［Ｖ］、及び−０．６２５［Ｖ］それぞれの場合について、基本波、２倍波、及び３倍波の出力レベルが示されている。ここで、閾値電圧Ｖｔｈが−０．５７５［Ｖ］の場合が「Ｖｔｈ−２５ｍＶ」で示され、閾値電圧Ｖｔｈが−０．６［Ｖ］の場合が「Ｖｔｈ」で示され、閾値電圧Ｖｔｈが−０．６２５［Ｖ］の場合が「Ｖｔｈ＋２５ｍｖ」で示されている。また、３つの閾値電圧Ｖｔｈそれぞれにおける基本波が「×１ｏｕｔ」で示され、２倍波が「×２ｏｕｔ」で示され、３倍波が「×３ｏｕｔ」で示されている。

図３に示すように、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値より低い場合（Ｖｔｈ−２５ｍＶ）、設計値の場合（Ｖｔｈ）、及び設計値より高い場合（Ｖｔｈ＋２５ｍｖ）のそれぞれにおいて、基本波及び３倍波の出力レベルは、図１２に示した基本波及び３倍波の出力レベルより低くなっている。このように、周波数逓倍器１は、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なる場合においても、不要波に対して所望の抑圧量を得ることができる。すなわち、抑圧量の変動を小さくすることができる。さらに、周波数逓倍器１は、不要波に対して周波数逓倍器９（図１０）より高い抑圧量を有している。

図４は、本実施形態における周波数逓倍器１の周波数特性と、バラクタダイオード１２３のサイズ（容量）との関係の一例を示すグラフである。同図において、横軸は周波数逓倍器１の入力信号の周波数を示し、縦軸は周波数逓倍器１の出力信号に含まれる基本波、２倍波、３倍波の出力レベルを示している。同図において、「Ｖａｒａｃｔｏｒ１ ×１〜３ｏｕｔ」により示されている各グラフは、「Ｖａｒａｃｔｏｒ２ ×１〜３ｏｕｔ」により示されている各グラフよりバラクタダイオード１２３のサイズが大きい場合を示している。同図に示すように、バラクタダイオード１２３のサイズを大きくすると、２倍波の出力レベルを維持したまま、基本波に対する抑圧量のピーク周波数が低くなる。

このように、バラクタダイオード１２３を設けたことにより、２倍波の出力レベルを損なうことなく、基本波、及び３倍波の抑圧量がピークとなる周波数を変更することができる。そして、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なる場合においても、不要波に対して所望の抑圧量を確保できるようにバラクタダイオード１２３のサイズを予め設定することにより、不要波抑圧量の変動による影響を小さくさせることができる。
なお、バラクタダイオード１２３のサイズは、周波数逓倍器１に入力する信号に含まれる周波数に応じてシミュレーションなどにより設定される。

＜第２実施形態＞
図５は、本発明に係る第２実施形態におけるアクティブバランス型の周波数逓倍器２の構成を示す回路図である。同図に示すように、周波数逓倍器２は、入力端子Ｔ１と、整合回路１１、１４と、逓倍回路２２、５３と、出力端子Ｔ２と、バイアス電圧端子Ｔ３（入力部）を備えている。同実施形態の周波数逓倍器２は、第１実施形態の周波数逓倍器１（図１）の逓倍回路１２に対して、バイアス電圧端子Ｔ３を接続した点が異なる。なお、図５において、図１と同じ構成に対しては同じ符号を付して、その説明を省略する。

バイアス電圧端子Ｔ３は、ＦＥＴ１２１のゲートと、バラクタダイオード１２３のカソードとの接続点に接続されている。バイアス電圧端子Ｔ３に電圧を印加することにより、バラクタダイオード１２３のアノードとカソードとの間の電圧を外部から変更させることができ、バラクタダイオード１２３の容量を制御することができる。バラクタダイオード１２３の容量を変更することで、ＦＥＴ１２１の入力インピーダンスを変更することができ、ＦＥＴ１２１の出力であるドレイン電流に含まれる基本波の出力レベルを変更することができる。すなわち、バラクタダイオード１２３の容量を変更することにより、ＦＥＴ１２１の位相特性を制御することができる。
これにより、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なる場合においても、バイアス電圧端子Ｔ３から印加する電圧に応じて周波数逓倍器２の周波数特性を変更させることにより、不要波の抑圧量を増減させる制御をすることができる。

上述のように、本実施形態の周波数逓倍器２は、バイアス電圧端子Ｔ３に電圧を印加することにより、バラクタダイオード１２３の容量を変更させて、逓倍回路２２の周波数特性を変更させる構成を有している。
図６は、本実施形態における周波数逓倍器２の周波数特性の一例を示すグラフである。同図において、横軸は周波数逓倍器２に入力する信号の周波数を示し、縦軸は周波数逓倍器２から出力される信号に含まれる２倍波と、基本波及び３倍波（不要波）との出力レベルを示している。図６には、バイアス電圧端子Ｔ３に０．５［ｖ］の電圧を印加した場合（Ｖｂ＝０．５Ｖ）と、１［ｖ］の電圧を印加した場合（Ｖｂ＝１Ｖ）とそれぞれの場合における基本波（×１ｏｕｔ）、２倍波（×２ｏｕｔ）、及び３倍波（×３ｏｕｔ）の出力レベルが示されている。

図６に示すように、バイアス電圧端子Ｔ３に印加する電圧を変化させることで、ＦＥＴ１２１より出力される不要波である基本波及び３倍波の抑圧量のピーク周波数が変動する。これにより、ＦＥＴ１２１の閾値電圧Ｖｔｈが設計値と異なる値になり、不要波に対して所望の抑圧量が得られない場合においても、ＦＥＴ１２１から出力される不要波のレベルを制御して、ＦＥＴ１３１から出力と合成した際の不要波に対する所望の抑圧量を得ることができる。なお、バイアス電圧端子Ｔ３に印加する電圧は、シミュレーションや、実測値などに基づいて設定される。

また、バイアス電圧端子Ｔ３に印加する電圧に応じてバラクタダイオード１２３の容量を変更するようにしたので、周波数逓倍器２を実装した後においても、回路の変更を行わずとも、バイアス電圧端子Ｔ３に印加する電圧値により周波数特性を変更させることが容易にできる。本実施形態の周波数逓倍器２は、製造後に回路を修正することが困難であるＭＭＩＣ（MonolithicMicrowaveIC；モノリシックマイクロ波集積回路）上に実装した場合においても、容易に周波数特性の調整ができるので、好適である。

＜第３実施形態＞
本実施形態では、図１０の周波数逓倍器９の逓倍回路５２を、図５に示すように逓倍回路２２に変更する場合と同様に、図１０の周波数逓倍器９の逓倍回路５３を変更する場合について説明する。
図７は、本発明に係る第３実施形態におけるアクティブバランス型の周波数逓倍器３の構成を示す回路図である。同図に示すように、周波数逓倍器３は、入力端子Ｔ１と、整合回路１１、１４と、逓倍回路５２、３３と、出力端子Ｔ２と、バイアス電圧端子Ｔ４（入力部）とを備えている。本実施形態の周波数逓倍器３は、図１０に示す周波数逓倍器９の構成に対して逓倍回路３３を備える点と、バイアス電圧端子Ｔ４を備える点とが異なる。おな、図７において、図１０と同じ構成に対しては同じ符号を付して、その説明を省略する。

逓倍回路３３は、ＦＥＴ１３１と、抵抗素子１３２と、バラクタダイオード１３３とを有している。ＦＥＴ１３１は、ゲートが接地され、ソースが整合回路１１に接続され、ドレインが接続点Ｊ１を介して整合回路１４に接続されている。抵抗素子１３２は、一端がＦＥＴ１３１のソースに接続され、他端が接地されている。バラクタダイオードハ、アノードがＦＥＴ１３２のゲートに接続され、カソードがＦＥＴ１３２のソースに接続されている。
バイアス電圧端子Ｔ４は、バラクタダイオード１３３のカソードと、ＦＥＴ１３２のソースとの接続点に接続されている。

バイアス電圧端子Ｔ４に電圧を印加することにより、バラクタダイオード１３３のアノードとカソードとの間の電圧を外部から変更させることができ、バラクタダイオード１３３の容量を制御することができる。バラクタダイオード１３３の容量を変更することで、ＦＥＴ１３１の入力インピーダンスを変更することができ、ＦＥＴ１３１の出力であるドレイン電流に含まれる基本波の出力レベルを変更することができる。これにより、周波数逓倍器３の周波数特性を変更することができ、バイアス電圧端子Ｔ４に印加する電圧に応じて不要波の抑圧量を増減させる制御をすることができる。
また、ＦＥＴ１３１の閾値電圧Ｖｔｈが設計値と異なる場合においても、閾値電圧Ｖｔｈのずれに応じた電圧をバイアス電圧端子Ｔ４に印加することにより、不要波に対して所望の抑圧量が得られるようにすることができる。このとき、バイアス電圧端子Ｔ４に印加する電圧は、周波数逓倍器３に入力する信号の周波数に応じたシミュレーションなどにより求める。

上述のように、本実施形態の周波数逓倍器３は、バイアス電圧端子Ｔ４に電圧を印加することにより、バラクタダイオード１３３の容量を変更させて、逓倍回路３３の周波数特性を変化させる構成を有している。
図８は、本実施形態における周波数逓倍器３の周波数特性の一例を示すグラフである。同図において、横軸は周波数逓倍器３に入力する信号の周波数を示し、縦軸は周波数逓倍器３から出力される信号に含まれる２倍波と、基本波及び３倍波（不要波）との出力レベルを示している。図８には、バイアス電圧端子Ｔ３に０．５［ｖ］の電圧を印加した場合（Ｖｂ＝０．５Ｖ）と、１［ｖ］の電圧を印加した場合（Ｖｂ＝１Ｖ）とそれぞれの場合における基本波（×１ｏｕｔ）、２倍波（×２ｏｕｔ）、及び３倍波（×３ｏｕｔ）の出力レベルが示されている。

図８に示すように、バイアス電圧端子Ｔ４に印加する電圧を変化させることで、第２実施形態の周波数逓倍器２と同様に、不要波である基本波及び３倍波の抑圧量のピーク周波数が変動する。これにより、ＦＥＴ１３１の閾値電圧Ｖｔｈが設計値と異なる値になり、不要波に対して所望の抑圧量が得られない場合においても、周波数逓倍器３は、所望の周波数に応じた電圧をバイアス電圧端子Ｔ４に印加することで、不要波の抑圧量を制御することができる。そして、周波数逓倍器３は、所望の周波数における不要波の抑圧量を増加させることにより、不要波に対して所望の抑圧量を得ることができる。なお、バイアス電圧端子Ｔ４に印加する電圧は、シミュレーションや、実測値などに基づいて設定される。

なお、第３実施形態において、第１実施形態の周波数逓倍器１と同様に、バラクタダイオード１３３のカソードにバイアス電圧を印加するバイアス電圧端子Ｔ４を設けない構成にしてもよい。この場合、バラクタダイオード１３３の容量は、ＦＥＴ１３１の閾値電圧Ｖｔｈに依存して変化する。

なお、上述の第１実施形態から第３実施形態において、ＦＥＴ１２１及びＦＥＴ１３１のいずれか一方に対してバラクタダイオードを設ける構成を示したが、これに限らずに、例えば、図９に示すように、ＦＥＴ１２１及びＦＥＴ１３１の両方に対してバラクタダイオードを設けるようにしてもよい。図９は、第１実施形態の周波数逓倍器１（図１）の変形例である周波数逓倍器４の回路図である。図示するように、ＦＥＴ１３１のゲートとソースとを接続するバラクタダイオード１３３を設けている。これにより、ＦＥＴ１２１及びＦＥＴ１３１の両方の閾値電圧が変動した場合でも、所望の周波数における不要波の抑圧量を得ることができる。
また、このとき、第２実施形態の周波数逓倍器２、及び第３実施形態の周波数逓倍器３と同様に、バラクタダイオードに対してバイアス電圧を印加してバラクタダイオードの容量を変化させることにより逓倍回路の周波数特性を変更させるようにしてもよい。

１、２、３、４、９…逓倍器
１１、１４…整合回路
１２、２２、３３、４３、５２、５３…逓倍回路
１２１、１３１…ＦＥＴ
１２２、１３２…抵抗素子
１２３、１３３…バラクタダイオード
Ｊ１…接続点
Ｔ１…入力端子
Ｔ２…出力端子
Ｔ３、Ｔ４…バイアス電圧端子

Claims (4)

1. 第１の電界効果トランジスタを有し、外部から入力される入力信号に対して正の半波整流をして、該入力信号の周波数成分を逓倍した周波数成分を含む第１の信号を出力する第１の逓倍回路と、
   第２の電界効果トランジスタを有し、前記入力信号に対して負の半波整流をして極性を反転し、前記入力信号の周波数成分を逓倍した周波数成分を含む第２の信号を出力する第２の逓倍回路と、
   前記入力信号の電圧に応じて容量が変化する可変容量ダイオードと、
   前記第１の逓倍回路から出力される第１の信号と、第２の逓倍回路から出力される第２の信号とが合成された信号を出力する出力部と
   を備えることを特徴とする周波数逓倍器。
2. 前記可変容量ダイオードのカソードに接続され、電圧を印加する入力部
   を備えることを特徴とする請求項１に記載の周波数逓倍回路。
3. 前記第１の電界効果トランジスタは、ゲートに入力信号が印加され、ソースが抵抗素子を介して接地され、ドレインから前記第１の信号を出力し、
   前記第１の低倍回路が有する前記可変容量ダイオードである第１の可変容量ダイオードは、一端が前記第１の電界効果トランジスタのゲートに接続され、他端が接地されている
   ことを特徴とする請求項１又は請求項２のいずれかに記載の周波数逓倍器。
4. 前記第２の電界効果トランジスタは、ゲートが接地され、ソースに入力信号が印加され、ドレインから前記第２の信号を出力し、
   前記第２の逓倍回路が有する前記可変容量ダイオードである第２の可変容量ダイオードは、一端が前記第２の電界効果トランジスタのゲートに接続され、他端には前記入力信号が印加されている
   ことを特徴とする請求項１から請求項３のいずれか1項に記載の周波数逓倍回路。