JP2011165987A - Manufacturing method of semiconductor substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of semiconductor substrate capable of freely setting the size of the alignment mark and preventing the generation of problems such as a resist coating spot and a residual resist during a device manufacturing process, without having to install a dedicated process for forming alignment marks. <P>SOLUTION: A substrate 19 is prepared, trenches 14, 16 in which the trench width of an alignment mark region 15 is wider than that of a PN column region 13, are simultaneously formed on the alignment mark region 15 and the PN column region 13. Subsequently, a single crystal semiconductor layer 21 is completely buried in the trench 14 of the PN column region 13, while a part of the semiconductor layer 21 is formed so that a gap is formed in the trench 16 of the alignment mark region 15. Then, the trench 16 is closed by the single crystal semiconductor layer 21 so that a cavity 22 is formed in the trench 16 of the alignment mark region 15. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、所望領域にアライメントマークとして利用される空洞が設けられた半導体基板の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor substrate in which a cavity used as an alignment mark is provided in a desired region.

従来より、高耐圧と低オン抵抗を両立させるパワーデバイスとしてＰＮコラム構造を有するスーパージャンクションＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴという）が知られている。ＳＪ−ＭＯＳＦＥＴは、ＰＮコラムピッチ幅を小さくすることで、より低オン抵抗化が可能であり、その有効な製造方法として基板にトレンチを形成した後に埋込エピタキシャル層を成長させることでＰＮコラム構造を形成する方法がある。   Conventionally, a super junction MOSFET (hereinafter referred to as SJ-MOSFET) having a PN column structure is known as a power device that achieves both high breakdown voltage and low on-resistance. The SJ-MOSFET can reduce the on-resistance by reducing the PN column pitch width, and as an effective manufacturing method thereof, a PN column structure is formed by growing a buried epitaxial layer after forming a trench in the substrate. There is a method of forming.

しかしながら、この製造方法では、基板に形成されたトレンチ内には形を残すことなく単結晶半導体層が埋め込まれることから、デバイス製造工程で必要となるＰＮコラムパターンでのアライメントマークの形成が困難である。このため、アライメントマークを形成するための専用の工程の別途追加が必要となり、半導体基板の製造工程の複雑化やコスト増大に繋がるという問題があった。   However, in this manufacturing method, since the single crystal semiconductor layer is embedded without leaving a shape in the trench formed in the substrate, it is difficult to form an alignment mark with a PN column pattern required in the device manufacturing process. is there. For this reason, it is necessary to separately add a dedicated process for forming the alignment mark, and there is a problem that the manufacturing process of the semiconductor substrate is complicated and the cost is increased.

そこで、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも小さくして、アライメントマーク領域のトレンチにボイド（空洞）が残されるようにしつつ、ＰＮコラム領域のトレンチに埋込エピタキシャル層を形成する方法が特許文献１で提案されている。   Therefore, the buried epitaxial layer is formed in the trench of the PN column region while making the trench width of the alignment mark region smaller than that of the PN column region so that voids (cavities) remain in the trench of the alignment mark region. Japanese Patent Application Laid-Open No. H10-228707 proposes a method for performing this.

また、別の方法として、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも大きくして、アライメントマーク領域に深い溝状の形状を残す方法が特許文献２で提案されている。   As another method, Patent Document 2 proposes a method in which the trench width of the alignment mark region is made larger than that of the PN column region to leave a deep groove shape in the alignment mark region.

特開２００８−４１９４２号公報JP 2008-41942 A 特開２００７−２８８２１３号公報JP 2007-288213 A

しかしながら、特許文献１では、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも小さくしているので、出来上がるアライメントマークの幅が必然的にＰＮコラムピッチ幅の１／２よりも小さくなる。このため、アライメントマークの幅を自由に設計することができない。これに伴い、製造装置に合ったアライメントマークを自由に形成することが出来ないという制約がある。   However, in Patent Document 1, since the trench width of the alignment mark region is made smaller than the trench width of the PN column region, the width of the alignment mark thus produced is inevitably smaller than ½ of the PN column pitch width. For this reason, the width of the alignment mark cannot be designed freely. Along with this, there is a restriction that alignment marks suitable for the manufacturing apparatus cannot be freely formed.

そこで、アライメントマーク領域のトレンチ幅を広くすることが考えられる。しかしながら、ＰＮコラム領域のトレンチ幅はアライメントマーク領域のトレンチ幅よりも広いため、アライメントマーク領域のトレンチ幅を広くするとＰＮコラム領域が無意味に広い領域になってしまう。   Accordingly, it is conceivable to increase the trench width of the alignment mark region. However, since the trench width of the PN column region is wider than the trench width of the alignment mark region, if the trench width of the alignment mark region is widened, the PN column region becomes a meaningless wide region.

また、特許文献２では、基板に深い溝状のアライメントマークが残るので、当該深い溝状のアライメントマークが原因でデバイスの製造工程においてレジスト塗布斑やレジスト残りを発生させる懸念がある。   Further, in Patent Document 2, since a deep groove-shaped alignment mark remains on the substrate, there is a concern that resist coating spots and resist residues may be generated in the device manufacturing process due to the deep groove-shaped alignment mark.

本発明は上記点に鑑み、アライメントマークを形成する専用の工程の別途追加が無く、アライメントマークのサイズも自由に設定することができ、さらに、デバイス製造工程においてレジスト塗布斑やレジスト残り等の不具合を発生させない半導体基板の製造方法を提供することを目的とする。   In view of the above points, the present invention eliminates the need for a separate process for forming an alignment mark, allows the size of the alignment mark to be set freely, and further causes defects such as resist coating spots and resist residues in the device manufacturing process. It is an object of the present invention to provide a method for manufacturing a semiconductor substrate that does not generate the problem.

上記目的を達成するため、請求項１に記載の発明では、単結晶半導体で構成された基板（１９）を用意する工程と、基板（１９）の表面（２０）から基板（１９）の厚み方向に延設されたトレンチ（１４、１６）を形成する工程と、トレンチ（１４、１６）内に単結晶半導体層（２１）をエピタキシャル成長させる工程とを有する半導体基板の製造方法であって、トレンチ（１４、１６）を形成する工程では、基板（１９）の表面（２０）のうちの所望領域（１５）と所望領域以外の領域（１３）とで異なるトレンチを同時に形成する。   In order to achieve the above object, according to the first aspect of the present invention, there is provided a step of preparing a substrate (19) made of a single crystal semiconductor, and a thickness direction of the substrate (19) from the surface (20) of the substrate (19). A method for manufacturing a semiconductor substrate, comprising: a step of forming a trench (14, 16) extending in a trench; and a step of epitaxially growing a single crystal semiconductor layer (21) in the trench (14, 16). 14 and 16), different trenches are simultaneously formed in the desired region (15) of the surface (20) of the substrate (19) and the region (13) other than the desired region.

また、エピタキシャル成長させる工程は、単結晶半導体層（２１）の一部を所望領域以外の領域（１３）のトレンチ（１４）内に完全に埋め込むのと同時に所望領域（１５）のトレンチ（１６）内の空間と所望領域（１５）のトレンチ（１６）外の空間とが繋がるように当該トレンチ（１６）内に埋め込む第１のエピタキシャル成長工程と、第１のエピタキシャル成長工程の後、所望領域（１５）のトレンチ（１６）内にアライメントマークとしての空洞（２２）が残るように単結晶半導体層（２１）の残りの部分を形成する第２のエピタキシャル成長工程と、の２段階のエピタキシャル成長工程を経ることを特徴とする。   In the epitaxial growth step, a part of the single crystal semiconductor layer (21) is completely buried in the trench (14) in the region (13) other than the desired region, and at the same time, in the trench (16) in the desired region (15). A first epitaxial growth step embedded in the trench (16) so that the space outside the trench (16) in the desired region (15) is connected, and after the first epitaxial growth step, the desired region (15) A two-stage epitaxial growth process including a second epitaxial growth process in which a remaining portion of the single crystal semiconductor layer (21) is formed so that a cavity (22) as an alignment mark remains in the trench (16) is characterized. And

これによると、まず、各領域（１３、１５）に異なるトレンチ（１４、１６）を同時に形成しているので、アライメントマークとなる空洞（２２）を形成するための専用の工程を別途追加しなくても良いようにすることができる。この場合、所望領域（１５）に形成するトレンチ（１６）の幅を調節することで、後にトレンチ（１６）内に形成する空洞（２２）のサイズを自由に設計できる。   According to this, first, since different trenches (14, 16) are simultaneously formed in each region (13, 15), a dedicated process for forming the cavity (22) serving as an alignment mark is not added separately. Can be good. In this case, the size of the cavity (22) to be formed later in the trench (16) can be freely designed by adjusting the width of the trench (16) formed in the desired region (15).

また、第１のエピタキシャル成長工程で所望領域（１５）のトレンチ（１６）を完全に埋まらないようにしているので、当該トレンチ（１６）の壁面に形成する単結晶半導体層（２１）の厚みを調節することにより、後の工程で形成される空洞（２２）のサイズを自由に調節することができる。   Further, since the trench (16) in the desired region (15) is not completely filled in the first epitaxial growth step, the thickness of the single crystal semiconductor layer (21) formed on the wall surface of the trench (16) is adjusted. By doing so, the size of the cavity (22) formed in a later step can be freely adjusted.

さらに、第２のエピタキシャル成長工程で所望領域（１５）のトレンチ（１６）内に空洞（２２）が残るように第２のエピタキシャル成長工程を行っているので、単結晶半導体層（２１）の成長具合に応じて空洞（２２）のサイズを調節することができる。   Further, since the second epitaxial growth step is performed so that the cavity (22) remains in the trench (16) of the desired region (15) in the second epitaxial growth step, the growth condition of the single crystal semiconductor layer (21) is increased. The size of the cavity (22) can be adjusted accordingly.

そして、第２のエピタキシャル成長工程により各トレンチ（１４、１６）に単結晶半導体層（２１）を埋めているので、トレンチ（１４、１６）の凹みによりレジスト塗布斑やレジスト残り等の不具合を発生させないようにすることができる。   In addition, since the single crystal semiconductor layer (21) is buried in each trench (14, 16) by the second epitaxial growth process, problems such as resist coating spots and resist residues are not generated by the recesses in the trench (14, 16). Can be.

請求項２に記載の発明のように、トレンチ（１４、１６）を形成する工程では、所望領域（１５）をアライメントマーク領域とし、所望領域以外の領域（１３）を基板（１９）の表面（２０）の面方向において基板（１９）と単結晶半導体層（２１）とが交互に配置されるＰＮコラム領域としてトレンチ（１４、１６）を形成しても良い。   As in the second aspect of the invention, in the step of forming the trenches (14, 16), the desired region (15) is used as the alignment mark region, and the region (13) other than the desired region is used as the surface ( The trenches (14, 16) may be formed as PN column regions in which the substrates (19) and the single crystal semiconductor layers (21) are alternately arranged in the plane direction 20).

そして、請求項３に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）のトレンチ幅（Ｗ１）が所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ幅（Ｗ２）よりも広いトレンチ（１４、１６）を形成することが好ましい。   Then, as in the third aspect of the invention, in the step of forming the trench (14, 16), the trench width (16) formed in the desired region (15) as a different trench (14, 16) ( It is preferable to form trenches (14, 16) where W1) is wider than the trench width (W2) of the trench (14) formed in the region (13) other than the desired region.

また、請求項４に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）のトレンチ深さが所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ深さよりも深いトレンチ（１４、１６）を形成することもできる。   In the step of forming the trench (14, 16) as in the invention described in claim 4, the trench depth of the trench (16) formed in the desired region (15) as a different trench (14, 16) is formed. It is also possible to form trenches (14, 16) deeper than the trench depth of trench (14) formed in region (13) other than the desired region.

一方、請求項５に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）の壁面のうち基板（１９）の表面（２０）に直角の側面（２４）における単結晶半導体層（２１）の成長速度が、所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち基板（１９）の表面（２０）に直角の側面（２５）における単結晶半導体層（２１）の成長速度よりも遅いトレンチ（１４、１６）を形成することもできる。   On the other hand, in the step of forming the trench (14, 16) as in the invention described in claim 5, as the different trench (14, 16), of the wall surfaces of the trench (16) formed in the desired region (15) The growth rate of the single crystal semiconductor layer (21) on the side surface (24) perpendicular to the surface (20) of the substrate (19) is such that the substrate (of the wall surface of the trench (14) formed in the region (13) other than the desired region ( It is also possible to form trenches (14, 16) slower than the growth rate of the single crystal semiconductor layer (21) on the side surface (25) perpendicular to the surface (20) of 19).

他方、請求項６に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）の壁面のうち基板（１９）の表面（２０）に直角の側面（２４）の面方位が、所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち基板（１９）の表面（２０）に直角の側面（２５）の面方位と異なるトレンチ（１４、１６）を形成しても良い。   On the other hand, as in the invention according to claim 6, in the step of forming the trench (14, 16), among the wall surfaces of the trench (16) formed in the desired region (15) as different trenches (14, 16). The surface orientation of the side surface (24) perpendicular to the surface (20) of the substrate (19) is the surface (20) of the substrate (19) among the wall surfaces of the trench (14) formed in the region (13) other than the desired region. A trench (14, 16) different from the plane orientation of the right side surface (25) may be formed.

そして、請求項７に記載の発明のように、エピタキシャル成長させる工程では、第２のエピタキシャル成長工程における単結晶半導体層（２１）の成長速度が前記第１のエピタキシャル成長工程における単結晶半導体層（２１）の成長速度よりも速いことが好ましい。   In the epitaxial growth step, the growth rate of the single crystal semiconductor layer (21) in the second epitaxial growth step is the same as that of the single crystal semiconductor layer (21) in the first epitaxial growth step. It is preferably faster than the growth rate.

また、請求項８に記載の発明では、エピタキシャル成長させる工程では、第２のエピタキシャル成長工程における単結晶半導体層（２１）の成長温度が第１のエピタキシャル成長工程における単結晶半導体層（２１）の成長温度よりも高いことが好ましい。   In the invention according to claim 8, in the epitaxial growth step, the growth temperature of the single crystal semiconductor layer (21) in the second epitaxial growth step is higher than the growth temperature of the single crystal semiconductor layer (21) in the first epitaxial growth step. Is preferably high.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体基板の平面図である。1 is a plan view of a semiconductor substrate according to a first embodiment of the present invention. 図１のＡ部拡大図である。It is the A section enlarged view of FIG. 図２のＢ部拡大図である。It is the B section enlarged view of FIG. 図３のＣ−Ｃ’断面図である。FIG. 4 is a cross-sectional view taken along the line C-C ′ of FIG. 3. 図１〜図４に示される半導体基板の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor substrate shown by FIGS. 図５に続く製造工程を示した図である。It is the figure which showed the manufacturing process following FIG. 本発明の第２実施形態に係る半導体基板の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor substrate which concerns on 2nd Embodiment of this invention. 図７に続く製造工程を示した図である。FIG. 8 is a diagram illustrating a manufacturing process subsequent to FIG. 7. 本発明の第３実施形態に係る半導体基板の平面図である。It is a top view of the semiconductor substrate which concerns on 3rd Embodiment of this invention. 図９のＤ部拡大図である。It is the D section enlarged view of FIG. 図１０のＥ部拡大図である。It is the E section enlarged view of FIG. 図１１のＦ−Ｆ’断面図である。It is F-F 'sectional drawing of FIG. 図９〜図１２に示される半導体基板の製造工程を示した図である。It is the figure which showed the manufacturing process of the semiconductor substrate shown by FIGS. 図１３に続く製造工程を示した図である。It is the figure which showed the manufacturing process following FIG.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体基板１０の平面図である。また、図２は、図１のＡ部拡大図である。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a semiconductor substrate 10 according to the present embodiment. FIG. 2 is an enlarged view of a portion A in FIG.

図１に示されるように、半導体基板１０は半導体ウェハとして構成された板状のものである。この１枚の半導体基板１０には複数のチップ１１が形成される。チップ１１は、半導体基板１０がダイシングカットされることにより個々に分割される単位である。   As shown in FIG. 1, the semiconductor substrate 10 has a plate shape configured as a semiconductor wafer. A plurality of chips 11 are formed on the single semiconductor substrate 10. The chip 11 is a unit that is divided into individual parts by dicing and cutting the semiconductor substrate 10.

また、図２に示されるように、各チップ１１はスクライブライン１２で区画されている。スクライブライン１２は、半導体基板１０の一面において任意のｘ方向およびｘ方向に直角のｙ方向にそれぞれ延設されている。このようなスクライブライン１２に囲まれた四角形状の領域が１つのチップ１１の領域であり、この１つのチップ１１の領域内にＰＮコラム領域１３が設けられている。このＰＮコラム領域１３には、複数のトレンチ１４が形成されている。   Further, as shown in FIG. 2, each chip 11 is partitioned by a scribe line 12. The scribe line 12 extends in an arbitrary x direction and a y direction perpendicular to the x direction on one surface of the semiconductor substrate 10. A rectangular area surrounded by such scribe lines 12 is an area of one chip 11, and a PN column area 13 is provided in the area of this one chip 11. A plurality of trenches 14 are formed in the PN column region 13.

そして、スクライブライン１２にはＰＮコラム領域１３の位置を認識するためのアライメントマークが形成されたアライメントマーク領域１５が設けられている。本実施形態では、ｘ方向に延びるスクライブライン１２とｙ方向に延びるスクライブライン１２との両方にアライメントマーク領域１５がそれぞれ設けられている。このアライメントマーク領域１５はダイシングカットされる領域であり、複数のトレンチ１６が形成されている。   The scribe line 12 is provided with an alignment mark region 15 in which an alignment mark for recognizing the position of the PN column region 13 is formed. In the present embodiment, alignment mark regions 15 are provided on both the scribe line 12 extending in the x direction and the scribe line 12 extending in the y direction. This alignment mark region 15 is a region to be diced, and a plurality of trenches 16 are formed.

図３は、図２のＢ部拡大図である。この図に示されるように、ＰＮコラム領域１３にはｘ方向に延びるトレンチ１４がｙ方向に複数設けられている。また、ｙ方向に延びるスクライブライン１２に設けられたアライメントマーク領域１５には、ｘ方向に延びるトレンチ１６がｙ方向に複数設けられている。   FIG. 3 is an enlarged view of a portion B in FIG. As shown in this figure, the PN column region 13 is provided with a plurality of trenches 14 extending in the x direction in the y direction. The alignment mark region 15 provided in the scribe line 12 extending in the y direction is provided with a plurality of trenches 16 extending in the x direction in the y direction.

そして、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅をＷ１とし、ＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅をＷ２とすると、Ｗ１＞Ｗ２という関係になっている。すなわち、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２よりも広くなっている。   When the trench width of the trench 16 formed in the alignment mark region 15 is W1, and the trench width of the trench 14 formed in the PN column region 13 is W2, W1> W2. That is, the trench width W 1 of the trench 16 formed in the alignment mark region 15 is wider than the trench width W 2 of the trench 14 formed in the PN column region 13.

なお、「トレンチ幅」とは、半導体基板１０の表面の面方向において、各トレンチ１４、１６の長手方向に垂直な方向の長さを言う。また、ｘ方向に延びるスクライブライン１２に設けられたアライメントマーク領域１５には、ｙ方向に延びるトレンチ１６がｘ方向に複数設けられている。この場合についてもアライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１はＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２よりも広くなっている。   The “trench width” refers to the length in the direction perpendicular to the longitudinal direction of each of the trenches 14 and 16 in the surface direction of the surface of the semiconductor substrate 10. In addition, in the alignment mark region 15 provided in the scribe line 12 extending in the x direction, a plurality of trenches 16 extending in the y direction are provided in the x direction. Also in this case, the trench width W 1 of the trench 16 formed in the alignment mark region 15 is wider than the trench width W 2 of the trench 14 formed in the PN column region 13.

図４は、図３のＣ−Ｃ’断面図である。この図に示されるように、半導体基板１０は、例えば単結晶シリコンで構成されたＮ＋型基板１７の上に単結晶シリコンで構成されたＮ型層１８が形成された基板１９をベースに形成されている。Ｎ型層１８の表面が基板１９（つまり半導体基板１０）の表面２０となる。そして、各トレンチ１４、１６はＮ＋型基板１７に達するように、基板１９の表面２０から基板１９の厚み方向にそれぞれ延設されている。   4 is a cross-sectional view taken along the line C-C ′ of FIG. 3. As shown in this figure, the semiconductor substrate 10 is formed based on a substrate 19 in which an N type layer 18 made of single crystal silicon is formed on an N + type substrate 17 made of, for example, single crystal silicon. ing. The surface of the N-type layer 18 becomes the surface 20 of the substrate 19 (that is, the semiconductor substrate 10). Each trench 14, 16 extends from the surface 20 of the substrate 19 in the thickness direction of the substrate 19 so as to reach the N + type substrate 17.

また、アライメントマーク領域１５では、トレンチ幅がＷ１の各トレンチ１６内に当該トレンチ１６内の空間とトレンチ１６外の空間とが分離されるように単結晶シリコンで構成されたＰ型の単結晶半導体層２１が埋め込まれている。このため、トレンチ１６内には空洞２２が設けられている。この空洞２２は、赤外線マスクアライナー等ではアライメントマークとして作用する。   In the alignment mark region 15, a P-type single crystal semiconductor made of single crystal silicon so that a space inside the trench 16 and a space outside the trench 16 are separated in each trench 16 having a trench width W 1. Layer 21 is embedded. For this reason, a cavity 22 is provided in the trench 16. The cavity 22 functions as an alignment mark in an infrared mask aligner or the like.

一方、ＰＮコラム領域１３では、トレンチ幅がＷ２の各トレンチ１４内にＰ型の単結晶半導体層２１がそれぞれ完全に埋め込まれている。これにより、ＰＮコラム領域１３では、Ｎ＋型基板１７の上に、コラム状のＮ型層１８およびコラム状のＰ型の単結晶半導体層２１がＮ＋型基板１７の面方向に交互に配置されたＳＪ（スーパージャンクション）構造になっている。すなわち、基板１９の表面２０の面方向において基板１９（Ｎ型層１８）とＰ型の単結晶半導体層２１とが交互に配置された繰り返し構造となっている。以上が、本実施形態に係る半導体基板１０の全体構成である。   On the other hand, in the PN column region 13, the P-type single crystal semiconductor layer 21 is completely buried in each trench 14 having a trench width W2. Thus, in the PN column region 13, the column-shaped N-type layers 18 and the column-shaped P-type single crystal semiconductor layers 21 are alternately arranged on the N + -type substrate 17 in the plane direction of the N + -type substrate 17. SJ (Super Junction) structure. That is, the substrate 19 (N-type layer 18) and the P-type single crystal semiconductor layer 21 are alternately arranged in the plane direction of the surface 20 of the substrate 19. The above is the overall configuration of the semiconductor substrate 10 according to the present embodiment.

次に、上記半導体基板１０の製造方法について、図５および図６を参照して説明する。まず、図５（ａ）に示す工程では、ウェハ状の基板１９を用意する。この基板１９は、単結晶シリコンにより構成されたＮ＋型基板１７の上に、単結晶シリコンにより構成されたＮ型層１８をエピタキシャル成長させ、表面を平坦化させることで得られる。   Next, a method for manufacturing the semiconductor substrate 10 will be described with reference to FIGS. First, in the step shown in FIG. 5A, a wafer-like substrate 19 is prepared. The substrate 19 is obtained by epitaxially growing an N-type layer 18 made of single crystal silicon on an N + type substrate 17 made of single crystal silicon and flattening the surface.

続いて、図５（ｂ）に示す工程では、Ｎ型層１８の上にＳｉＯ２等のマスク２３を形成する。このマスク２３は、例えばＮ型層１８の表面を酸素雰囲気中で熱処理することで形成できる。そして、Ｎ型層１８のうちトレンチ１４、１６の形成予定領域がマスク２３から露出するようにマスク２３の一部を開口する。 Subsequently, in the step shown in FIG. 5B, a mask 23 such as SiO 2 is formed on the N-type layer 18. This mask 23 can be formed, for example, by heat-treating the surface of the N-type layer 18 in an oxygen atmosphere. Then, a part of the mask 23 is opened so that the regions where the trenches 14 and 16 are to be formed in the N-type layer 18 are exposed from the mask 23.

このとき、アライメントマーク領域１５におけるマスク２３の開口幅およびＰＮコラム領域１３におけるマスク２３の開口幅を調節することで、各領域１３、１５のトレンチ１４、１６の幅を調節する。上述のように、アライメントマーク領域１５のトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広くなるように、マスク２３の一部を開口する。   At this time, by adjusting the opening width of the mask 23 in the alignment mark region 15 and the opening width of the mask 23 in the PN column region 13, the widths of the trenches 14 and 16 in the regions 13 and 15 are adjusted. As described above, a part of the mask 23 is opened so that the trench width W1 of the trench 16 in the alignment mark region 15 is wider than the trench width W2 of the trench 14 in the PN column region 13.

この後、図５（ｃ）に示す工程では、マスク２３を用いて基板１９のエッチングを行う。これにより、アライメントマーク領域１５とＰＮコラム領域１３とで異なるトレンチ１４、１６を基板１９に同時に形成する。各トレンチ１４、１６はＮ＋型基板１７に達している。「異なるトレンチ１４、１６」とはトレンチ幅が異なるトレンチ１４、１６を言い、上述のように、アライメントマーク領域１５のトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広いことを指す。   Thereafter, in the step shown in FIG. 5C, the substrate 19 is etched using the mask 23. As a result, different trenches 14 and 16 are simultaneously formed in the substrate 19 in the alignment mark region 15 and the PN column region 13. Each trench 14, 16 reaches the N + type substrate 17. “Different trenches 14, 16” refers to trenches 14, 16 having different trench widths. As described above, the trench width W 1 of the trench 16 in the alignment mark region 15 is larger than the trench width W 2 of the trench 14 in the PN column region 13. It means wide.

これら図５（ｂ）および図５（ｃ）に示す工程がトレンチ１４、１６を形成する工程に相当する。   The steps shown in FIGS. 5B and 5C correspond to the steps of forming the trenches 14 and 16.

そして、図６（ａ）に示す工程では、ＰＮコラム領域１３のトレンチ１４内に単結晶半導体層２１の一部を完全に埋め込むのと同時にアライメントマーク領域１５のトレンチ１６内の空間と当該トレンチ１６外の空間とが繋がるように、当該トレンチ１６内に単結晶半導体層２１の一部を埋め込む第１のエピタキシャル成長工程を行う。   6A, a part of the single crystal semiconductor layer 21 is completely embedded in the trench 14 in the PN column region 13, and at the same time, the space in the trench 16 in the alignment mark region 15 and the trench 16 A first epitaxial growth step of burying a part of the single crystal semiconductor layer 21 in the trench 16 is performed so as to be connected to the outside space.

この第１のエピタキシャル成長工程では、例えば９５０℃以下の反応律則条件でＰ型の単結晶半導体層２１を成膜する。反応律則条件は、単結晶半導体層２１を形成するための反応ガスの供給を少なくすると共に成長温度を９５０℃以下に低くすることで、トレンチ１４、１６の壁面で単結晶半導体層２１が成長しやすい条件である。   In the first epitaxial growth step, the P-type single crystal semiconductor layer 21 is formed under a reaction law condition of, for example, 950 ° C. or lower. The reaction law condition is that the single crystal semiconductor layer 21 grows on the walls of the trenches 14 and 16 by reducing the supply of the reaction gas for forming the single crystal semiconductor layer 21 and lowering the growth temperature to 950 ° C. or lower. It is an easy condition.

具体的には、エピタキシャル成長装置のチャンバ内にトレンチ１４、１６を形成した基板１９を配置する。また、エピタキシャル成長装置のチャンバ内の温度を上げると共に、ハロゲン化物ガスおよびシリコンソースガスを必要量流し、チャンバ内を減圧環境とし、さらに、チャンバ内に水素ガスを流す。   Specifically, a substrate 19 having trenches 14 and 16 formed therein is disposed in the chamber of the epitaxial growth apparatus. In addition, the temperature in the chamber of the epitaxial growth apparatus is raised, the halide gas and the silicon source gas are supplied in necessary amounts, the inside of the chamber is set to a reduced pressure environment, and the hydrogen gas is supplied into the chamber.

ここで、シリコンソースガスとして例えばＳｉＨ２Ｃｌ２（ジクロロシラン：ＤＣＳ）を用い、ハロゲン化物ガスとして例えば塩化水素（ＨＣｌ）を混合したガスを用い、減圧エピタキシャル成長を行う。成長温度は９５０℃以下、成長圧力は例えば４０Ｔｏｒｒ、ＤＣＳの流量＝０．１ｓｌｍ、水素ガス（Ｈ２）の流量＝３０ｓｌｍ、塩化水素ガス（ＨＣｌ）の流量＝０．５ｓｌｍである。この条件における基板１９の主表面での成長速度は数１０〜１００ｎｍ／ｍｉｎ程度である。これにより、トレンチ１４、１６の開口部では塩素原子（Ｃｌ原子）がシリコン表面に付着するため、トレンチ１４、１６の開口部が塞がらずにトレンチ１４、１６内にシリコンが成長する。 Here, for example, SiH 2 Cl 2 (dichlorosilane: DCS) is used as a silicon source gas, and a gas mixed with, for example, hydrogen chloride (HCl) is used as a halide gas, and low-pressure epitaxial growth is performed. The growth temperature is 950 ° C. or less, the growth pressure is, for example, 40 Torr, the flow rate of DCS = 0.1 slm, the flow rate of hydrogen gas (H 2 ) = 30 slm, and the flow rate of hydrogen chloride gas (HCl) = 0.5 slm. The growth rate on the main surface of the substrate 19 under these conditions is about several tens to 100 nm / min. As a result, chlorine atoms (Cl atoms) adhere to the silicon surface in the openings of the trenches 14 and 16, so that silicon grows in the trenches 14 and 16 without closing the openings of the trenches 14 and 16.

この反応律則条件による第１のエピタキシャル成長工程を行うことにより、アライメントマーク領域１５におけるトレンチ幅Ｗ１よりも狭いトレンチ幅Ｗ２のトレンチ１４に単結晶半導体層２１の一部が完全に埋まる。一方、アライメントマーク領域１５におけるトレンチ幅Ｗ１はＰＮコラム領域１３におけるトレンチ幅Ｗ２よりも幅広のため、単結晶半導体層２１の埋め込みが不完全になる。   By performing the first epitaxial growth step under this reaction rule condition, a part of the single crystal semiconductor layer 21 is completely buried in the trench 14 having the trench width W2 narrower than the trench width W1 in the alignment mark region 15. On the other hand, since the trench width W1 in the alignment mark region 15 is wider than the trench width W2 in the PN column region 13, the embedding of the single crystal semiconductor layer 21 is incomplete.

「埋め込みが不完全になる」とは、単結晶半導体層２１の一部が形成されたとしても、トレンチ１６内に隙間が残った状態のことである。言い換えると、アライメントマーク領域１５のトレンチ１６内に形成された単結晶半導体層２１は開口していると言え、トレンチ１６の内外の空間が繋がった状態を指す。   “Incomplete burying” refers to a state in which a gap remains in the trench 16 even if a part of the single crystal semiconductor layer 21 is formed. In other words, it can be said that the single crystal semiconductor layer 21 formed in the trench 16 in the alignment mark region 15 is open, and indicates a state in which the space inside and outside the trench 16 is connected.

本工程により、図６（ａ）に示されるように、アライメントマーク領域１５のトレンチ１６の壁面、ＰＮコラム領域１３のトレンチ１４の内部全体、そして基板１９の表面２０上に単結晶半導体層２１の一部を形成する。   6A, the single crystal semiconductor layer 21 is formed on the wall surface of the trench 16 in the alignment mark region 15, the entire interior of the trench 14 in the PN column region 13, and the surface 20 of the substrate 19. As shown in FIG. Form part.

次に、図６（ｂ）に示す工程では、アライメントマーク領域１５のトレンチ１６内にアライメントマークとしての空洞２２が残るように単結晶半導体層２１の残りの部分を形成する第２のエピタキシャル成長工程を行う。   Next, in the step shown in FIG. 6B, a second epitaxial growth step of forming the remaining portion of the single crystal semiconductor layer 21 so that the cavity 22 as the alignment mark remains in the trench 16 in the alignment mark region 15 is performed. Do.

この第２のエピタキシャル成長工程では、例えば１０００℃以上の供給律則条件でＰ型の単結晶半導体層２１を成膜する。供給律則条件は、単結晶半導体層２１を形成するための反応ガスの供給を多くすると共に成長温度を１０００℃以上にすることで、基板１９の表面２０側で単結晶半導体層２１の成長を速くする条件である。   In this second epitaxial growth step, for example, the P-type single crystal semiconductor layer 21 is formed under a supply rule condition of 1000 ° C. or higher. The supply rule condition is that the supply of the reaction gas for forming the single crystal semiconductor layer 21 is increased and the growth temperature is set to 1000 ° C. or higher so that the single crystal semiconductor layer 21 grows on the surface 20 side of the substrate 19. It is a condition to make it faster.

具体的には、成長温度を第１のエピタキシャル成長工程時（９５０℃以下）に比べて高くする他、ハロゲン化物ガスの流量を第１のエピタキシャル成長工程時よりも少なくしたり、成長圧力やＤＣＳの流量を第１のエピタキシャル成長工程時よりも上げたりする。したがって、基板１９の表面２０側での成長速度が速い条件下とすることができる。   Specifically, the growth temperature is set higher than that in the first epitaxial growth step (950 ° C. or lower), the halide gas flow rate is lower than that in the first epitaxial growth step, the growth pressure and the DCS flow rate. Or higher than during the first epitaxial growth step. Therefore, the growth rate on the surface 20 side of the substrate 19 can be high.

これにより、基板１９の表面２０側に成長ガスが多く供給されるので、トレンチ１６内の底部側の単結晶半導体層２１の成長レートよりも基板１９の表面２０側の単結晶半導体層２１の成長レートが高くなる。このため、トレンチ１６内の空間が完全に埋まる前にトレンチ１６の開口部分が単結晶半導体層２１で閉じられるため、トレンチ１６内に空洞２２が残される。この空洞２２がアライメントマークとして用いられる。   As a result, a large amount of growth gas is supplied to the surface 20 side of the substrate 19, so that the growth rate of the single crystal semiconductor layer 21 on the surface 20 side of the substrate 19 is higher than the growth rate of the single crystal semiconductor layer 21 on the bottom side in the trench 16. The rate goes up. For this reason, since the opening part of the trench 16 is closed by the single crystal semiconductor layer 21 before the space in the trench 16 is completely filled, the cavity 22 is left in the trench 16. This cavity 22 is used as an alignment mark.

このように、基板１９の表面２０側での成長速度が速くなったので、基板１９の表面２０上にも単結晶半導体層２１が成長する。この場合、第１のエピタキシャル成長工程によりＰＮコラム領域１３のトレンチ１４に形成した単結晶半導体層２１のトレンチ１４に起因する凹みが平坦化される。また、第１のエピタキシャル成長工程では開口していたトレンチ１６についても、当該トレンチ１６の開口部が単結晶半導体層２１により閉じられる。したがって、基板１９の表面２０上の単結晶半導体層２１全体が平坦化される。   Thus, since the growth rate on the surface 20 side of the substrate 19 is increased, the single crystal semiconductor layer 21 is also grown on the surface 20 of the substrate 19. In this case, the recess due to the trench 14 of the single crystal semiconductor layer 21 formed in the trench 14 of the PN column region 13 by the first epitaxial growth process is planarized. In addition, for the trench 16 that was opened in the first epitaxial growth step, the opening of the trench 16 is closed by the single crystal semiconductor layer 21. Accordingly, the entire single crystal semiconductor layer 21 on the surface 20 of the substrate 19 is planarized.

上記の図６（ａ）および図６（ｂ）に示す工程がトレンチ１４、１６内に単結晶半導体層２１をエピタキシャル成長させる工程に相当する。   The steps shown in FIGS. 6A and 6B correspond to the step of epitaxially growing the single crystal semiconductor layer 21 in the trenches 14 and 16.

そして、図６（ｃ）に示す工程では、基板１９の表面２０が露出するように基板１９の表面２０上の単結晶半導体層２１をＣＭＰ研磨等の平坦化研磨の方法により除去する。こうして、図１〜図４に示される半導体基板１０が完成する。こうして製造されたウェハ状の半導体基板１０には、チップ１１の領域それぞれにＭＯＳＦＥＴ等のデバイスが形成され、スクライブライン１２に沿ってダイシングカットされることにより、個々に分割される。   In the step shown in FIG. 6C, the single crystal semiconductor layer 21 on the surface 20 of the substrate 19 is removed by a planarization polishing method such as CMP polishing so that the surface 20 of the substrate 19 is exposed. Thus, the semiconductor substrate 10 shown in FIGS. 1 to 4 is completed. The wafer-like semiconductor substrate 10 manufactured in this way is divided into individual devices by forming devices such as MOSFETs in the respective regions of the chip 11 and dicing cut along the scribe lines 12.

以上説明したように、本実施形態では、アライメントマーク領域１５とＰＮコラム領域１３とにアライメントマーク領域１５のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ幅Ｗ２よりも広いトレンチ１４、１６を同時に形成することが特徴となっている。これにより、半導体基板１０を製造する上で、アライメントマークとなる空洞２２を形成するための専用の工程が不要とすることができる。   As described above, in this embodiment, the trenches 14 and 16 in which the trench width W1 of the alignment mark region 15 is wider than the trench width W2 of the PN column region 13 are simultaneously formed in the alignment mark region 15 and the PN column region 13. It is a feature. Thereby, when manufacturing the semiconductor substrate 10, the process for exclusive use for forming the cavity 22 used as an alignment mark can be made unnecessary.

そして、ＰＮコラム領域１３のトレンチ１４に単結晶半導体層２１を完全に埋め込みつつアライメントマーク領域１５のトレンチ１６に隙間が残るように単結晶半導体層２１の一部を形成する第１のエピタキシャル成長工程を行い、この後、アライメントマーク領域１５のトレンチ１６内に空洞２２が残るように当該トレンチ１６を単結晶半導体層２１で塞ぐ第２のエピタキシャル成長工程を行うことが特徴となっている。   Then, a first epitaxial growth step of forming a part of the single crystal semiconductor layer 21 so that a gap remains in the trench 16 of the alignment mark region 15 while completely embedding the single crystal semiconductor layer 21 in the trench 14 of the PN column region 13. After that, a second epitaxial growth step is performed in which the trench 16 is closed with the single crystal semiconductor layer 21 so that the cavity 22 remains in the trench 16 in the alignment mark region 15.

これにより、アライメントマーク領域１５のトレンチ１６に隙間が残るように当該トレンチ１６の壁面に形成する単結晶半導体層２１の厚みを調節することで、空洞２２のサイズを自由に調節することができる。また、アライメントマーク領域１５のトレンチ１６内にアライメントマークとなる空洞２２を残すことができる。   Thereby, the size of the cavity 22 can be freely adjusted by adjusting the thickness of the single crystal semiconductor layer 21 formed on the wall surface of the trench 16 so that a gap remains in the trench 16 of the alignment mark region 15. In addition, a cavity 22 serving as an alignment mark can be left in the trench 16 in the alignment mark region 15.

例えば、基板１９の表面２０に平行な方向の空洞２２のサイズをＷ３とする。また、トレンチ１６に空洞２２が形成される位置において、第１のエピタキシャル成長工程における単結晶半導体層２１の膜厚（成長量）をＷ４とし、第２のエピタキシャル成長工程における単結晶半導体層２１の膜厚（成長量）をＷ５とする。この場合、空洞２２のサイズＷ３は、Ｗ３＝Ｗ１−Ｗ４−Ｗ５となる。つまり、トレンチ幅Ｗ１とエピタキシャル成長量Ｗ４、Ｗ５から出来上がりの空洞２２（アライメントマーク）のサイズを自由に設計することができる。   For example, the size of the cavity 22 in the direction parallel to the surface 20 of the substrate 19 is W3. Further, at the position where the cavity 22 is formed in the trench 16, the film thickness (growth amount) of the single crystal semiconductor layer 21 in the first epitaxial growth step is set to W4, and the film thickness of the single crystal semiconductor layer 21 in the second epitaxial growth step. Let (growth amount) be W5. In this case, the size W3 of the cavity 22 is W3 = W1-W4-W5. That is, the size of the completed cavity 22 (alignment mark) can be freely designed from the trench width W1 and the epitaxial growth amounts W4 and W5.

ここで、「空洞２２のサイズ」は、基板１９（半導体基板１０）の表面２０に平行な方向の長さや、空洞２２の空間体積等と定義できる。   Here, the “size of the cavity 22” can be defined as a length in a direction parallel to the surface 20 of the substrate 19 (semiconductor substrate 10), a spatial volume of the cavity 22, or the like.

そして、トレンチ１６のトレンチ幅Ｗ１はＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広いので、空洞２２の幅が必然的にＰＮコラムピッチ幅の１／２よりも小さくなることも、空洞２２のサイズの設計に制約が生じることもない。また、空洞２２のサイズを大きくするためにＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２を広くする必要もない。したがって、デバイスの製造装置に合ったアライメントマークを自由に形成することができる。   Since the trench width W1 of the trench 16 is wider than the trench width W2 of the trench 14 in the PN column region 13, the width of the cavity 22 is necessarily smaller than ½ of the PN column pitch width. There is no restriction on the size design. Further, it is not necessary to increase the trench width W2 of the trench 14 in the PN column region 13 in order to increase the size of the cavity 22. Therefore, alignment marks suitable for the device manufacturing apparatus can be freely formed.

そして、第２のエピタキシャル成長工程により各トレンチ１４、１６に単結晶半導体層２１を埋めているので、トレンチ１４、１６の凹みが原因となってデバイスの製造工程においてレジスト塗布斑やレジスト残り等を発生させないようにすることができる。   Since the single crystal semiconductor layer 21 is buried in each of the trenches 14 and 16 by the second epitaxial growth process, resist coating spots and resist residues are generated in the device manufacturing process due to the recesses in the trenches 14 and 16. You can avoid it.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、アライメントマーク領域１５が特許請求の範囲の「所望領域」に対応し、ＰＮコラム領域１３が特許請求の範囲の「所望領域以外の領域」に対応する。また、Ｎ＋型基板１７の上にＮ型層１８が形成された基板１９が特許請求の範囲の「単結晶半導体で構成された基板」に対応する。   As for the correspondence between the description of the present embodiment and the description of the claims, the alignment mark area 15 corresponds to the “desired area” in the claims, and the PN column area 13 corresponds to “ This corresponds to “an area other than the desired area”. Further, the substrate 19 in which the N-type layer 18 is formed on the N + -type substrate 17 corresponds to “a substrate made of a single crystal semiconductor” in the claims.

（第２実施形態）
本実施形態では、主に第１実施形態と異なる部分について説明する。本実施形態では、アライメントマーク領域１５に形成するトレンチ１６のトレンチ深さが、ＰＮコラム領域１３に形成するトレンチ１４のトレンチ深さよりも深いことが特徴となっている。以下、図７および図８に従って、本実施形態に係る半導体基板１０の製造工程を説明する。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be mainly described. This embodiment is characterized in that the trench depth of the trench 16 formed in the alignment mark region 15 is deeper than the trench depth of the trench 14 formed in the PN column region 13. Hereinafter, the manufacturing process of the semiconductor substrate 10 according to the present embodiment will be described with reference to FIGS.

まず、図７（ａ）に示す工程では、図５（ａ）に示す工程と同様に、基板１９を用意する。また、図７（ｂ）に示す工程では、図５（ｂ）に示す工程と同様に、基板１９の表面２０にマスク２３を形成する。   First, in the step shown in FIG. 7A, the substrate 19 is prepared as in the step shown in FIG. In the step shown in FIG. 7B, a mask 23 is formed on the surface 20 of the substrate 19 as in the step shown in FIG.

続いて、図７（ｃ）に示す工程では、各領域１３、１５にトレンチ１４、１６を形成する。本工程では、異方性エッチング（ＲＩＥ）等により、マスク２３の開口幅によるエッチングレートの違いを利用して基板１９をエッチングする。これにより、開口幅が広いすなわちトレンチ幅Ｗ１が広いアライメントマーク領域１５のトレンチ１６はＮ＋型基板１７に達する一方、開口幅が狭いすなわちトレンチ幅Ｗ２が狭いＰＮコラム領域１３のトレンチ１４はＮ＋型基板１７に達せずにトレンチ１６よりも浅い。   Subsequently, in the step shown in FIG. 7C, trenches 14 and 16 are formed in the regions 13 and 15, respectively. In this step, the substrate 19 is etched by anisotropic etching (RIE) or the like using the difference in etching rate depending on the opening width of the mask 23. Thereby, the trench 16 in the alignment mark region 15 having a wide opening width, that is, a wide trench width W1, reaches the N + type substrate 17, while the trench 14 in the PN column region 13 having a narrow opening width, that is, a narrow trench width W2, is formed in the N + type substrate. It is shallower than the trench 16 without reaching 17.

したがって、本工程では、アライメントマーク領域１５に形成するトレンチ１６のトレンチ深さがＰＮコラム領域１３に形成するトレンチ１４のトレンチ深さよりも深いトレンチ１４、１６を形成することとなる。   Therefore, in this step, trenches 14 and 16 in which the trench depth of trench 16 formed in alignment mark region 15 is deeper than the trench depth of trench 14 formed in PN column region 13 are formed.

この後、図８（ａ）に示す工程では、図６（ａ）に示す工程と同様に、第１のエピタキシャル成長工程を行い、図８（ｂ）に示す工程では、図６（ｂ）に示す工程と同様に、第２のエピタキシャル成長工程を行う。そして、図８（ｃ）に示す工程では、図６（ｃ）に示す工程と同様に、基板１９の表面２０が露出するように表面２０上の単結晶半導体層２１を研磨する。こうして、本実施形態に係る半導体基板１０が完成する。   Thereafter, in the step shown in FIG. 8A, the first epitaxial growth step is performed in the same manner as the step shown in FIG. 6A. In the step shown in FIG. 8B, the step shown in FIG. Similar to the step, the second epitaxial growth step is performed. 8C, the single crystal semiconductor layer 21 on the surface 20 is polished so that the surface 20 of the substrate 19 is exposed, as in the step shown in FIG. 6C. Thus, the semiconductor substrate 10 according to this embodiment is completed.

以上のように、アライメントマーク領域１５のトレンチ１６をＰＮコラム領域１３のトレンチ１４よりも深く形成することもできる。   As described above, the trench 16 in the alignment mark region 15 can be formed deeper than the trench 14 in the PN column region 13.

（第３実施形態）
本実施形態では、主に第１、第２実施形態と異なる部分について説明する。上記各実施形態では、第１のエピタキシャル成長工程の成長温度および成長速度よりも第２のエピタキシャル成長工程の成長温度および成長速度を大きくしていたが、本実施形態ではアライメントマーク領域１５のトレンチ１６の側面の成長速度がＰＮコラム領域１３のトレンチ１４の側面の成長速度よりも遅いことにより、アライメントマーク領域１５のトレンチ１６に単結晶半導体層２１が完全に埋まらないようにすることが特徴となっている。 (Third embodiment)
In the present embodiment, parts different from the first and second embodiments will be mainly described. In each of the above embodiments, the growth temperature and growth rate of the second epitaxial growth step are set higher than the growth temperature and growth rate of the first epitaxial growth step. However, in this embodiment, the side surface of the trench 16 in the alignment mark region 15 is used. Is slower than the growth rate of the side surface of the trench 14 in the PN column region 13 so that the single crystal semiconductor layer 21 is not completely buried in the trench 16 in the alignment mark region 15. .

したがって、本実施形態では半導体基板１０の面方位が重要なパラメータとなる。このため、図９に示されるように、本実施形態に係る半導体基板１０のオリエンテーションフラットの面方位は（１１１）面であり、半導体基板１０の一面の面方位は（１１０）面になっている。   Therefore, in this embodiment, the plane orientation of the semiconductor substrate 10 is an important parameter. Therefore, as shown in FIG. 9, the orientation flat plane orientation of the semiconductor substrate 10 according to the present embodiment is the (111) plane, and the plane orientation of one surface of the semiconductor substrate 10 is the (110) plane. .

図１０は、図９のＤ部拡大図である。この図に示されるように、本実施形態では、ｙ方向に延びるスクライブライン１２にアライメントマーク領域１５がそれぞれ設けられている。すなわち、１つのチップ１１に対してアライメントマークが１つの場合の例である。このアライメントマーク領域１５にはｘ方向に延びるトレンチ１６が複数形成されている。   FIG. 10 is an enlarged view of a portion D in FIG. As shown in this figure, in the present embodiment, alignment mark regions 15 are provided on the scribe lines 12 extending in the y direction. That is, this is an example in the case where there is one alignment mark for one chip 11. A plurality of trenches 16 extending in the x direction are formed in the alignment mark region 15.

そして、基板１９の表面２０においてアライメントマーク領域１５のトレンチ１６が延びる方向はオリエンテーションフラットに平行であるので、アライメントマーク領域１５のトレンチ１６の壁面のうち基板１９の表面２０に直角の側面２４は（１１１）面である。   Since the direction in which the trench 16 in the alignment mark region 15 extends on the surface 20 of the substrate 19 is parallel to the orientation flat, the side surface 24 perpendicular to the surface 20 of the substrate 19 among the wall surfaces of the trench 16 in the alignment mark region 15 is ( 111) plane.

ここで、トレンチ１６の壁面のうちの側面はｘ方向とｙ方向で合わせて４つあるため、「トレンチ１６の側面２４」とは、基板１９の表面２０においてトレンチ１６の長手方向に平行で当該表面２０に直角の面を指す。   Here, since there are four side surfaces of the wall surface of the trench 16 in the x direction and the y direction, the “side surface 24 of the trench 16” is parallel to the longitudinal direction of the trench 16 on the surface 20 of the substrate 19. A surface perpendicular to the surface 20 is indicated.

一方、ＰＮコラム領域１３では複数のトレンチ１４がｘ方向に対して所定角度で傾けられて形成されている。この所定角度は、図１１に示されるように、ｘ軸に対して１２６°である。このため、ＰＮコラム領域１３のトレンチ１４の壁面のうち基板１９の表面２０に直角の側面２５は（１００）面である。なお、「トレンチ１４の側面２５」とは、上記と同様に、基板１９の表面２０においてトレンチ１４の長手方向に平行で当該表面２０に直角の面に相当する。   On the other hand, in the PN column region 13, a plurality of trenches 14 are formed to be inclined at a predetermined angle with respect to the x direction. The predetermined angle is 126 ° with respect to the x-axis as shown in FIG. For this reason, the side surface 25 perpendicular to the surface 20 of the substrate 19 among the wall surfaces of the trench 14 in the PN column region 13 is a (100) surface. The “side surface 25 of the trench 14” corresponds to a surface parallel to the longitudinal direction of the trench 14 on the surface 20 of the substrate 19 and perpendicular to the surface 20, as described above.

以上のように、トレンチ１４、１６の側面２４、２５の面方位が異なっていると、各側面２４、２５における単結晶半導体層２１の成長速度が異なる。具体的には、（１００）面の成長速度が（１１１）面の成長速度よりも速い。したがって、ＰＮコラム領域１３のトレンチ１４が単結晶半導体層２１で完全に埋まっても、アライメントマーク領域１５のトレンチ１６は完全には埋まらない。   As described above, when the plane orientations of the side surfaces 24 and 25 of the trenches 14 and 16 are different, the growth rate of the single crystal semiconductor layer 21 on the side surfaces 24 and 25 is different. Specifically, the growth rate of the (100) plane is faster than the growth rate of the (111) plane. Therefore, even if the trench 14 in the PN column region 13 is completely filled with the single crystal semiconductor layer 21, the trench 16 in the alignment mark region 15 is not completely filled.

そして、本実施形態では、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１と、ＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２とは同じ幅（Ｗ１＝Ｗ２）になっている。   In this embodiment, the trench width W1 of the trench 16 formed in the alignment mark region 15 and the trench width W2 of the trench 14 formed in the PN column region 13 have the same width (W1 = W2). .

図１２は、図１１のＦ−Ｆ’断面図である。上述の面方位を断面図として表すと、図１２に示されるように、基板１９の表面２０が（１１０）面になっている。また、アライメントマーク領域１５のトレンチ１６の側面２４が（１１１）面になっており、ＰＮコラム領域１３のトレンチ１４の側面２５が（１００）面になっている。半導体基板１０においてトレンチ幅の関係がＷ１＝Ｗ２となっていることや面方位以外は、図４に示される構成と同じである。   12 is a cross-sectional view taken along the line F-F ′ of FIG. 11. When the above plane orientation is expressed as a cross-sectional view, as shown in FIG. 12, the surface 20 of the substrate 19 is a (110) plane. Further, the side surface 24 of the trench 16 in the alignment mark region 15 is a (111) plane, and the side surface 25 of the trench 14 in the PN column region 13 is a (100) plane. The semiconductor substrate 10 has the same structure as that shown in FIG. 4 except that the relationship of the trench width is W1 = W2 and the plane orientation.

次に、本実施形態に係る半導体基板１０の製造方法について、図１３および図１４を参照して説明する。   Next, a method for manufacturing the semiconductor substrate 10 according to the present embodiment will be described with reference to FIGS.

まず、図１３（ａ）に示す工程では、ウェハ状の基板１９を用意する。本工程では、Ｎ型層１８の表面、つまり基板１９の表面２０が（１１０）面となるようにＮ型層１８をエピタキシャル成長させたものを用意する。   First, in the step shown in FIG. 13A, a wafer-like substrate 19 is prepared. In this step, the N-type layer 18 is epitaxially grown so that the surface of the N-type layer 18, that is, the surface 20 of the substrate 19 is a (110) plane.

図１３（ｂ）に示す工程では、図５（ｂ）に示す工程と同様に、Ｎ型層１８の上にマスク２３を形成する。ここで、アライメントマーク領域１５のトレンチ１６の側面２４が（１１１）面となり、ＰＮコラム領域１３のトレンチ１４の側面２５が（１００）面となるようにマスク２３の所定領域を開口する。また、各トレンチ１４、１６のトレンチ幅Ｗ１、Ｗ２は同じ幅とする。   In the step shown in FIG. 13B, a mask 23 is formed on the N-type layer 18 as in the step shown in FIG. Here, the predetermined region of the mask 23 is opened so that the side surface 24 of the trench 16 in the alignment mark region 15 becomes the (111) plane and the side surface 25 of the trench 14 in the PN column region 13 becomes the (100) surface. The trench widths W1 and W2 of the trenches 14 and 16 are the same.

図１３（ｃ）に示す工程では、図５（ｃ）に示す工程と同様に、マスク２３を用いて基板１９のエッチングを行う。これにより、アライメントマーク領域１５とＰＮコラム領域１３とにおいて同じトレンチ幅であるが面方位が異なるトレンチ１４、１６を形成する。   In the step shown in FIG. 13C, the substrate 19 is etched using the mask 23 as in the step shown in FIG. Thereby, trenches 14 and 16 having the same trench width but different plane orientations are formed in alignment mark region 15 and PN column region 13.

図１４（ａ）に示す工程では、図６（ａ）に示す工程と同様に、第１のエピタキシャル成長工程を行う。上述のように、面方位に従って単結晶半導体層２１の成長速度が異なるため、ＰＮコラム領域１３のトレンチ１４は単結晶半導体層２１で完全に埋め込まれる一方、アライメントマーク領域１５のトレンチ１６では単結晶半導体層２１の成長速度が遅いためにトレンチ１６内に単結晶半導体層２１が完全に埋まらず、上述のように不完全な状態となる。   In the step shown in FIG. 14A, the first epitaxial growth step is performed as in the step shown in FIG. As described above, since the growth rate of the single crystal semiconductor layer 21 differs according to the plane orientation, the trench 14 in the PN column region 13 is completely filled with the single crystal semiconductor layer 21, while the single crystal is formed in the trench 16 in the alignment mark region 15. Since the growth rate of the semiconductor layer 21 is slow, the single crystal semiconductor layer 21 is not completely filled in the trench 16 and becomes incomplete as described above.

この後、図１４（ｂ）に示す工程では、図６（ｂ）に示す工程と同様に、第２のエピタキシャル成長工程を行う。これにより、アライメントマーク領域１５のトレンチ１６内に空洞２２が残される。そして、図１４（ｃ）に示す工程では、図６（ｃ）に示す工程と同様に、基板１９の表面２０が露出するように基板１９の表面２０上の単結晶半導体層２１を除去する。こうして、図９〜図１２に示される半導体基板１０が完成する。   Thereafter, in the step shown in FIG. 14B, the second epitaxial growth step is performed as in the step shown in FIG. 6B. As a result, a cavity 22 is left in the trench 16 in the alignment mark region 15. 14C, the single crystal semiconductor layer 21 on the surface 20 of the substrate 19 is removed so that the surface 20 of the substrate 19 is exposed, as in the step shown in FIG. 6C. Thus, the semiconductor substrate 10 shown in FIGS. 9 to 12 is completed.

以上説明したように、各トレンチ１４、１６の側面２４、２５の面方位をそれぞれ指定することにより、第１のエピタキシャル成長工程においてＰＮコラム領域１３のトレンチ１４を完全に埋めつつ、アライメントマーク領域１５のトレンチ１６が完全に埋まらないようにすることができる。この場合、側面２４、２５の成長速度の違いを利用しているので、トレンチ幅が同じであっても良いし、第１実施形態のようにＷ１＞Ｗ２としても良い。   As described above, by designating the plane orientations of the side surfaces 24 and 25 of the trenches 14 and 16, respectively, the trench 14 in the PN column region 13 is completely filled in the first epitaxial growth step, and the alignment mark region 15 It is possible to prevent the trench 16 from being completely filled. In this case, since the difference in growth rate between the side surfaces 24 and 25 is used, the trench widths may be the same, or W1> W2 as in the first embodiment.

（他の実施形態）
上記各実施形態で示された半導体基板の製造方法は一例であり、各実施形態の方法を組み合わせても良い。また、第２のエピタキシャル成長工程において、アライメントマーク領域１５のトレンチ１６に空洞２２が残るように単結晶半導体層２１を形成するためには、第２のエピタキシャル成長工程における単結晶半導体層２１の成長温度を第１のエピタキシャル成長工程における単結晶半導体層２１の成長温度よりも高くする他、第２のエピタキシャル成長工程における単結晶半導体層２１の成長速度を第１のエピタキシャル成長工程における単結晶半導体層２１の成長速度よりも速くしても良い。 (Other embodiments)
The method of manufacturing a semiconductor substrate shown in each of the above embodiments is an example, and the methods of the respective embodiments may be combined. In order to form the single crystal semiconductor layer 21 so that the cavity 22 remains in the trench 16 in the alignment mark region 15 in the second epitaxial growth step, the growth temperature of the single crystal semiconductor layer 21 in the second epitaxial growth step is set. In addition to raising the growth temperature of the single crystal semiconductor layer 21 in the first epitaxial growth step, the growth rate of the single crystal semiconductor layer 21 in the second epitaxial growth step is higher than the growth rate of the single crystal semiconductor layer 21 in the first epitaxial growth step. May be faster.

上記各実施形態では、スクライブライン１２にアライメントマーク領域１５を設けていたが、これは一例であり、スクライブライン１２の他の位置にアライメントマーク領域１５が位置していても良い。また、アライメントマーク領域１５はチップ１１の領域に位置していても良い。例えば図２に示されるように、チップ１１の領域内にＰＮコラム領域１３が設けられているが、このＰＮコラム領域１３の周囲の領域は特に何も形成されていないので、この領域にアライメントマーク領域１５を設けても良い。さらに、上記各実施形態で示されたアライメントマーク領域１５におけるトレンチ１６の延設方向も一例であり、その延設方向を自由に設定することができる。   In each of the above embodiments, the alignment mark region 15 is provided on the scribe line 12. However, this is an example, and the alignment mark region 15 may be located at another position of the scribe line 12. Further, the alignment mark region 15 may be located in the region of the chip 11. For example, as shown in FIG. 2, a PN column region 13 is provided in the region of the chip 11, but nothing is formed in the region around the PN column region 13. The region 15 may be provided. Furthermore, the extending direction of the trench 16 in the alignment mark region 15 shown in the above embodiments is also an example, and the extending direction can be freely set.

上記では、アライメントマークとして機能する空洞２２のサイズを単結晶半導体層２１の成長量で調節していたが、出来上がりのアライメントマークに所望のサイズ（特に幅）があれば、エピタキシャル成長量から初期のトレンチ幅を決定すれば良い。   In the above, the size of the cavity 22 functioning as the alignment mark is adjusted by the growth amount of the single crystal semiconductor layer 21. However, if the finished alignment mark has a desired size (especially width), the initial trench is determined from the epitaxial growth amount. What is necessary is just to determine the width.

また、上記各実施形態では、第２のエピタキシャル成長工程を行った後、最終的な研磨により基板１９の表面２０を平坦化しているので、半導体基板１０を用いたデバイス製造工程においてレジスト塗布斑やレジスト残りを発生させる懸念は無くなる。このように、基板１９の表面２０側を研磨しているが、第２のエピタキシャル成長工程において基板１９の表面２０上に単結晶半導体層２１を厚く形成すれば、単結晶半導体層２１の表面におけるトレンチ１４、１６の凹みの影響を低減でき、この場合にもデバイス工程におけるレジストに関する懸念は無くなる。   In each of the above embodiments, since the surface 20 of the substrate 19 is flattened by final polishing after the second epitaxial growth step, resist coating spots and resists are formed in the device manufacturing process using the semiconductor substrate 10. There is no fear of generating the rest. As described above, the surface 20 side of the substrate 19 is polished, but if the single crystal semiconductor layer 21 is formed thick on the surface 20 of the substrate 19 in the second epitaxial growth step, the trench on the surface of the single crystal semiconductor layer 21 is formed. The influence of the dents 14 and 16 can be reduced, and also in this case, there is no concern about the resist in the device process.

さらに、上記各実施形態では、第２のエピタキシャル成長工程を行った後に研磨を行っているが、この研磨の工程は半導体基板１０をどのように用いるかによって必要であったり、不要であったりする。したがって、研磨の工程は必須ではなく、行わなくても良い。   Further, in each of the above embodiments, the polishing is performed after the second epitaxial growth step, but this polishing step may be necessary or unnecessary depending on how the semiconductor substrate 10 is used. Therefore, the polishing step is not essential and may not be performed.

第３実施形態では、各トレンチ１４、１６の側面２４、２５の面方位の設定は単結晶半導体層２１のエピタキシャル成長速度の大小関係が成立すれば、どのような面方位であっても良く、特に限定しなければならないものではない。   In the third embodiment, the plane orientation of the side surfaces 24 and 25 of the trenches 14 and 16 may be any plane orientation as long as the magnitude relationship of the epitaxial growth rate of the single crystal semiconductor layer 21 is established. It doesn't have to be limited.

１０ 半導体基板
１３ ＰＮコラム領域
１４、１６ トレンチ
１５ アライメントマーク領域
１９ 基板
２０ 基板の表面
２１ 単結晶半導体層
２２ 空洞 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 13 PN column region 14, 16 Trench 15 Alignment mark region 19 Substrate 20 Surface of substrate 21 Single crystal semiconductor layer 22 Cavity

Claims (8)

単結晶半導体で構成された基板（１９）を用意する工程と、
前記基板（１９）の表面（２０）から前記基板（１９）の厚み方向に延設されたトレンチ（１４、１６）を形成する工程と、
前記トレンチ（１４、１６）内に単結晶半導体層（２１）をエピタキシャル成長させる工程とを有する半導体基板の製造方法であって、
前記トレンチ（１４、１６）を形成する工程では、前記基板（１９）の表面（２０）のうちの所望領域（１５）と所望領域以外の領域（１３）とで異なるトレンチを同時に形成し、
前記エピタキシャル成長させる工程は、前記単結晶半導体層（２１）の一部を前記所望領域以外の領域（１３）のトレンチ（１４）内に完全に埋め込むのと同時に前記所望領域（１５）のトレンチ（１６）内の空間と前記所望領域（１５）のトレンチ（１６）外の空間とが繋がるように当該トレンチ（１６）内に埋め込む第１のエピタキシャル成長工程と、前記第１のエピタキシャル成長工程の後、前記所望領域（１５）のトレンチ（１６）内にアライメントマークとしての空洞（２２）が残るように前記単結晶半導体層（２１）の残りの部分を形成する第２のエピタキシャル成長工程と、の２段階のエピタキシャル成長工程を経ることを特徴とする半導体基板の製造方法。 Preparing a substrate (19) composed of a single crystal semiconductor;
Forming trenches (14, 16) extending from the surface (20) of the substrate (19) in the thickness direction of the substrate (19);
And a step of epitaxially growing a single crystal semiconductor layer (21) in the trench (14, 16).
In the step of forming the trenches (14, 16), different trenches are simultaneously formed in a desired region (15) of the surface (20) of the substrate (19) and a region (13) other than the desired region,
In the epitaxial growth step, a part of the single crystal semiconductor layer (21) is completely embedded in the trench (14) in the region (13) other than the desired region, and at the same time, the trench (16 in the desired region (15)). ) And a space outside the trench (16) in the desired region (15) so that the space outside the trench (16) is connected, and after the first epitaxial growth step, the desired epitaxial growth step is performed. And a second epitaxial growth step of forming a remaining portion of the single crystal semiconductor layer (21) so that a cavity (22) as an alignment mark remains in the trench (16) of the region (15). A method for manufacturing a semiconductor substrate, comprising: 前記トレンチ（１４、１６）を形成する工程では、前記所望領域（１５）をアライメントマーク領域とし、前記所望領域以外の領域（１３）を前記基板（１９）の表面（２０）の面方向において前記基板（１９）と前記単結晶半導体層（２１）とが交互に配置されるＰＮコラム領域として前記トレンチ（１４、１６）を形成することを特徴とする請求項１に記載の半導体基板の製造方法。   In the step of forming the trenches (14, 16), the desired region (15) is used as an alignment mark region, and the region (13) other than the desired region is arranged in the plane direction of the surface (20) of the substrate (19). The method of manufacturing a semiconductor substrate according to claim 1, wherein the trench (14, 16) is formed as a PN column region in which the substrate (19) and the single crystal semiconductor layer (21) are alternately arranged. . 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）のトレンチ幅（Ｗ１）が前記所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ幅（Ｗ２）よりも広いトレンチ（１４、１６）を形成することを特徴とする請求項１または２に記載の半導体基板の製造方法。   In the step of forming the trenches (14, 16), as the different trenches (14, 16), the trench width (W1) of the trench (16) formed in the desired region (15) is a region other than the desired region ( The method of manufacturing a semiconductor substrate according to claim 1 or 2, wherein a trench (14, 16) wider than a trench width (W2) of the trench (14) formed in 13) is formed. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）のトレンチ深さが前記所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ深さよりも深いトレンチ（１４、１６）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体基板の製造方法。   In the step of forming the trench (14, 16), the trench (16) formed in the desired region (15) has a trench depth other than the desired region (13) as the different trench (14, 16). 4. The method of manufacturing a semiconductor substrate according to claim 1, wherein trenches (14, 16) deeper than a trench depth of the trench (14) to be formed are formed. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２４）における前記単結晶半導体層（２１）の成長速度が、前記所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２５）における前記単結晶半導体層（２１）の成長速度よりも遅いトレンチ（１４、１６）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体基板の製造方法。   In the step of forming the trench (14, 16), the surface (20) of the substrate (19) among the wall surfaces of the trench (16) formed in the desired region (15) as the different trench (14, 16). The growth rate of the single crystal semiconductor layer (21) on the side surface (24) perpendicular to the surface of the substrate (19) of the wall surface of the trench (14) formed in the region (13) other than the desired region (20 5. A trench (14, 16) that is slower than the growth rate of the single-crystal semiconductor layer (21) on the side surface (25) perpendicular to) is formed according to claim 1. A method for manufacturing a semiconductor substrate. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２４）の面方位が、前記所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２５）の面方位と異なるトレンチ（１４、１６）を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体基板の製造方法。   In the step of forming the trench (14, 16), the surface (20) of the substrate (19) among the wall surfaces of the trench (16) formed in the desired region (15) as the different trench (14, 16). Of the side surface (25) perpendicular to the surface (20) of the substrate (19) among the wall surfaces of the trench (14) formed in the region (13) other than the desired region. 6. The method of manufacturing a semiconductor substrate according to claim 1, wherein trenches (14, 16) having different plane orientations are formed. 前記エピタキシャル成長させる工程では、前記第２のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長速度が前記第１のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長速度よりも速いことを特徴とする請求項１ないし６のいずれか１つに記載の半導体基板の製造方法。   In the epitaxial growth step, the growth rate of the single crystal semiconductor layer (21) in the second epitaxial growth step is faster than the growth rate of the single crystal semiconductor layer (21) in the first epitaxial growth step. A method for manufacturing a semiconductor substrate according to any one of claims 1 to 6. 前記エピタキシャル成長させる工程では、前記第２のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長温度が前記第１のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長温度よりも高いことを特徴とする請求項１ないし７のいずれか１つに記載の半導体基板の製造方法。   In the epitaxial growth step, the growth temperature of the single crystal semiconductor layer (21) in the second epitaxial growth step is higher than the growth temperature of the single crystal semiconductor layer (21) in the first epitaxial growth step. A method for manufacturing a semiconductor substrate according to any one of claims 1 to 7.
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