KR100960925B1 - Method of manufacturing semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 68
- 239000010703 silicon Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 필드영역 및 활성영역으로 구획된 실리콘기판 상에 필드산화막 및 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 활성영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 이용해서 상기 버퍼막과 필드산화막을 식각하여 실리콘기판을 노출시키는 홀을 형성하는 단계와, 상기 홀이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 홀이 완전히 매립되도록 실리콘기판 상에 에피 실리콘막을 형성하는 단계와, 상기 버퍼막과 필드산화막을 제거하여 활성영역간의 소자분리를 형성함과 아울러 상기 에피 실리콘막 부분을 돌출시키는 단계 및 상기 에피 실리콘막을 포함한 필드산화막 상에 상기 돌출된 에피 실리콘막을 감싸는 형태의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes forming a field oxide film and a buffer film on a silicon substrate divided into a field region and an active region, forming a mask pattern exposing an active region on the buffer layer, and forming the mask pattern. Etching the buffer film and the field oxide film to form a hole exposing the silicon substrate, and performing an SEG process on the resultant substrate on which the hole is formed to form an epi silicon film on the silicon substrate to completely fill the hole. Forming an isolation layer between the active region by removing the buffer layer and the field oxide layer, and protruding the epi silicon layer, and enclosing the projected epi silicon layer on the field oxide layer including the epi silicon layer. Forming a gate of the form is characterized in that it comprises.
Description
도 1은 종래 기술에 따른 돌기형 트랜지스터 제조방법을 설명하기 위한 공정 평면도.1 is a process plan view for explaining a method of manufacturing a projection transistor according to the prior art.
도 2a 내지 도 2c는 종래 기술에 따른 돌기형 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.2A to 2C are cross-sectional views of processes for explaining a method of manufacturing the protruding transistor according to the prior art.
도 3은 본 발명의 실시예에 따른 돌기형 트랜지스터를 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정 평면도.3 is a process plan view for illustrating a method of manufacturing a semiconductor device including a protrusion transistor according to an embodiment of the present invention.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 돌기형 트랜지스터를 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.4A through 4E are cross-sectional views illustrating processes of manufacturing a semiconductor device including a protrusion transistor according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
410: 실리콘기판 420: 마스크패턴 410: silicon substrate 420: mask pattern
430: 버퍼막 460: 필드산화막430: buffer film 460: field oxide film
470: 선형 질화막 480: 선형 산화막470: linear nitride film 480: linear oxide film
490: 에피 실리콘막 491: 게이트 절연막490: epi silicon film 491: gate insulating film
492: 게이트 도전막 493: 게이트 하드마스크막492: gate conductive film 493: gate hard mask film
A: 활성영역 B: 필드영역 A: active area B: field area
H: 홀 G: 게이트H: Hall G: Gate
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고집적화에 따른 안정적인 돌기형 트랜지스터를 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming a stable projection transistor according to high integration.
최근, 반도체 소자가 고집적화되면서 디자인 룰(design-rule)이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 크기가 감소하고 있다.In recent years, as semiconductor devices have been highly integrated, as the design rule is rapidly reduced, the size of transistors is correspondingly reduced.
이와 같이, 트랜지스터의 크기가 감소하게 되면서 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터에서는 채널 영역의 도핑 증가로 인해 소자의 리프레쉬 특성의 한계점에 이르게 되었다.As such, as the size of the transistor decreases, the transistor having the planar channel structure has reached the limit of the refresh characteristics of the device due to the increased doping of the channel region.
한편, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 트랜지스터 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.Meanwhile, research on the idea of realizing a transistor having a channel having a three-dimensional structure capable of expanding a channel region and an actual process development research are being actively conducted.
이러한 노력의 하나로 최근 소자(device) 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서 돌기형 트랜지스터(Fin Transistor) 구조가 제안되었다. As one of such efforts, in the device field, a fin transistor structure has been proposed as a transistor having a channel having a three-dimensional structure.
상기 돌기형 트랜지스터는, 실리콘기판의 필드영역 부분을 일부 식각하여 활성영역의 양측면 및 상부면을 노출시켜 활성영역이 필드영역 보다 돌출되는 구조를 가지는 것이 그 특징이다.The protruding transistor has a structure in which the active region protrudes more than the field region by partially etching the field region of the silicon substrate to expose both side surfaces and the upper surface of the active region.
이러한, 돌기형 트랜지스터는 돌출된 활성영역에서 채널이 형성되므로, 채널을 통한 전류구동(current drive) 특성이 획기적으로 향상된다. 따라서, 이러한 장 점으로 인해, 상기 돌기형 트랜지스터는 차세대 초고집적 소자(device)를 구현할 수 있는 가장 이상적인 구조로 주목받고 있다.Since the projection transistor has a channel formed in the protruding active region, the current drive characteristic through the channel is greatly improved. Therefore, due to these advantages, the protruding transistor has attracted attention as an ideal structure for implementing a next generation ultra-high density device.
이하에서는, 도면을 참조하여 종래의 돌기형 트랜지스터의 제조방법을 간략하게 설명하도록 하며, 도 2a 내지 도 2c는 도 1의 X-X'선에 따른 공정 단면도이다.Hereinafter, a conventional method of manufacturing a protruding transistor will be briefly described with reference to the drawings, and FIGS. 2A to 2C are cross-sectional views taken along the line X-X 'of FIG. 1.
도 2a를 참조하면, 필드영역(B) 및 활성영역(A)으로 구획된 실리콘기판(210) 상에 필드영역(B)을 노출시키는 마스크패턴(220)을 형성한 후, 상기 마스크패턴(220)을 식각마스크로 이용해서 노출된 실리콘기판 부분을 식각하여 트렌치(T)를 형성한다.Referring to FIG. 2A, after forming a
그런다음, 상기 트렌치(T)를 포함한 마스크패턴(220) 상에 선형 질화막(미도시)과 선형 산화막(미도시)을 형성한다.Then, a linear nitride film (not shown) and a linear oxide film (not shown) are formed on the
도 2b를 참조하면, 상기 선형 산화막과 선형 질화막이 형성된 트렌치(T)가 매립되도록 상기 마스크패턴(220) 상에 필드산화막(260)을 증착한 후, 상기 마스크패턴(220)이 노출될 때까지 필드산화막(260)을 화학기계적연마(Chemical Mechanical Polishing: 이하, CMP)한다.Referring to FIG. 2B, after depositing the
도 2c를 참조하면, 상기 마스크패턴을 제거하여 필드산화막(260)으로 이루어진 활성영역(A)간의 소자분리를 형성하고 나서, 상기 필드산화막을 제외한 실리콘기판 상에 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴에 의해 노출된 필드산화막(260) 부분을 일부 두께 식각하여 기판의 활성영역(A)을 돌출시킨다. Referring to FIG. 2C, the mask pattern is removed to form device isolation between the active regions A formed of the
이후, 도시하지는 않았으나, 상기 돌출된 활성영역을 포함한 기판 상에 게이 트를 형성한 후, 공지된 일련의 후속 공정을 차례로 진행하여 종래 기술에 따른 돌기형 트랜지스터를 제조한다.Subsequently, although not shown, a gate is formed on the substrate including the protruding active region, and then a series of well-known subsequent processes are sequentially performed to manufacture the protrusion transistor according to the prior art.
전술한 바와 같이, 종래의 돌기형 트랜지스터 제조시, 트랜지스터의 채널 영역을 증가시키기 위해 필드산화막 부분을 제거하기 위하여 마스크 공정 및 식각 공정이 진행되고 있는데, 이와 같은, 채널 영역을 증가시키기 위한 필드산화막의 마스크 공정 및 식각 공정은 소자의 고집적화에 따른 공정의 복잡화를 발생시키는 하나의 원인이 되고 있다.As described above, in the fabrication of the conventional projection transistor, a mask process and an etching process are performed to remove the field oxide layer portion to increase the channel region of the transistor. The mask process and the etching process are one cause of the complexity of the process due to the high integration of the device.
또한, 소자의 점차적인 고집적화로 인해 트렌치의 폭이 점점 작아지게 되면서, 상기 트렌치 내에 필드산화막을 매립하는 갭-필(gap-fill) 공정에도 많은 어려움이 따르게 되면서, 결과적으로, 전술한 바와 같은 종래의 돌기형 트랜지스터 제조방법으로는 안정적인 돌기형 트랜지스터의 제조가 어려워지고 있는 실정이다.Further, as the width of the trench becomes smaller due to the progressively higher integration of the device, many difficulties also occur in the gap-fill process of filling the field oxide film in the trench. As a method of manufacturing the protruding transistors, it is difficult to manufacture stable protruding transistors.
본 발명은 공정의 단순화를 이룰 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of simplifying the process.
또한, 고집적화에 따른 돌기형 트랜지스터를 안정적으로 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.In addition, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of stably forming a projection transistor according to high integration.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 필드영역 및 활성영역으로 구획된 실리콘기판 상에 필드산화막 및 버퍼막을 형성하는 단계; 상기 버퍼막 상에 활성영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이용해서 상기 버퍼막과 필드산화막을 식각하여 실리콘기판을 노출시키는 홀을 형성하는 단계; 상기 홀이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 홀이 완전히 매립되도록 실리콘기판 상에 에피 실리콘막을 형성하는 단계; 상기 마스크패턴과 버퍼막을 제거하여 활성영역간의 소자분리를 형성함과 아울러 상기 에피 실리콘막 부분을 돌출시키는 단계; 및 상기 에피 실리콘막을 포함한 필드산화막 상에 상기 돌출된 에피 실리콘막을 감싸는 형태의 게이트를 형성하는 단계;를 특징으로 하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a field oxide film and a buffer film on a silicon substrate divided into a field region and an active region; Forming a mask pattern exposing an active region on the buffer layer; Etching the buffer layer and the field oxide layer using the mask pattern to form holes for exposing a silicon substrate; Performing an SEG process on the resultant substrate on which the hole is formed to form an epi silicon film on a silicon substrate so that the hole is completely embedded; Removing the mask pattern and the buffer layer to form device isolation between active regions and protruding the epi silicon layer; And forming a gate having a shape surrounding the protruding epi silicon film on the field oxide film including the epi silicon film.
여기서, 상기 필드산화막은 PECVD 방식에 따라 HDP막, O3-TEOS막 및 SOD막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.The field oxide film may be formed of any one of an HDP film, an O 3 -TEOS film, and an SOD film by PECVD.
상기 필드산화막은 2000∼5000Å 두께로 형성하는 것을 포함한다.The field oxide film may be formed to a thickness of 2000 to 5000 microns.
상기 버퍼막은 산화막을 사용해서 20∼100Å 두께로 형성하는 것을 포함한다.The buffer film may be formed to have a thickness of 20 to 100 GPa using an oxide film.
상기 마스크패턴은 질화막을 사용해서 200∼500Å 두께로 형성하는 것을 포함한다.The mask pattern includes a thickness of 200 to 500 kHz using a nitride film.
상기 홀을 형성하는 단계 후, 상기 실리콘기판 상에 에피 실리콘막을 형성하는 단계 전, 상기 홀을 포함한 마스크패턴 상에 선형 질화막과 선형 산화막을 형성하는 단계; 및 상기 홀의 저면에 형성된 선형 산화막과 선형 질화막을 제거하는 단계;를 더 포함한다.Forming a linear nitride film and a linear oxide film on a mask pattern including the hole after the forming of the hole and before forming the epi silicon film on the silicon substrate; And removing the linear oxide film and the linear nitride film formed on the bottom of the hole.
상기 에피 실리콘막은 SiH4, SiH2Cl2 및 SiHCl3 가스 중에서 어느 하나의 가 스를 사용하여 형성하는 것을 포함한다.The epi silicon film may be formed by using any one gas from SiH 4 , SiH 2 Cl 2, and SiHCl 3 gas.
상기 에피 실리콘막은 1000℃, 750∼800℃ 및 550∼650℃의 온도 중에서 어느 하나의 온도로 형성하는 것을 포함한다.The epi silicon film may be formed at any one of temperatures of 1000 ° C, 750-800 ° C, and 550-650 ° C.
상기 에피 실리콘막을 1000℃의 온도에서 형성하는 경우에는 4∼100Torr의 압력 조건을 갖으며, 750∼800℃의 온도에서 형성하는 경우에는, 0.01∼0.02Torr의 압력 조건을 갖으며, 550∼650℃의 온도에서 형성하는 경우에는, 10-9∼10-6Torr 압력 조건을 갖는 것을 포함한다.When the epi silicon film is formed at a temperature of 1000 ° C., it has a pressure condition of 4 to 100 Torr. When the epi silicon film is formed at a temperature of 750 to 800 ° C., it has a pressure condition of 0.01 to 0.02 Torr, and is 550 to 650 ° C. In the case of forming at a temperature of, it includes those having a pressure of 10 -9 to 10 -6 Torr.
상기 버퍼막과 필드산화막을 제거하여 상기 에피 실리콘막 부분을 돌출시키는 단계는, 상기 에피 실리콘막 부분이 200∼500Å 만큼 돌출되는 것을 포함한다.Removing the buffer film and the field oxide film to protrude the epi silicon film portion may include protruding the epi silicon film portion by 200 to 500 Å.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 안정적인 돌기형 트랜지스터를 형성하기 위한 것으로, 실리콘기판 상에 필드산화막을 형성한 후, 활성영역의 필드산화막 부분을 식각하고 나서, 필드산화막이 식각되어 노출된 실리콘기판의 활성영역에 대해 선택적 에피택셜 성장(Selective Epitaxial Glowth: 이하, SEG) 공정을 수행해서 에피 실리콘막으로 이루어진 활성영역을 형성하여 활성영역의 높이를 조절하는 것을 특징으로 한다.First, the technical principle of the present invention will be described. The present invention is for forming a stable projection transistor. After forming a field oxide film on a silicon substrate, the field oxide film portion of the active region is etched, and then the field oxide film is etched. The active region of the exposed silicon substrate is subjected to a selective epitaxial growth (hereinafter referred to as SEG) process to form an active region formed of an epitaxial silicon film, thereby controlling the height of the active region.
이와 같이, 반도체기판 상에 필드산화막을 형성한 후, 활성영역의 필드산화 막 부분을 선택적으로 식각함에 따라 활성영역간의 소자분리가 이뤄지게 되면서, 이를 통해, 실리콘기판의 필드영역 내에 필드산화막을 갭-필하여 활성영역간의 소자분리를 형성하는 종래 기술의 갭-필 특성의 어려움을 해결할 수 있으므로, 안정적인 활성영역간의 소자분리를 형성할 수 있게 된다.As described above, after forming the field oxide film on the semiconductor substrate, the device is separated between the active regions by selectively etching the field oxide film portion of the active region, thereby gap-filling the field oxide layer in the field region of the silicon substrate. Since it is possible to solve the difficulty of the gap-fill characteristics of the prior art to form the device isolation between the active regions, it is possible to form a stable device separation between the active regions.
또한, 본 발명은 필드산화막의 마스크 공정 및 식각 공정의 추가적인 공정 없이 선택적으로 실리콘기판의 활성영역 높이를 조절하여 돌출된 활성영역을 형성함으로써, 종래 대비 공정의 단순화를 이룰 수 있게 된다.In addition, the present invention can simplify the process compared to the conventional process by forming a protruding active region by selectively adjusting the active region height of the silicon substrate without additional process of the mask process and etching process of the field oxide film.
자세하게, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 돌기형 트랜지스터를 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 4A to 4E are cross-sectional views illustrating processes for manufacturing a semiconductor device including a protrusion transistor according to an exemplary embodiment of the present invention.
도 4a 내지 도 4d는 도 3의 Y-Y'선에 따른 공정별 단면도이며, 도 4e는 도 3의 Z-Z'선에 따른 공정 단면도이다.4A to 4D are cross-sectional views taken along line Y-Y 'of FIG. 3, and FIG. 4E is cross-sectional views taken along line Z-Z' of FIG. 3.
도 4a를 참조하면, 필드영역(B) 및 활성영역(A)으로 구획된 실리콘기판(410) 상에 필드산화막(460)을 형성한다. Referring to FIG. 4A, a
이때, 상기 필드산화막(460)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 방식에 따라 HDP(High Density Plasma)막, O3-TEOS(Tetra Ethyl Ortho Silicate)막 및 SOD(Spin On Deposition)막 중에서 어느 하나의 막을 사용하여 2000∼5000Å로 형성한다.In this case, the
그런다음, 상기 필드산화막(460) 상에 산화막으로 이루어진 버퍼막(buffer layer, 430)을 20∼100Å 두께로 형성한다.Thereafter, a
이때, 상기 버퍼막(430)은 후속의 질화막 스트레스 버퍼 역할을 하게 된다.In this case, the
다음으로, 상기 버퍼막(430) 상에 실리콘기판의 활성영역(A)을 노출시키는 마스크패턴(420)을 200∼500Å 두께로 형성한다.Next, a
이때, 상기 마스크패턴(420)은 질화막으로 형성한다.In this case, the
도 4b를 참조하면, 상기 마스크패턴(420)을 이용해서 상기 버퍼막(430)과 필드산화막(460)을 식각하여 실리콘기판(410)을 노출시키는 홀(H)을 형성한다.Referring to FIG. 4B, the
그런다음, 상기 홀(H)을 포함한 마스크패턴(420) 상에 소자의 리프레쉬(refresh) 특성을 향상시키기 위한 목적으로 선형 질화막(470)과 선형 산화막(480)을 형성한 후, 상기 홀의 저면에 형성된 선형 산화막과 선형 질화막을 제거하여 홀 저면의 실리콘기판(410) 부분을 노출시킨다.Thereafter, the
도 4c를 참조하면, 상기 선형 산화막(480) 및 선형 질화막(470)이 형성된 홀(H)을 포함하는 기판 결과물에 대해 SEG 공정을 수행하여 상기 홀(H)이 완전히 매립되도록 실리콘기판(410), 바람직하는, 실리콘기판의 활성영역(A) 상에 에피 실리콘막(490)을 형성한다.Referring to FIG. 4C, a
이때, 상기 에피 실리콘막(490)은 1000℃, 750∼800℃ 및 550∼650℃의 온도 중 어느 하나의 온도인 조건에서 SiH4, SiH2Cl2 및 SiHCl3 가스 중에서 어느 하나의 가스를 사용하여 마스크패턴(420) 부분까지 충분히 형성되도록 한다.In this case, the
한편, 상기 에피 실리콘막(490)을 1000℃의 온도에서 형성하는 경우에는 4∼ 100Torr의 압력 조건을 갖으며, 750∼800℃의 온도에서 형성하는 경우에는, 0.01∼0.02Torr의 압력 조건을 갖으며, 550∼650℃의 온도에서 형성하는 경우에는, 10-9∼10-6Torr의 압력 조건을 갖도록 한다.On the other hand, when the
그런다음, 상기 마스크패턴(420)이 노출될 때까지 상기 에피 실리콘막(490)을 화학적기계적연마(Chemical Mechanical Polishing: CMP)한다Thereafter, the
도 4d를 참조하면, 상기 마스크패턴과 버퍼막을 제거하여 활성영역(A)간의 소자분리를 형성함과 아울러 상기 에피 실리콘막(460) 부분을 돌출시킨다.Referring to FIG. 4D, the mask pattern and the buffer layer are removed to form device isolation between the active regions A and to protrude the
이때, 상기 에피 실리콘막(460)은 식각된 마스크패턴의 두께, 즉, 200∼500Å 높이만큼 돌출된다. At this time, the
이처럼, 상기 마스크패턴의 두께를 조절하여 활성영역으로 정의되는 에피 실리콘막의 돌출 높이를 조절할 수 있다.As such, by adjusting the thickness of the mask pattern, the protrusion height of the epi silicon layer defined as the active region may be adjusted.
여기서, 본 발명은 활성영역간을 분리하는 소자분리의 형성을 종래의 기술과는 달리, 즉, 실리콘기판의 필드영역 내에 필드산화막을 매립하는 갭-필 방식과는 달리, 필드산화막을 먼저 형성하고 나서, 활성영역의 필드산화막 부분을 제거하는 방식으로 수행함에 따라, 고집적화에 따른 필드산화막의 갭-필 특성의 어려움을 해결할 수 있으므로, 안정적인 소자분리를 형성할 수 있게 된다.Here, the present invention is different from the prior art in that the formation of device isolation that separates the active regions, that is, unlike the gap-fill method in which the field oxide film is embedded in the field region of the silicon substrate, the field oxide film is first formed. By removing the field oxide portion of the active region, it is possible to solve the gap-fill characteristics of the field oxide layer due to high integration, thereby forming stable device isolation.
또한, 채널 영역을 증가시키기 위해 종래 기술 대비 필드산화막의 마스크 공정 및 식각 공정의 추가적인 공정을 스킵(skip)할 수 있으므로, 이에 따른, 공정의 단순화를 이룰 수 있게 된다.In addition, in order to increase the channel region, an additional process of the mask process and the etching process of the field oxide film may be skipped compared to the prior art, thereby simplifying the process.
다시말하면, 필드산화막의 마스크 공정 및 식각 공정의 추가적인 공정 없이 활성영역의 돌출되는 높이, 즉, 에피 실리콘막의 돌출되는 높이를 조절할 수 있게 되므로, 종래 대비 공정의 단순화를 이룰 수 있게 된다.In other words, it is possible to adjust the height of the protruding height of the active region, that is, the height of the epi silicon film, without the additional process of the mask process and etching process of the field oxide film, it is possible to simplify the process compared to the conventional.
도 4e를 참조하면, 상기 에피 실리콘막(490)을 포함하는 기판 결과물 상에 게이트 물질들, 바람직하게는, 게이트 절연막(491)과 게이트 도전막(492) 및 게이트 하드마스크막(493)을 차례로 형성한 후, 상기 게이트 물질들(493,492,491)을 식각하여 상기 에피 실리콘막(490)을 포함한 필드산화막(460) 상에 돌출된 에피 실리콘막을 감싸는 형태의 게이트(G)를 형성한다.Referring to FIG. 4E, gate materials, preferably, a
그런다음, 상기 게이트(G) 양측의 실리콘기판(410) 내에 소오스/드레인영역(미도시)을 형성하여, 이로 인해, 돌기형 트랜지스터를 제조한다. Then, a source / drain region (not shown) is formed in the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 돌기형 트랜지스터를 포함하는 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to fabricate a semiconductor device including the protruding transistor according to the embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은, 활성영역간의 소자분리용 필드산화막을 형성한 후, 활성영역의 필드산화막 부분을 식각함에 따라 활성영역간의 소자분리가 이뤄지게 되면서, 이를 통해, 실리콘기판의 필드영역 내에 필드산화막을 갭-필하여 활성 영역간의 소자분리를 형성하는 종래 기술의 갭-필 특성의 어려움을 해결할 수 있으므로, 안정적인 활성영역간의 소자분리를 형성할 수 있게 된다.As described above, according to the present invention, after forming the field oxide film for device isolation between the active regions, the device is separated between the active regions by etching the field oxide film portion of the active region, thereby, within the field region of the silicon substrate Since it is possible to solve the difficulty of the gap-fill characteristic of the prior art, which gap-fills a field oxide film to form device isolation between active regions, it is possible to form stable device isolation between active regions.
또한, 본 발명은 필드산화막의 마스크 공정 및 식각 공정의 추가적인 공정 없이 활성영역의 높이를 조절할 수 있게 되므로, 공정의 단순화를 이룰 수 있게 된다.In addition, the present invention can adjust the height of the active region without the additional process of the mask process and the etching process of the field oxide film, it is possible to simplify the process.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070016249A KR100960925B1 (en) | 2007-02-15 | 2007-02-15 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070016249A KR100960925B1 (en) | 2007-02-15 | 2007-02-15 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080076397A KR20080076397A (en) | 2008-08-20 |
| KR100960925B1 true KR100960925B1 (en) | 2010-06-04 |
Family
ID=39879661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070016249A KR100960925B1 (en) | 2007-02-15 | 2007-02-15 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100960925B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101019703B1 (en) * | 2008-10-14 | 2011-03-07 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR930022603A (en) * | 1992-04-17 | 1993-11-24 | 문정환 | Vertical channel MOSFET and its manufacturing method |
| KR20050030460A (en) * | 2003-09-26 | 2005-03-30 | 삼성전자주식회사 | Stacked isolation structure and method for fabricating the same |
| KR20070002787A (en) * | 2005-06-30 | 2007-01-05 | 매그나칩 반도체 유한회사 | Method for manufacturing semiconductor device |
| KR100672783B1 (en) * | 2004-10-30 | 2007-01-22 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100242379B1 (en) * | 1992-04-17 | 2000-02-01 | 김영환 | Vertical channel mosfet and manufacturing method thereof |
-
2007
- 2007-02-15 KR KR1020070016249A patent/KR100960925B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930022603A (en) * | 1992-04-17 | 1993-11-24 | 문정환 | Vertical channel MOSFET and its manufacturing method |
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| KR100672783B1 (en) * | 2004-10-30 | 2007-01-22 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| KR20070002787A (en) * | 2005-06-30 | 2007-01-05 | 매그나칩 반도체 유한회사 | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080076397A (en) | 2008-08-20 |
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