JP2011151650A - リセット装置 - Google Patents

Abstract

【課題】 従来より安価で簡単な回路構成で、確実に制御手段にリセット動作を実行させることができるリセット装置を提供する。
【解決手段】 制御手段にリセット信号を供給するリセット装置であって、ユーザによって操作可能である第１操作部及び第２操作部と、該第１操作部及び第２操作部が所定時間以上継続して同時に操作されているか否かを検出する検出部と、リセット信号を該制御手段に供給するリセット信号生成部とを備え、該第１操作部及び第２操作部が所定時間以上継続して同時に操作され、その後、同時に操作されなくなったときに、該リセット信号生成部がリセット信号を該制御手段に供給する。
【選択図】 図２

Description

本発明は、制御手段が暴走した際に、制御手段をユーザ操作によって強制的にリセット動作させるリセット装置に関する。

各種の電子機器に使用されるマイコンやＣＰＵ等の制御手段がプログラムの異常によって暴走した際には、ユーザ操作によって、制御手段をリセット動作させることで暴走状態から正常状態に復帰させる必要がある。従来は、主電源スイッチをオフしたり、ＡＣ電源コードを抜いたりして、電子機器の１次電源を一旦オフすることで、マイコンをリセット動作させて正常動作に復帰させる等の方法がある。しかし、フロント部に主電源スイッチを搭載していない場合、セッティング済みの電子機器では、背面部のＡＣ電源コードを抜き差しするのは非常に手間である。そこで、ユーザ操作で制御手段にリセット動作させることが望ましい。しかし、そのための操作キーを追加することで電子機器のデザインへの影響や、コストアップはできる限り避けるべきである。また、ユーザの誤操作によって容易にリセット操作ができるのも好ましくない。例えば、ユーザ操作によって電源キースイッチが所定時間以上継続して押下された際に、制御手段がリセット動作を実行する。しかし、ユーザは制御手段を強制リセットする意思がないにもかかわらず、誤操作によって電源キースイッチを所定時間以上継続して押下してしまった場合には、制御手段が誤ってリセット動作を実行してしまう。

下記特許文献１に記載のリセット装置は、電源ＫＥＹ０１がユーザから押下されることによりＯＮになると、電源ＫＥＹ０１における信号（電位）はＬｏｗになり、カウンタ１２が分周クロック１４に同期してカウントを開始する。この分周クロック１４は、Ｃｌｏｃｋ１５が分周回路１９により遅いクロックとされたものである。ここで、パルス幅設定値０３に予め格納されたカウント値を“ｎ”とすると、カウンタ１２でのカウント値が“ｎ”になったときに比較器１１がカウント値の一致を検知し、Ｌｏｗパルス（リセット信号）を発生させ、ＣＰＵ０６はリセットされる。この場合、ユーザの誤操作によって電源キースイッチを所定時間以上押下してしまった場合には、マイコンが誤ってリセット動作してしまう。

また、下記特許文献２に記載のリセット装置は、スイッチ同時押圧時間検出回路（ＯＲ，ＴＥ）を設け、スイッチ同時押圧時間検出回路で、電源スイッチ（Ｓ１）と、少なくとももう１個のスイッチ（Ｓ２）とが所定時間以上同時に押圧されたことを検出した時に、スイッチ同時押圧時間検出回路からリセット信号（／ＲＳＴ）をＣＰＵのリセット入力端子に出力して、ＣＰＵをリセットする。この場合、充放電回路（積分回路ＴＥ）の出力をそのままリセット信号としているため、所定時間でＣＰＵがリセットされない場合がある。例えば、電源スイッチ（Ｓ１）ともう１個のスイッチ（Ｓ２）とが長押しされ、その後スイッチ（Ｓ２）が押しなおされた場合、充放電回路が放電しきらない間にスイッチ（Ｓ２）が押しなおされたのであれば、押しなおしてから所定時間未満でＣＰＵがリセットされてしまう。

特開２００４−１４０４５７ 特開平１１−９５８７５

本発明は、上記の従来技術が有する問題を解決するためになされたものであり、その目的は、従来より安価で簡単な回路構成で、確実に制御手段にリセット動作を実行させることができるリセット装置を提供することである。

本発明の好ましい実施形態によるリセット装置は、制御手段にリセット信号を供給するリセット装置であって、ユーザによって操作可能である第１操作部及び第２操作部と、該第１操作部及び第２操作部が所定時間以上継続して同時に操作されているか否かを検出する検出部と、リセット信号を該制御手段に供給するリセット信号生成部とを備え、該第１操作部及び第２操作部が所定時間以上継続して同時に操作され、その後、該第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに、該リセット信号生成部がリセット信号を該制御手段に供給する。

本発明によれば、ユーザ操作によって、第１操作部及び第２操作部が所定時間継続して操作され、その後、第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに初めて制御手段にリセット信号が供給されるので、ユーザの誤操作による制御手段のリセット動作をより確実に防止することができる。また、ユーザによる第１操作部及び第２操作部の同時操作をやめるアクションと制御手段のリセット処理のタイミングとが揃うため、ユーザは制御手段がリセット動作を実行するタイミングを直感的に認識することができる。

さらに好ましい実施形態においては、上記検出部が、上記第１操作部及び第２操作部が同時に操作されているか否かを検出するＯＲ回路と、該第１操作部及び第２操作部が同時に操作されているときに充電され、該第１操作部又は第２操作部のうち少なくとも一方が操作されていないときに放電する充放電回路と、該充放電回路の充電電圧が所定電圧以上であるとき、第１レベルの生成出力信号を上記リセット信号生成部へ出力し、該充放電回路の充電電圧が所定電圧未満であるとき、第２レベルの生成信号を該リセット信号生成部へ出力するＮＯＴ回路とを有し；上記リセット信号生成部が、該ＮＯＴ回路から出力される生成信号が第１レベルから第２レベルになったときに、リセットパルスを該制御手段に供給する。

この構成によると、第１操作部及び第２操作部が同時に操作されているとき、充放電回路が充電され、充放電回路の充電電圧が所定電圧以上であるとき、ＮＯＴ回路がローレベルの生成信号をリセット信号生成部へ出力する。そして、第１操作部及び第２操作部のうち少なくとも一方が操作されなくなったとき、充放電回路が放電され、充放電回路の充電電圧が所定電圧未満になったとき、ＮＯＴ回路から出力される生成信号がローレベルからハイレベルにかわる。このとき、リセット信号生成部がリセットパルスを該制御手段に供給する。これによって、第１操作部及び第２操作部が所定時間継続して操作され、その後、第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに、制御手段へリセットパルスをリセット信号として供給することができる。

さらに好ましい実施形態においては、上記第１レベルがローレベルであり；上記第２レベルがハイレベルであり；上記ＯＲ回路が第１〜３ＮＡＮＤ回路を含み、該第１ＮＡＮＤ回路の第１及び第２入力端子が上記第１操作部と接続され、該第２ＮＡＮＤ回路の第１及び第２入力端子が上記第２操作部と接続され、該第３ＮＡＮＤ回路の第１入力端子が第１ＮＡＮＤ回路の出力端子と接続され、該第３ＮＡＮＤ回路の第２入力端子が第２ＮＡＮＤ回路の出力端子と接続され、該第３ＮＡＮＤ回路の出力端子が上記トランジスタのベースと接続され；上記ＮＯＴ回路が第４ＮＡＮＤ回路を含み、該第４ＮＡＮＤ回路の第１及び第２入力端子が上記充放電回路に接続され、該第４ＮＡＮＤ回路の出力端子が上記リセット信号生成部５へ接続される。

ＯＲ回路が３つのＮＡＮＤ回路で構成され、ＮＯＴ回路が１つのＮＡＮＤ回路で構成される。これによって、安価で入手しやすい、ＮＡＮＤ回路４回路入りのロジックＩＣ１つだけでＯＲ回路とＮＯＴ回路を構成することができ、リセット装置の回路構成を安価で簡単なものとすることができでる。

本発明によれば、ユーザ操作によって、第１操作部及び第２操作部が所定時間継続して操作され、その後、第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに初めて制御手段にリセット信号が供給されるので、ユーザの誤操作による制御手段のリセット動作をより確実に防止することができる。

本発明の好ましい実施形態によるリセット装置を示す概念図である。 本発明の好ましい実施形態によるリセット装置を示す回路図である。 本発明の好ましい実施形態によるリセット装置の動作を示すタイミングチャートである。

以下、本発明の好ましい実施形態について説明するが、本発明はこれらの実施形態には限定されない。図中同一又は相当部分には同一符号を付してその説明を援用する。図１は、本発明の好ましい実施形態によるリセット装置１の概念図である。リセット装置１は、第１操作部２と、第２操作部３と、検出部４と、リセット信号生成部５と、制御部６とを備えている。

リセット装置１は、ユーザ操作によって第１操作部２及び第２操作部３が同時に所定時間以上継続して操作され、その後、第１操作部２又は第２操作部３のうち少なくとも一方が操作されなくなったときに、制御部６（例えばマイコン）にリセット信号を供給する。

第１操作部２は、ユーザによって操作されるものであり、操作されていないときはハイレベルの操作信号（電圧）を検出部４に供給し、操作されているときはローレベルの操作信号（電圧）を検出部４に供給する。第２操作部３も、ユーザによって操作されるものであり、操作されていないときはハイレベルの操作信号（電圧）を検出部４に供給し、操作されているときはローレベルの操作信号（電圧）を検出部４に供給する。

検出部４は、第１操作部２及び第２操作部３が所定時間以上継続して同時に操作されているか否かを検出する。具体的には、検出部４は、第１操作部２又は第２操作部３のいずれかからハイレベルの操作信号が供給されているとき、又は、第１操作部２及び第２操作部３の同時操作がまだ所定時間以上継続されていないときに、第１操作部２及び第２操作部３が所定時間以上継続して同時に操作されていないことを検出し、リセット信号生成部５にハイレベルの生成信号（電圧）を供給する。また、検出部４は、第１操作部２及び第２操作部３からローレベルの操作信号が所定時間以上継続して供給されたとき、第１操作部２及び第２操作部３が所定時間以上継続して同時に操作されていることを検出し、その後、第１操作部２又は第２操作部３のいずれか一方からハイレベルの信号が供給されるまで、リセット信号生成部５にローレベルの生成信号（電圧）を供給する。

リセット信号生成部５は、供給される生成信号がローレベルからハイレベルに変わったとき（すなわち、同時操作されていた第１操作部２又は第２操作部３のうち少なくとも一方が操作されなくなったとき）、リセット信号を生成して制御部６のリセット端子ＲＥＳＥＴに供給する。制御部６は、リセット信号生成部５からリセット信号が供給されると、リセット動作を実行する。

以上のように、ユーザ操作によって、第１操作部及び第２操作部が所定時間以上継続して同時に操作され、その後、第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに初めて制御手段にリセット信号が供給されるので、ユーザの誤操作による制御手段のリセット動作をより確実に防止することができる。また、ユーザによる第１操作部及び第２操作部の同時操作をやめるアクションと制御手段のリセット処理のタイミングとが揃うため、ユーザは制御手段がリセット動作を実行するタイミングを直感的に認識することができる。

次に、本発明の好ましい実施形態によるリセット装置１について詳細に説明する。図２は、リセット装置１の詳細を示す回路図である。なお、本実施例では制御部６としてマイコンを用いて説明する。

第１操作部２は、キースイッチＳ１を含む。キースイッチＳ１の一端は接地電位に接続され、その他端は後述するＮＡＮＤ回路Ｑ３ａと、ＡＤコンバータ（図示せず）を介してマイコン６の割り込み端子（図示せず）とに接続されている。また、キースイッチＳ１の他端は、抵抗Ｒ１を介して電源電圧ＶＤＤが供給されている。キースイッチＳ１が押下されていないときには、ＮＡＮＤ回路Ｑ３ａにハイレベルの操作信号（電源電圧ＶＤＤ）が供給され、キースイッチＳ１が押下されているときには、ＮＡＮＤ回路Ｑ３ａにローレベルの操作信号（接地電位）が供給される。

第２操作部３は、キースイッチＳ２を含む。キースイッチＳ２の一端は接地電位に接続され、その他端は後述するＮＡＮＤ回路Ｑ３ｂと、ＡＤコンバータ（図示せず）を介してマイコン６の割り込み端子（図示せず）とに接続されている。また、キースイッチＳ２の他端は、抵抗Ｒ２を介して電源電圧ＶＤＤが供給されている。キースイッチＳ２が押下されていないときには、ＮＡＮＤ回路Ｑ３ｂにハイレベルの操作信号（電源電圧ＶＤＤ）が供給され、キースイッチＳ２が押下されているときには、ＮＡＮＤ回路Ｑ３ｂにローレベルの操作信号（接地電位）が供給される。

検出部４は、ＯＲ回路４１と、充放電回路４２と、ＮＯＴ回路４３とを備える。ＯＲ回路４１は３つのＮＡＮＤ回路Ｑ３ａ、Ｑ３ｂ、Ｑ３ｃを含む。ＮＡＮＤ回路Ｑ３ａの２つの入力端子はともに抵抗Ｒ１とキースイッチＳ１との接続ノードに接続され、ＮＡＮＤ回路Ｑ３ｂの２つの入力端子はともに抵抗Ｒ２とキースイッチＳ２との接続ノードに接続される。ＮＡＮＤ回路Ｑ３ｃは、一方の入力端子がＮＡＮＤ回路Ｑ３ａの出力端子と接続され、他方の入力端子がＮＡＮＤ回路Ｑ３ｂの出力端子に接続される。ＮＡＮＤ回路Ｑ３ｃの出力端子は充電回路４２のトランジスタＱ１のベースに接続される。従って、キースイッチＳ１かつＳ２が押下されている場合、すなわち、ＮＡＮＤ回路Ｑ３ａ、Ｑ３ｂにローレベルの操作信号が入力さている場合、ＯＲ回路４１は、ローレベルの出力信号を充電回路４２のトランジスタＱ１のベースに出力してトランジスタＱ１をオフ状態にし、それ以外の場合はハイレベルの出力信号をトランジスタＱ１のベースに出力してトランジスタＱ１をオン状態にする。

充放電回路４２は、トランジスタＱ１と、コンデンサＣ１と、抵抗Ｒ３、Ｒ４、Ｒ５とを含む。トランジスタＱ１のベースはＯＲ回路４１のＮＡＮＤＱ３ｃの出力端子と接続される。トランジスタＱ１のエミッタは接地され、コレクタは抵抗Ｒ５を介して抵抗Ｒ３とコンデンサＣ１との接続ノードに接続される。抵抗Ｒ３及び抵抗Ｒ４は直接接続される。コンデンサＣ１は抵抗Ｒ４と並列接続され、一端が抵抗Ｒ３及び抵抗Ｒ４の接続ノードとＮＯＴ回路４３とに接続され、他端は接地される。また、コンデンサＣ１は、抵抗Ｒ３を介して電源電圧ＶＤＤが供給されることで充電され、その充電電圧がＮＯＴ回路４３へ供給される。従って、トランジスタＱ１がオフ状態の場合（キースイッチＳ１かつＳ２が押下されている場合）、コンデンサＣ１は充電される。キースイッチＳ１及びＳ２が同時に継続して押下されると、コンデンサＣ１は充電され続け、充電電圧が所定電圧を超えてハイレベルになる。コンデンサＣ１の充電電圧がハイレベルになるまでの時間は、コンデンサＣ１及び抵抗Ｒ３の時定数によって決まる。また、トランジスタＱ１がオン状態の場合（キースイッチＳ１又はＳ２の少なくとも一方が押下されていない場合）、コンデンサＣ１が放電され、充電電圧が所定電圧未満でローレベルとなる。

ＮＯＴ回路４３はＮＡＮＤ回路Ｑ３ｄを含み、ＮＡＮＤ回路Ｑ３ｄの２つの入力端子がともに抵抗Ｒ３とコンデンサＣ１との接続ノードに接続され、出力端子がリセット信号生成部５へ接続される。コンデンサＣ１の充電電圧がハイレベルになると、ＮＯＴ回路４３はローレベルの生成信号（電圧）をリセット信号生成部５へ出力する。また、コンデンサＣ１の充電電圧がローレベルになると、ＮＯＴ回路４３はハイレベルの生成信号（電圧）をリセット信号生成部５へ出力する。なお、抵抗Ｒ４はＮＡＮＤ回路Ｑ３ｄの入力電圧を調整するためのものである。抵抗Ｒ５はトランジスタＱ１のための過電流防止用の抵抗である。

リセット信号生成部５は、トランジスタＱ２と、コンデンサＣ２（電解コンデンサ）と、ダイオードＤ１と、抵抗Ｒ６、Ｒ７とを備える。検出部４から出力される生成信号は、コンデンサＣ２及び抵抗Ｒ６を介して、トランジスタＱ２のベースに与えられる。トランジスタＱ２のエミッタは接地される。トランジスタＱ２のコレクタは、マイコン６のリセット端子ＲＥＳＥＴに接続される。また、トランジスタＱ２のコレクタは、抵抗Ｒ７を介して電源電圧ＶＤＤが供給されており、リセット端子ＲＥＳＥＴにも同様に電源電圧ＶＤＤが供給されている。トランジスタＱ２のエミッタと抵抗Ｒ６との接続ノードには、ダイオードＤ１が逆方向に接続され、アノード端子が接地される。リセット信号生成部５は、検出部４から出力される生成信号の電圧の上昇率（ローレベルからハイレベルへの変化）を検出し、マイコン６のリセット端子ＲＥＳＥＴにリセットパルスを出力する（詳細は後述）。なお、マイコン６のリセット端子ＲＥＳＥＴは、別のリセット回路（例えば、パワーオンリセット回路等）からもリセット信号が供給される。また、抵抗Ｒ６は過電流防止用の抵抗である。抵抗Ｒ７はプルアップ抵抗である。

以上のような回路構成を有する本実施例では、第１操作部２及び第２操作部３が同時に操作されているとき、充放電回路４２が充電され、充放電回路４２の充電電圧が所定電圧以上であるとき、ＮＯＴ回路４３がローレベルの生成信号をリセット信号生成部５へ出力する。そして、第１操作部２及び第２操作部３が同時に操作されなくなったとき、充放電回路４２が放電され、充放電回路４２の充電電圧が所定電圧未満になったとき、ＮＯＴ回路４３から出力される生成信号がローレベルからハイレベルにかわる。このとき、リセット信号生成部５がリセットパルスをマイコン６に供給する。これによって、第１操作部２及び第２操作部３が所定時間以上継続して同時に操作され、その後、第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに、マイコン６へリセットパルスをリセット信号として供給することができる。

また、本実施例では、ＯＲ回路４１が３つのＮＡＮＤ回路Ｑ３ａ、Ｑ３ｂ、Ｑ３ｃで構成され、ＮＯＴ回路４３をＮＡＮＤ回路Ｑ３ｄが構成される。これによって、安価で入手しやすい、ＮＡＮＤ回路４回路入りのロジックＩＣ１つだけでＯＲ回路とＮＯＴ回路を構成することができ、リセット装置の回路構成を安価で簡単なものとすることができでる。

次に、以上の構成を有するリセット装置１の動作について図３を参照して説明する。図３は、リセット装置１の動作を示すタイミングチャートである。時刻ｔ１までキースイッチＳ１及びＳ２の操作はなく、抵抗Ｒ１の一端Ｋ１の電圧は抵抗Ｒ１を介して電源電圧ＶＤＤが供給されるため、ハイレベルである。また、抵抗Ｒ２の一端Ｋ２の電圧も抵抗Ｒ２を介して電源電圧ＶＤＤが供給されるため、ハイレベルである。従って、ＮＡＮＤ回路Ｑ３ｃの出力端子Ａの電圧はハイレベルであり、トランジスタＱ１はオン状態であるので、コンデンサＣ１の一端Ｂの電圧は接地電位（０Ｖ）となり、ローレベルである。このとき、ＮＡＮＤ回路Ｑ３ｄの出力端子Ｃはハイレベルである。キースイッチＳ１及びＳ２の操作がない定常状態ではコンデンサＣ２の充電が完了しており、トランジスタＱ２のベース−エミッタ間電圧が導通開始電圧未満でトランジスタＱ２がオフ状態であるから、リセット端子ＲＥＳＥＴは抵抗Ｒ７を介して電源電圧ＶＤＤが供給されるのでハイレベルである。

時刻ｔ１にキースイッチＳ１が押下されると、Ｋ１点は接地電位（０Ｖ）に接続されるので、Ｋ１点の電圧がハイレベルからローレベルになる。そして時刻ｔ２にキースイッチＳ２も押下されると、Ｋ２点は接地電位（０Ｖ）に接続されるので、Ｋ２点の電圧がハイレベルからローレベルになる。このとき、点Ａの電圧はハイレベルからローレベルになる。これによって、トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧未満になり、トランジスタＱ１がオフ状態になる。その結果、抵抗Ｒ３を介して供給される電源電圧ＶＤＤによって、抵抗Ｒ３、コンデンサＣ１の各値によって決定される時定数に従って、コンデンサＣ１が充電されるので、Ｂ点の電圧が上昇する。そして時刻ｔ３にＢ点の電圧が所定電圧を超えてハイレベルになると、ＮＡＮＤ回路Ｑ３ｄの出力端子Ｃの電圧が、ハイレベルからローレベルになる。

そして時刻ｔ４にキースイッチＳ２が押下されなくなると、Ｋ２点の電圧がローレベルからハイレベルになるとともに、Ａ点の電圧もローレベルからハイレベルになる。トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧以上になると、トランジスタＱ１がオン状態になる。その結果、コンデンサＣ１が放電され、Ｂ点の電圧がハイレベルからローレベルになる。また、Ｃ点の電圧はローレベルからハイレベルになるので、コンデンサＣ２が充電され、トランジスタＱ２のベース−エミッタ間電圧が導通開始電圧以上となり、トランジスタＱ２がオン状態となる。その結果、マイコン６のリセット端子ＲＥＳＥＴが接地電位に接続され、０Ｖとなる。そして時刻ｔ５にコンデンサＣ２の充電が終了すると、トランジスタＱ２のベース−エミッタ間電圧が低下し、トランジスタＱ２はオフ状態となる。これによってトランジスタＱ２のコレクタ電位が上昇するので、リセット端子ＲＥＳＥＴの電圧がハイレベルとなる。つまり、１ショットパルスがリセット信号生成部５からリセット端子ＲＥＳＥＴに出力される。このように、マイコン６はこのリセットパルスが入力されることによってリセット動作を実行することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態には限定されない。つまり、上記回路の接続構成は本発明を実現するための一例に過ぎないが、本例の回路構成を採用することで、より簡単な回路構成で上記効果をきわめて良好に達成することができる。

なお、リセットパルスが出力されるのに必要なキースイッチＳ１、Ｓ２を同時に押下し続ける時間は抵抗Ｒ３、コンデンサＣ１の時定数により決まるが、抵抗Ｒ３、コンデンサＣ１の各値は、容易にリセット動作が実行されないために、充電電圧がＮＡＮＤＱ３ｄで規定される入力のハイレベル電圧に到達するまでに数秒程度かかるように決めるのが好ましい。

本発明は、マイコン等の制御手段を備えるＡＶ機器等の電子機器に好適に採用され得る。

１ リセット装置
２ 第１操作部
３ 第２操作部
４ 検出部
４１ ＯＲ回路
４２ 充放電回路
４３ ＮＯＴ回路
５ リセット信号生成部
６ 制御部（マイコン）
Ｓ１、Ｓ２ キースイッチ
Ｒ１〜Ｒ７ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｑ１、Ｑ２ トランジスタ
Ｑ３ ＮＡＮＤ回路

Claims (3)

1. 制御手段にリセット信号を供給するリセット装置であって、
   ユーザによって操作可能である第１操作部及び第２操作部と、
   該第１操作部及び第２操作部が所定時間以上継続して同時に操作されているか否かを検出する検出部と、
   リセット信号を該制御手段に供給するリセット信号生成部とを備え、
   該第１操作部及び第２操作部が所定時間以上継続して同時に操作され、その後、該第１操作部又は第２操作部のうち少なくとも一方が操作されなくなったときに、該リセット信号生成部がリセット信号を該制御手段に供給する、リセット装置。
2. 前記検出部が、
   前記第１操作部及び第２操作部が同時に操作されているか否かを検出するＯＲ回路と、
   該第１操作部及び第２操作部が同時に操作されているときに充電され、該第１操作部又は第２操作部のうち少なくとも一方が操作されていないときに放電する充放電回路と、
   該充放電回路の充電電圧が所定電圧以上であるとき、第１レベルの生成出力信号を前記リセット信号生成部へ出力し、該充放電回路の充電電圧が所定電圧未満であるとき、第２レベルの生成信号を該リセット信号生成部へ出力するＮＯＴ回路とを有し；
   前記リセット信号生成部が、
   該ＮＯＴ回路から出力される生成信号が第１レベルから第２レベルになったときに、リセットパルスを該制御手段に供給する、請求項１に記載のリセット装置。
3. 前記第１レベルがローレベルであり；
   前記第２レベルがハイレベルであり；
   前記ＯＲ回路が第１〜３ＮＡＮＤ回路を含み、
   該第１ＮＡＮＤ回路の第１及び第２入力端子が前記第１操作部と接続され、
   該第２ＮＡＮＤ回路の第１及び第２入力端子が前記第２操作部と接続され、
   該第３ＮＡＮＤ回路の第１入力端子が第１ＮＡＮＤ回路の出力端子と接続され、
   該第３ＮＡＮＤ回路の第２入力端子が第２ＮＡＮＤ回路の出力端子と接続され、
   該第３ＮＡＮＤ回路の出力端子が前記トランジスタのベースと接続され；
   前記ＮＯＴ回路が第４ＮＡＮＤ回路を含み、
   該第４ＮＡＮＤ回路の第１及び第２入力端子が前記充放電回路に接続され、
   該第４ＮＡＮＤ回路の出力端子が前記リセット信号生成部５へ接続される、請求項２に記載のリセット装置。

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