JP2011135702A - スイッチング電源装置 - Google Patents

Abstract

【課題】ＡＣ入力のＯＦＦ直後に、電解コンデンサに蓄積された電荷を、速やかに放電することを可能とする、スイッチング電源装置を実現する。
【解決手段】１次巻線ｎ１側の回路の所望位置に印加される電圧値を検知するＡＣＤＥＴ回路６と、電解コンデンサＣ１に対して並列に接続された放電回路と、を備える。放電回路は、電解コンデンサＣ１を放電させるための放電素子１と、切替スイッチ４と、の直列回路である。切替スイッチ４は、ＡＣＤＥＴ回路６が電圧値の低下を検知したときに、短絡されるものである。
【選択図】図１

Description

本発明は、ＡＣ（Alternating Current：交流）入力から直流電圧を出力する、事務機器および民生用機器（特に装置）、特に、ＡＣ入力に常時接続され、待機時に省エネルギー化が要求される、液晶ＴＶをはじめとする表示装置等の民生用機器における、スイッチング電源装置に関するものである。

液晶ＴＶをはじめとする、表示装置用の電源等の、常時ＡＣ入力に接続されたままのスイッチング電源装置２００については、待機（低消費電力駆動）時の省エネルギー化が要求されている。この種のスイッチング電源装置２００は、待機時専用のサブ電源が、メイン電源と別に設けられる。そして、待機時には、強制的にメイン電源の動作を停止させ、待機電源であるサブ電源により、装置側電力が供給される。

ところが、上記スイッチング電源装置２００は、待機時にメイン電源が強制的に停止されたときに、ＡＣ整流電圧を平滑する電解コンデンサＣ１に、１００Ｖ以上の高い電荷が残ったままになる。この結果、工程での検査終了後作業者が該スイッチング電源装置２００を移動させるときに、または、サービスマンが修理のため該スイッチング電源装置２００を取り外したときに、誤って電解コンデンサＣ１に触れて感電し、そのショックで該スイッチング電源装置２００を落して破損させてしまう虞がある。さらに、スイッチング電源装置２００同士、または、スイッチング電源装置２００と他のセットとが接触した場合には、最悪、セットまたはスイッチング電源装置２００が、電解コンデンサＣ１に触れて破壊されてしまう虞がある。

そこで、上記の虞を低減するために、一般的に行われる対応として、上記スイッチング電源装置２００では、電解コンデンサＣ１に対して並列に抵抗３０を挿入し、ＡＣ入力のＯＦＦ後は、抵抗３０を通じて、電解コンデンサＣ１に蓄積された電荷が放電される（以上、図１８参照）。

特許文献１には、１次側回路の平滑コンデンサと並列に、電源スイッチを切ることに連動して作動する放電回路が接続された、スイッチング電源が開示されている。

実開昭６３−４１８４号公報（１９８８年１月１２日公開）

富士スイッチング電源制御用ＩＣ 力率改善用ＩＣ ＦＡ５５００Ａ／ＦＡ５５０１Ａ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ ２００２年７月 富士電機（株） 電子カンパニー ＩＣ開発部 著

しかしながら、図１８に示したスイッチング電源装置２００の構成では、待機時に抵抗３０に、ＡＣ入力を整流および平滑した、１４０Ｖ以上の高いＤＣ（Direct Current：直流）電圧が印加される。このとき、抵抗３０としては、印加されたＤＣ電圧に対する自身の発熱量の関係上、数１０ｋΩ〜数１００ｋΩ程度の、大きな抵抗値のものしか挿入できない。この場合、例えば、抵抗３０の抵抗値が１００ｋΩであり、電解コンデンサＣ１の静電容量が１０００μＦであるとすると、抵抗３０および電解コンデンサＣ１からなるＣＲ回路の時定数は、１００ｓｅｃとなる。従って、ＡＣ入力のＯＦＦ直後しばらくは、電解コンデンサＣ１に高い電圧が残っている。

さらに、上記スイッチング電源装置２００において、待機時に要求される消費電力は、０．１Ｗ以下が要求されることから、そもそも図１８に示したスイッチング電源装置２００の構成では、抵抗３０の挿入が困難である場合が多い。例えば、入力電圧が１００ＶのＡＣ電圧である場合、入力された交流電圧を整流するブリッジダイオードＢＤ１の出力電圧は、約１４１Ｖとなる。この場合、抵抗３０の抵抗値が１００ｋΩであるとすると、消費電力は、１４１Ｖ×１４１Ｖ／１００×１０^３Ω≒０．１９Ｗとなり、０．１Ｗを上回ってしまう。消費電力を０．１Ｗ以下にするためには、１００ｋΩよりもさらに大きな抵抗値を有する抵抗３０を使用する必要があり、上述した放電時間（時定数）に係る問題を考慮すると、抵抗３０の挿入は実質困難である。

以上のことから、従来技術に係るスイッチング電源装置では、ＡＣ入力のＯＦＦ直後に、電解コンデンサに蓄積された電荷を、速やかに放電するのが困難であるという問題が発生する。特に、高調波対応のＰＦＣ（Power Factor Correction：力率改善）回路を設けたスイッチング電源装置は、電解コンデンサに印加される電圧が４００Ｖ以上に達し、これがＡＣ入力のＯＦＦ直後において、長時間放電されずに残っていることは、非常に危険である。

また、特許文献１に開示されたスイッチング電源は、電源スイッチのＯＦＦと、放電回路の作動とを連動させているため、この電源スイッチがＯＦＦされないと、放電が開始されない。

本発明は、上記の問題に鑑みて為された発明であり、その目的は、ＡＣ入力のＯＦＦ直後に、電解コンデンサに蓄積された電荷を、速やかに放電することを可能とする、スイッチング電源装置を提供することにある。

本発明のスイッチング電源装置は、上記の問題を解決するために、入力された交流電圧を整流する整流回路と、上記整流回路が整流した電圧を平滑化する電解コンデンサと、１次巻線および２次巻線を有しており、該１次巻線に印加された上記電解コンデンサからの電圧を、該２次巻線に伝達する変換トランスと、上記１次巻線側の回路の所望位置に印加される電圧値を検知する検知回路と、上記電解コンデンサに対して並列に接続された放電回路と、を備え、上記放電回路は、上記電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、上記切替スイッチは、上記検知回路が上記電圧値の低下を検知したときに、短絡されるものであることを特徴としている。

上記の構成によれば、スイッチング電源装置に交流電圧が入力されていないことを検知回路で検知し、この結果を利用して、切替スイッチを短絡させ、これにより、放電素子に対して並列に接続された電解コンデンサを、放電素子により放電させることができる。

また、切替スイッチは、例えば検知回路の検知結果を利用して開放させることで、単純な構成により、電解コンデンサを含む閉回路から放電素子を切り離すことができる。このとき、スイッチング電源装置では、放電素子での電力損失の発生を抑制することが可能である。このため、放電素子としては、抵抗値の比較的小さい抵抗を使用することが可能になる。結果、電解コンデンサおよび放電素子からなるＣＲ回路の時定数を低減させることができるため、ＡＣ入力のＯＦＦ直後に、電解コンデンサに蓄積された電荷を、速やかに放電することが可能になる。

さらに、上記の構成によれば、検知回路の検知結果と、放電回路の作動とを連動させる構成になっているため、電源スイッチがＯＦＦされなくても、さらには、電源スイッチを備えていない場合であっても、放電を行うことが可能である。

また、本発明のスイッチング電源装置は、上記検知回路は、上記スイッチング電源装置に入力された上記交流電圧の値を検知することを特徴としている。

また、本発明のスイッチング電源装置は、上記検知回路は、上記整流回路が整流した電圧の値を検知することを特徴としている。

また、本発明のスイッチング電源装置は、上記整流回路と上記電解コンデンサとの間に接続された力率改善回路を備え、上記検知回路は、上記力率改善回路が出力する電圧の値を検知することを特徴としている。

上記の各構成によれば、検知回路により、各々対応する電圧値の低下を検知することで、スイッチング電源装置に交流電圧が入力されていないことを検知することができる。

また、本発明のスイッチング電源装置は、上記整流回路と上記電解コンデンサとの間に接続された力率改善回路を備え、上記力率改善回路は、自身の出力電流の波形を、上記スイッチング電源装置に入力された上記交流電圧の波形に近似させるために用いられる波形検出抵抗を備え、上記波形検出抵抗は、上記放電素子に流用されていることを特徴としている。

上記の構成によれば、力率改善回路の波形検出抵抗と、放電素子とが共用されているため、回路規模の削減を図ることができる。

また、本発明のスイッチング電源装置は、上記検知回路は、上記力率改善回路が出力する電圧の値を検知することを特徴としている。

上記の構成によれば、検知回路により、力率改善回路が出力する電圧の値を検知することで、スイッチング電源装置に交流電圧が入力されていないことを検知することができる。

本発明のスイッチング電源装置は、上記の問題を解決するために、入力された交流電圧を整流するメイン整流回路と、該メイン整流回路が整流した電圧を平滑化するメイン電解コンデンサと、を備えたメイン電源と、上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、上記サブ整流回路が整流した電圧の値を検知する検知回路と、上記メイン電解コンデンサに対して並列に接続された放電回路と、を備え、上記放電回路は、上記メイン電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、上記切替スイッチは、上記検知回路が電圧値の低下を検知したときに、短絡されるものであることを特徴としている。

上記の構成によれば、通常動作時用のメイン電源と、待機（低消費電力駆動）時専用のサブ電源とを具備するスイッチング電源装置において、上述した本発明の各スイッチング電源装置と同様に、ＡＣ入力のＯＦＦ直後に、メイン電解コンデンサに蓄積された電荷を、速やかに放電することが可能である。

また、本発明のスイッチング電源装置は、上記メイン整流回路と上記メイン電解コンデンサとの間に接続された力率改善回路を備え、上記力率改善回路は、自身の出力電流の波形を、上記スイッチング電源装置に入力された上記交流電圧の波形に近似させるために用いられる波形検出抵抗を備え、上記波形検出抵抗は、上記放電素子に流用されていることを特徴としている。

上記の構成によれば、メイン電源とサブ電源とを具備するスイッチング電源装置において、力率改善回路の波形検出抵抗と、放電素子とが共用されているため、回路規模の削減を図ることができる。

本発明のスイッチング電源装置は、上記の問題を解決するために、入力された交流電圧を整流した電圧を平滑化するメイン電解コンデンサを備えたメイン電源と、上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、上記サブ整流回路が整流した電圧の値を検知する検知回路と、上記検知回路が電圧値の低下を検知したときに短絡されることで、上記メイン電解コンデンサと上記サブ整流回路の出力端とを短絡させる切替スイッチと、を備えることを特徴としている。

上記の構成によれば、メイン電源とサブ電源とを具備するスイッチング電源装置において、スイッチング電源装置に交流電圧が入力されていないことを検知回路で検知し、この結果を利用して、切替スイッチを短絡させ、これにより、メイン電解コンデンサに蓄積された電荷を、サブ電源から放電させることができる。

上記の構成によれば、上述した本発明の各スイッチング電源装置と同様に、ＡＣ入力のＯＦＦ直後に、メイン電解コンデンサに蓄積された電荷を、速やかに放電することが可能である。加えて、上記の構成によれば、放電素子が不要になるため、回路規模の削減を図ることが可能になると共に、さらに時定数を低減させることができるようになることから、より速やかな放電が可能になる。

また、本発明のスイッチング電源装置は、上記切替スイッチは、上記検知回路が電圧値の低下を検知しないときに、開放されるものであることを特徴としている。

上記の構成によれば、切替スイッチを、検知回路が電圧値の低下を検知しないときに開放させることで、単純な構成により、電解コンデンサ（または、メイン電解コンデンサ）を含む閉回路から放電素子を切り離すことができる。このとき、スイッチング電源装置では、放電素子での電力損失の発生を抑制することが可能である。このため、放電素子としては、抵抗値の比較的小さい抵抗を使用することが可能になる。結果、電解コンデンサ（または、メイン電解コンデンサ）および放電素子からなるＣＲ回路の時定数を低減させることができるため、ＡＣ入力のＯＦＦ直後に、電解コンデンサ（または、メイン電解コンデンサ）に蓄積された電荷を、速やかに放電することが可能になる。

但し、切替スイッチの開放は、放電素子を用いていない場合であっても、切替スイッチが設けられた経路での電力損失の発生を抑制することができるため、効果的である。

以上の通り、本発明のスイッチング電源装置は、入力された交流電圧を整流する整流回路と、上記整流回路が整流した電圧を平滑化する電解コンデンサと、１次巻線および２次巻線を有しており、該１次巻線に印加された上記電解コンデンサからの電圧を、該２次巻線に伝達する変換トランスと、上記１次巻線側の回路の所望位置に印加される電圧値を検知する検知回路と、上記電解コンデンサに対して並列に接続された放電回路と、を備え、上記放電回路は、上記電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、上記切替スイッチは、上記検知回路が上記電圧値の低下を検知したときに、短絡されるものである。

また、本発明のスイッチング電源装置は、入力された交流電圧を整流するメイン整流回路と、該メイン整流回路が整流した電圧を平滑化するメイン電解コンデンサと、を備えたメイン電源と、上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、上記サブ整流回路が整流した電圧の値を検知する検知回路と、上記メイン電解コンデンサに対して並列に接続された放電回路と、を備え、上記放電回路は、上記メイン電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、上記切替スイッチは、上記検知回路が電圧値の低下を検知したときに、短絡されるものである。

さらに、本発明のスイッチング電源装置は、入力された交流電圧を整流した電圧を平滑化するメイン電解コンデンサを備えたメイン電源と、上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、上記サブ整流回路が整流した電圧の値を検知する検知回路と、上記検知回路が電圧値の低下を検知したときに短絡されることで、上記メイン電解コンデンサと上記サブ整流回路の出力端とを短絡させる切替スイッチと、を備える。

従って、本発明のスイッチング電源装置は、ＡＣ入力のＯＦＦ直後に、電解コンデンサに蓄積された電荷を、速やかに放電することが可能であるという効果を奏する。

第１例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第２例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第３例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第４例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第５例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第６例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第７例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第８例目の、本発明のスイッチング電源装置の構成を示す回路図である。 ＡＣＤＥＴ回路の基本構成の一例を示す回路図である。 第９例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１０例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１１例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１２例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１３例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１４例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１５例目の、本発明のスイッチング電源装置の構成を示す回路図である。 第１６例目の、本発明のスイッチング電源装置の構成を示す回路図である。 従来技術に係るスイッチング電源装置の構成を示す回路図である。

〔前提となる技術〕
まずは、本発明の前提となる、スイッチング電源装置の基本構成について、図１８を参照して説明する。

図１８に示すスイッチング電源装置２００は、その出力端が負荷５に接続されている。このスイッチング電源装置２００は、ブリッジダイオード（整流回路）ＢＤ１、抵抗３０、電解コンデンサＣ１、変換トランスＴ１、スイッチング素子Ｑ１、出力制御回路３、ダイオードＤ１、出力平滑コンデンサＣ２、ＡＣＤＥＴ回路（検知回路）６および７を備えている。

図１８に示すスイッチング電源装置２００には例えば、図示しない商用電源から、１００Ｖの交流電圧が入力される。この商用電源からの交流電圧は通常、誤差５Ｖ以内、すなわち、９５Ｖ〜１０５Ｖの範囲内で、電源入力端子ＡＣ・ＡＣから入力される。

電源入力端子ＡＣ・ＡＣから本発明に係るスイッチング電源装置に入力された交流電圧は、ブリッジダイオードＢＤ１に印加される。ブリッジダイオードＢＤ１は、例えば４つのダイオードを一組にしたブリッジ回路である。ブリッジダイオードＢＤ１は、本発明に係るスイッチング電源装置に入力された交流電圧をブリッジ整流して、脈流電圧として出力する。

電解コンデンサＣ１は、ブリッジダイオードＢＤ１と変換トランスＴ１との間に、２本（高レベル側および低レベル側）の電源ラインに対して並列に接続されている。

ブリッジダイオードＢＤ１から出力された脈流電圧は、０Ｖから（入力された交流電圧の最大値）Ｖまでのレベル差を有するため、安定化された直流電圧としての使用は困難である。

そこで、ブリッジダイオードＢＤ１から出力された脈流電圧は、電解コンデンサＣ１に印加される。電解コンデンサＣ１は、印加された脈流電圧のレベルが高い場合に、該脈流電圧により充電される一方、印加された脈流電圧のレベルが低い場合に、該充電により蓄積された電荷を放電する。こうして、電解コンデンサＣ１は、ブリッジダイオードＢＤ１が整流した結果得られた脈流電圧の平滑化を行い、平滑化された直流電圧を出力する。

スイッチング素子Ｑ１のソース端子は低レベル側の電源ラインに、スイッチング素子Ｑ１のドレイン端子は変換トランスＴ１の１次巻線ｎ１に、それぞれ接続されている。

スイッチング素子Ｑ１は、出力制御回路３によって、導通および非導通の制御（スイッチング）が行われるものである。スイッチング素子Ｑ１の導通時には、電解コンデンサＣ１にて平滑化された直流電圧が、変換トランスＴ１の１次巻線ｎ１に印加され、これにより、１次巻線ｎ１に励磁エネルギーと呼ばれるエネルギーが蓄積される。そしてその後、スイッチング素子Ｑ１が非導通になると、蓄積された励磁エネルギーは、交流電圧として、変換トランスＴ１の２次巻線ｎ２に伝達される。

なお、図１８、およびその他の各図に示す本発明に係るスイッチング電源装置では、スイッチング素子Ｑ１として、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を使用する具体例を示しているが、スイッチング素子Ｑ１は、スイッチング機能を有しているものであれば特に限定されず、バイポーラトランジスタ等の、他のタイプのスイッチング素子が使用されてもよい。

変換トランスＴ１は、１次巻線ｎ１および２次巻線ｎ２の、２つの巻線を有する高周波トランスであり、上述したとおり、１次巻線ｎ１に印加された電解コンデンサＣ１からの直流電圧を、スイッチング素子Ｑ１のスイッチングに応じて、交流電圧として２次巻線ｎ２に伝達する機能を有している。

ダイオードＤ１は、２次巻線ｎ２に伝達された電圧を整流する。出力平滑コンデンサＣ２は、ダイオードＤ１が整流した電圧を平滑化して、安定化された直流電圧として出力する。出力平滑コンデンサＣ２から出力された直流電圧は、負荷５に供給される。なお、負荷５は例えば、液晶ＴＶをはじめとする表示装置の、制御回路、バックライト用ＬＥＤ駆動装置、またはバックライト用インバータ回路等である。

出力制御回路３は、本発明に係るスイッチング電源装置が負荷５に供給する直流電圧のレベルに基づき、ＭＯＳＦＥＴであるスイッチング素子Ｑ１のゲート端子に制御電圧を印加することで、スイッチング素子Ｑ１の導通および非導通を制御する。このとき例えば、制御電圧は、パルス信号であり、かつ、負荷５に供給する直流電圧値が高すぎる場合にスイッチング素子Ｑ１の導通期間を短くすると共に、同直流電圧値が低すぎる場合に同導通期間を長くするように、周波数またはデューティー比が逐次制御されるものであればよい。他にも、出力制御回路３は、出力電流が不要に大きくなることを抑制する機能を有していてもよい。出力制御回路３は、周知の制御ＩＣ（Integrated Circuit：集積回路）で十分に実現可能なものであるため、これ以上の詳細な説明を省略する。

抵抗３０は、ブリッジダイオードＢＤ１と電解コンデンサＣ１との間に、電解コンデンサＣ１と同様に、２本の電源ラインに対して並列に接続されている。さらに、抵抗３０と電解コンデンサＣ１とは、並列接続の関係となっている。抵抗３０は、電解コンデンサＣ１との間で閉回路を構成しており、電解コンデンサＣ１に蓄積された電荷を放電することを目的に設けられている。

ＡＣＤＥＴ（Alternating Current DETect）回路６は、高レベル側の電源入力端子ＡＣとブリッジダイオードＢＤ１との間に、これらに対して並列に接続されており、１次巻線ｎ１側（１次巻線ｎ１よりも電源入力端子ＡＣ・ＡＣ側）に備えられている。ＡＣＤＥＴ回路７は、２次巻線ｎ２側（２次巻線ｎ２よりも負荷５側）に備えられており、ＡＣＤＥＴ回路６と電気的に接続されている。

ＡＣＤＥＴ回路６は、本発明に係るスイッチング電源装置に入力された交流電圧の値（レベル）を検知することで、該交流電圧が本発明に係るスイッチング電源装置に入力されているか否かを検知して、この検知結果を示す信号を、ＡＣＤＥＴ回路７に伝達する。ＡＣＤＥＴ回路７は、ＡＣＤＥＴ回路６から伝達された信号を、該検知結果を示すＡＣＤＥＴ出力として、２次巻線ｎ２側に出力する。ＡＣＤＥＴ回路６および７は例えば、液晶ＴＶをはじめとする表示装置用の電源に、設けられている場合が多い。

なお、図１８、さらには、後述する図１〜図５において、ＡＣＤＥＴ回路６とＡＣＤＥＴ回路７とは、互いが接続関係にある旨を明確に示すために、点線により結んでいるが、実際は、図９〜図１４に示すとおり、これらはフォトカプラＰＣ１０およびＰＣ１０を介して、配線無しで接続されているのが一般的である。ＡＣＤＥＴ回路６および７の詳細については、図９に係る説明以降で述べるとする。

図１８に示したスイッチング電源装置２００の構成では、交流電圧の入力が無くなった直後に、電解コンデンサＣ１に蓄積された電荷を、速やかに放電するのが困難であるという問題が発生する。特に、高調波対応のＰＦＣ回路１３を設けたスイッチング電源装置１０３（図３参照）は、電解コンデンサＣ１に印加される電圧が４００Ｖ以上に達し、このような高電圧が、交流電圧の入力が無くなった直後において、長時間放電されずに残っていることは、非常に危険である。

〔実施の形態１〕
ここからは、本発明のスイッチング電源装置に係る具体的な構成例について順次説明していくが、以下の説明では、便宜上、上述した図１８に示すスイッチング電源装置２００と異なる事項についてのみ、説明を行う。

図１に示すスイッチング電源装置１０１は、図１８に示すスイッチング電源装置２００に備えられていた抵抗３０のかわりに、スイッチ駆動回路２および放電回路を備えて構成されたものである。

また、放電回路は、放電素子１と切替スイッチ４との直列回路である。放電回路は、抵抗３０（図１８参照）と同様に、ブリッジダイオードＢＤ１と電解コンデンサＣ１との間に、２本の電源ラインに対して並列に接続されている。そして、放電回路と電解コンデンサＣ１とは、並列接続の関係となっている。

放電素子１は、切替スイッチ４が短絡されることで、電解コンデンサＣ１との間で閉回路を構成する。該閉回路が構成されている場合、放電素子１は、電解コンデンサＣ１に蓄積された電荷を放電する機能を有している。一方、放電素子１は、切替スイッチ４が開放されている場合、該閉回路から切り離され、この場合、電解コンデンサＣ１の放電を行うための回路としての機能を具備しない。

なお、放電素子１の具体例としては、図１８に示すスイッチング電源装置２００と同様である１つの抵抗、または、複数の抵抗を直列および／または並列に接続したもの等が挙げられる。

切替スイッチ４は、単純かつ一般的な構成の、ａ接点動作を行う単極のスイッチである。放電素子１の一端と電解コンデンサＣ１の一端とが常時接続されている図１の構成を想定した場合、切替スイッチ４は、放電素子１の他端と電解コンデンサＣ１の他端とを接続するか否かを切り替える。なお、切替スイッチ４の短絡時に、放電素子１の他端と電解コンデンサＣ１の他端とが接続され、切替スイッチ４の開放時に、放電素子１の他端と電解コンデンサＣ１の他端とが切り離されるのは言うまでもない。

ＡＣＤＥＴ回路６は、図１８に示すスイッチング電源装置２００に備えられたそれと同様に、本発明のスイッチング電源装置に入力された交流電圧の値を検知することで、該交流電圧が本発明のスイッチング電源装置に入力されているか否かを検知する。

ここで、ＡＣＤＥＴ回路６による検知結果は、ＡＣＤＥＴ回路７に伝達されるのに加え、該検知結果を示す検知信号としてスイッチ駆動回路２に供給される。

スイッチ駆動回路２は、ＡＣＤＥＴ回路６から供給された、上記検知信号に応じて、切替スイッチ４の開閉を制御する。具体的に、スイッチ駆動回路２は、ＡＣＤＥＴ回路６から、交流電圧が本発明のスイッチング電源装置に入力されている旨の上記検知信号が供給されると、切替スイッチ４を開放させる一方、交流電圧が本発明のスイッチング電源装置に入力されていない旨の上記検知信号が供給されると、切替スイッチ４を短絡させるように、開閉を制御する。

切替スイッチ４が、上述した単極のスイッチである場合、スイッチ駆動回路２による切替スイッチ４の開閉の制御は、例えば、スイッチ駆動回路２が、上記検知結果に応じてロジックが異なるロジック信号を、上記検知信号から生成し、該ロジック信号を切替スイッチ４に供給して、該ロジック信号のＨレベルおよびＬレベルと、切替スイッチ４の短絡および開放と、をそれぞれ対応付けて、該ロジック信号のロジックに応じて切替スイッチ４の開閉を制御すれば、周知慣用技術で容易に実現可能である。

図１に示すスイッチング電源装置１０１に、交流電圧が入力されていると、ＡＣＤＥＴ回路６は、該交流電圧の値（レベル）を検知することで、該交流電圧が入力されている旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を開放させる。切替スイッチ４が開放されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１を含む閉回路から切り離される。

一方、図１に示すスイッチング電源装置１０１において、ＡＣ入力がＯＦＦにされると、当然ながら、該スイッチング電源装置１０１に入力される交流電圧は、電圧値（電圧レベル）が低下され、やがて停止する。ＡＣＤＥＴ回路６は、この該交流電圧の値が低下されたことを検知することで、該交流電圧が入力されていない旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を短絡させる。切替スイッチ４が短絡されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１との間で閉回路を構成する。これにより、放電素子１は、電解コンデンサＣ１に蓄積された電荷を放電させる。

また、以上のことから、ＡＣＤＥＴ回路６と後述する減電圧検出回路１２（図６参照）とが出力する「検知信号」とは、最低限、交流電圧が本発明のスイッチング電源装置に入力されている場合と、交流電圧が本発明のスイッチング電源装置に入力されていない場合と、で、レベルが異なる信号であれば十分なものである。

図１に示すスイッチング電源装置１０１では、放電素子１での電力損失の発生を抑制することが可能である。このため、放電素子１としては、抵抗値の比較的小さい抵抗を使用することが可能になる。結果、電解コンデンサＣ１および放電素子１からなるＣＲ回路の時定数を低減させることができるため、ＡＣ入力のＯＦＦ直後に、電解コンデンサＣ１に蓄積された電荷を、速やかに放電することが可能になる。

さらに、上記の構成によれば、検知回路であるＡＣＤＥＴ回路６の検知結果と、放電回路の作動とを連動させる構成になっているため、特許文献１に示すような電源スイッチがＯＦＦされなくても、さらには、電源スイッチを備えていない場合であっても、放電を行うことが可能である。

すなわち、本発明では、ＡＣＤＥＴ回路６を備えることが、液晶ＴＶを備えるセット（システム）において要求されており、そのＡＣＤＥＴ回路６を流用して、ＡＣ入力のＯＦＦ時における、ＡＣ入力電圧の低下または停止を検知し、放電素子１に直列に接続された切替スイッチ４を導通させて、電解コンデンサＣ１に蓄積された電荷を放電させるものである。従って、本発明のスイッチング電源装置は、特許文献１に示すような電源スイッチを備えていなくても、ＡＣ電圧の低下を検出して、自動的に放電回路が働く構成を実現することができる。

〔実施の形態２〕
図２に示すスイッチング電源装置１０２は、ＡＣＤＥＴ回路６の接続部分が、高レベル側の電源入力端子ＡＣとブリッジダイオードＢＤ１との間から、ブリッジダイオードＢＤ１と放電回路との間へと変更されている点が、図１に示すスイッチング電源装置１０１と異なっている構成である。ＡＣＤＥＴ回路６は、高レベル側の電源ラインに、ブリッジダイオードＢＤ１と放電回路とに対して並列に接続されている。

上記の変更により、ＡＣＤＥＴ回路６は、ブリッジダイオードＢＤ１が整流した結果得られた脈流電圧の値を検知することで、交流電圧が本発明のスイッチング電源装置に入力されているか否かを検知する構成となっている。

図２に示すスイッチング電源装置１０２に、交流電圧が入力されていると、ＡＣＤＥＴ回路６は、ブリッジダイオードＢＤ１が整流した結果得られた脈流電圧の値を検知することで、該交流電圧が入力されている旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を開放させる。切替スイッチ４が開放されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１を含む閉回路から切り離される。

一方、図２に示すスイッチング電源装置１０２において、ＡＣ入力がＯＦＦにされると、当然ながら、該スイッチング電源装置１０２に入力される交流電圧は、電圧値が低下され、やがて停止し、これに伴い、上記脈流電圧についても同様に、電圧値が低下され、やがて停止する。ＡＣＤＥＴ回路６は、この該脈流電圧の値が低下されたことを検知することで、該交流電圧が入力されていない旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を短絡させる。切替スイッチ４が短絡されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１との間で閉回路を構成する。これにより、放電素子１は、電解コンデンサＣ１に蓄積された電荷を放電させる。

図２に示すスイッチング電源装置１０２においても、図１に示すスイッチング電源装置１０１と同様の効果を奏する。

〔実施の形態３〕
図３に示すスイッチング電源装置１０３は、図１に示すスイッチング電源装置１０１に、ＰＦＣ回路（力率改善回路）１３が追加されたものである。

力率とは、理論的には、交流回路の電流と電圧との位相差φを使って、ｃｏｓφで表したものをいう。但し、実効電力Ｗと皮相電力ＶＡとの比率Ｗ／ＶＡも同様に力率と呼んでいる。コンデンサ・インプット型整流方式を採用した機器では、たとえ電圧波形がサイン波であっても電流波形はパルス状となり、力率が悪い。その結果、ＡＣ商用ラインに５０Ｈｚまたは６０Ｈｚの、整数倍の高調波を含んでしまい、ノイズ障害等を引き起こす虞がある。そこで、図３に示すスイッチング電源装置１０３では、力率を１に近づけるような整流方式を実現することを目的とする回路として、ＰＦＣ回路１３が設けられている。

ＰＦＣ回路１３は、インダクタＬ１、ダイオードＤ２、スイッチング素子Ｑ２、およびＰＦＣ回路制御部８を備えている。

インダクタＬ１の一端は、高レベル側の電源ラインにおいて、ブリッジダイオードＢＤ１に接続されており、インダクタＬ１の他端は、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、ＰＦＣ回路１３における高レベル側の出力端となっている。ブリッジダイオードＢＤ１とインダクタＬ１との間には、ＰＦＣ回路制御部８が、２本の電源ラインに対して並列に接続されている。ＰＦＣ回路制御部８は、スイッチング素子Ｑ２（ｎチャネル型のＭＯＳＦＥＴ）のゲート端子に接続されている。スイッチング素子Ｑ２のソース端子は低レベル側の電源ラインに、同ドレイン端子は高レベル側の電源ラインに、それぞれ接続されている。なお、該ソース端子は、低レベル側の電源ラインに対して並列に接続されており、該ドレイン端子は、インダクタＬ１の他端とダイオードＤ２のアノードとの間に、これらに対して並列に接続されている。

一般に、ＰＦＣ回路制御部８には、専用ＩＣが用いられるが、例えば、富士電機製ＦＡ５５００シリーズが使用される。そのアプリケーションノート（非特許文献１参照）には、動作の詳細が記されているため、ＰＦＣ回路制御部８の詳細な説明については省略する。

また、図３に示すスイッチング電源装置１０３は、ＡＣＤＥＴ回路６の接続部分が、高レベル側の電源入力端子ＡＣとブリッジダイオードＢＤ１との間から、ダイオードＤ２のカソード、すなわち、ＰＦＣ回路１３における高レベル側の出力端へと変更されている点が、図１に示すスイッチング電源装置１０１と異なっている構成である。

上記の変更により、ＡＣＤＥＴ回路６は、ＰＦＣ回路１３の出力電圧の値を検知することで、交流電圧が本発明のスイッチング電源装置に入力されているか否かを検知する構成となっている。

図３に示すスイッチング電源装置１０３に、交流電圧が入力されていると、ＡＣＤＥＴ回路６は、ＰＦＣ回路１３の出力電圧の値を検知することで、該交流電圧が入力されている旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を開放させる。切替スイッチ４が開放されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１を含む閉回路から切り離される。

一方、図３に示すスイッチング電源装置１０３において、ＡＣ入力がＯＦＦにされると、当然ながら、該スイッチング電源装置１０３に入力される交流電圧は、電圧値が低下され、やがて停止し、これに伴い、上記ＰＦＣ回路１３の出力電圧についても同様に、電圧値が低下され、やがて停止する。ＡＣＤＥＴ回路６は、この該出力電圧の値が低下されたことを検知することで、該交流電圧が入力されていない旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を短絡させる。切替スイッチ４が短絡されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１との間で閉回路を構成する。これにより、放電素子１は、電解コンデンサＣ１に蓄積された電荷を放電させる。

図３に示すスイッチング電源装置１０３においても、図１に示すスイッチング電源装置１０１と同様の効果を奏する。

〔実施の形態４〕
図４に示すスイッチング電源装置１０４の構成は、図１に示すスイッチング電源装置１０１の構成と比較して、以下の点が異なっている。

図４に示すスイッチング電源装置１０４は、図３に示すスイッチング電源装置１０３と同様に、ＰＦＣ回路１３を備えている。

但し、図４に示すスイッチング電源装置１０４のＰＦＣ回路１３は、図３に示す構成に加え、抵抗Ｒ１４、および、抵抗（波形検出抵抗）Ｒ１５およびＲ１６を備えている。

抵抗Ｒ１４〜Ｒ１６は、高レベル側の電源ラインから低レベル側の電源ラインへと向かって、抵抗Ｒ１４、抵抗Ｒ１５、抵抗Ｒ１６の順に接続されており、かつ、２本の電源ラインに対して並列に接続されている。

また、切替スイッチ４の一端は、抵抗Ｒ１４と抵抗Ｒ１５とが接続されたノードに接続されており、切替スイッチ４の他端は、高レベル側の電源ラインと、電解コンデンサＣ１との間に接続されている。なお、この場合であっても、電解コンデンサＣ１と切替スイッチ４とは、並列接続の関係にある。

また、抵抗Ｒ１５およびＲ１６の直列回路は、放電素子１として用いられており、切替スイッチ４と直列に接続されている。ＰＦＣ回路制御部８は、抵抗Ｒ１５と抵抗Ｒ１６とが接続されたノードに接続されている。

従って、見かけ上、抵抗Ｒ１４〜Ｒ１６は、全てが直列に接続されているように見えるが、実際は、抵抗Ｒ１４が、抵抗Ｒ１５およびＲ１６の直列回路に対して、並列に接続されている。つまり、放電回路は、放電素子１（抵抗Ｒ１５およびＲ１６）と切替スイッチ４との直列回路であり、かつ、電解コンデンサＣ１に対して並列に接続されている。

上述したとおり、一般にＰＦＣ回路制御部８には専用ＩＣが用いられるが、そのＩＣは、ＰＦＣ回路１３の出力電流を、本発明のスイッチング電源装置の入力電圧の正弦波に相似にさせる（すなわち、波形を近似させる）ために、正弦波検出用抵抗である抵抗Ｒ１４〜Ｒ１６で分圧した電圧を取り込み、それを利用して正弦波状の出力電流を得ている。このＩＣに入力される電圧は、２〜３Ｖ程度であるため、ＡＣ整流電圧（ブリッジダイオードＢＤ１）は、分圧抵抗の抵抗Ｒ１４と抵抗Ｒ１５およびＲ１６とで分圧される。ここで、抵抗Ｒ１４は、数１００ｋΩの抵抗となる一方、抵抗Ｒ１５およびＲ１６は、数ｋΩの抵抗値のものが使用される。さらに、抵抗Ｒ１５と抵抗Ｒ１６とで、分圧を実施する理由は、ＰＦＣ回路制御部８の入力電圧ＮＡＸを超えないようにするためである。

そして、図４に示すスイッチング電源装置１０４は、正弦波検出用抵抗である抵抗Ｒ１５およびＲ１６を、放電素子１に流用することで、抵抗Ｒ１５およびＲ１６と放電素子１とを共用しており、これにより、回路規模の削減を図ることができる。

なお、図４に示すスイッチング電源装置１０４に備えられた、ＡＣＤＥＴ回路６およびスイッチ駆動回路２の構成、さらには、図４に示すスイッチング電源装置１０４に交流電圧が入力されているか否かに応じた、電解コンデンサＣ１の放電に係る各種動作および機能については、図１に示すスイッチング電源装置１０１と同様であるので、詳細な説明を省略する。

〔実施の形態５〕
図５に示すスイッチング電源装置１０５は、図４に示すスイッチング電源装置１０４を基準として、図３に示すスイッチング電源装置１０３と同様に、ＡＣＤＥＴ回路６の接続部分を、ダイオードＤ２のカソード、すなわち、ＰＦＣ回路１３における高レベル側の出力端へと変更した構成である。

図５に示すスイッチング電源装置１０５に備えられた、ＡＣＤＥＴ回路６およびスイッチ駆動回路２の構成、さらには、図５に示すスイッチング電源装置１０５に交流電圧が入力されているか否かに応じた、電解コンデンサＣ１の放電に係る各種動作および機能については、図３に示すスイッチング電源装置１０３と同様であるので、詳細な説明を省略する。

また、抵抗Ｒ１５およびＲ１６を、放電素子１に流用することで、抵抗Ｒ１５およびＲ１６と放電素子１とを共用している構成については、図４に示すスイッチング電源装置１０４と同様であるため、詳細な説明を省略する。

〔実施の形態６〕
図６に示すスイッチング電源装置１０６は、メイン電源およびサブ電源を備えている。

メイン電源は、対象機器の通常動作時において、比較的大きな通常動作電圧（１５Ｖ程度）を、負荷５に印加することを目的とする回路である。一方、サブ電源は、対象機器を通常動作させる必要のない待機時において、通常動作時よりも小さな待機電圧（５Ｖ程度）を、負荷５ａに印加することを目的とする回路である。通常、上記対象機器では、通常動作時に要求されるような動作が不要であるときに、回路の動作条件等を保持するために、メモリ等に微小電流を供給して最低限の状態保持を行うことが必要になるので、「待機」と呼ばれる動作が設けられている。

図６に示すスイッチング電源装置１０６のうち、メイン電源は、ブリッジダイオード（メイン整流回路）ＢＤ１、放電素子１と切替スイッチ４との直列回路である放電回路、電解コンデンサ（メイン電解コンデンサ）Ｃ１、変換トランスＴ１、スイッチング素子Ｑ１、出力制御回路３、ダイオードＤ１、および出力平滑コンデンサＣ２を備えている。これらの各部材の機能については、図１に示すスイッチング電源装置１０１と同様であるため、詳細な説明を省略する。

図６に示すスイッチング電源装置１０６のうち、サブ電源は、ブリッジダイオード（サブ整流回路）ＢＤ１ａ、電解コンデンサ（サブ電解コンデンサ）Ｃ１ａ、変換トランスＴ２、スイッチング素子Ｑ１ａ、出力制御回路３ａ、ダイオードＤ１ａ、および出力平滑コンデンサＣ２ａを備えている。

上記サブ電源には例えば、上記メイン電源と同様に、図示しない商用電源から、１００Ｖ（誤差５Ｖ以内）の交流電圧が、電源入力端子ＡＣ・ＡＣから入力される。

ブリッジダイオードＢＤ１ａは、例えば４つのダイオードを一組にしたブリッジ回路であり、電源入力端子ＡＣ・ＡＣからサブ電源に入力された交流電圧をブリッジ整流して、脈流電圧として出力する。

電解コンデンサＣ１ａは、ブリッジダイオードＢＤ１ａと変換トランスＴ２との間に、２本（高レベル側および低レベル側）の電源ラインに対して並列に接続されており、メイン電源の電解コンデンサＣ１と同様の要領で、ブリッジダイオードＢＤ１ａからの脈流電圧の平滑化を行い、平滑化された直流電圧を出力する。

スイッチング素子Ｑ１ａは、出力制御回路３ａによって、スイッチングが行われるものである。スイッチング素子Ｑ１ａの導通時には、電解コンデンサＣ１ａからの直流電圧が、変換トランスＴ２の１次巻線ｎ１ａに印加され、１次巻線ｎ１ａに励磁エネルギーが蓄積される。その後、スイッチング素子Ｑ１ａが非導通になると、蓄積された励磁エネルギーは、交流電圧として、変換トランスＴ２の２次巻線ｎ２ａに伝達される。スイッチング素子Ｑ１ａは、スイッチング素子Ｑ１と同じ種類の素子を用いればよい。

変換トランスＴ２は、１次巻線ｎ１ａに印加された電解コンデンサＣ１ａからの直流電圧を、スイッチング素子Ｑ１ａのスイッチングに応じて、交流電圧として２次巻線ｎ２ａに伝達する機能を有している。

ダイオードＤ１ａは、２次巻線ｎ２ａに伝達された電圧を整流する。出力平滑コンデンサＣ２ａは、ダイオードＤ１ａが整流した電圧を平滑化して、安定化された直流電圧として出力する。出力平滑コンデンサＣ２ａから出力された直流電圧は、負荷５ａに供給される。なお、負荷５ａは例えば、マイクロコンピュータ等である。

出力制御回路３ａは、スイッチング素子Ｑ１に対する出力制御回路３による制御と同様の制御を、スイッチング素子Ｑ１ａに対して行う。

以上のことから、サブ電源は、交流電圧が入力されてから、負荷に対する電圧供給を行うまでの間において、メイン電源と同様の動作原理を有するものである。

具体的に、図６に示すスイッチング電源装置１０６では、メイン電源とサブ電源との間で、ブリッジダイオードＢＤ１とブリッジダイオードＢＤ１ａとが、電解コンデンサＣ１と電解コンデンサＣ１ａとが、変換トランスＴ１と変換トランスＴ２とが、スイッチング素子Ｑ１とスイッチング素子Ｑ１ａとが、出力制御回路３と出力制御回路３ａとが、ダイオードＤ１とダイオードＤ１ａとが、出力平滑コンデンサＣ２と出力平滑コンデンサＣ２ａとが、それぞれ機能的に対応関係にある、と解釈することができる。

そして、図６に示すスイッチング電源装置１０６は、サブ電源の、ブリッジダイオードＢＤ１ａと電解コンデンサＣ１ａとの間に、減電圧検出回路（検知回路）１２を備えている。

減電圧検出回路１２の一端は、サブ電源における高レベル側の電源ラインにおいて、ブリッジダイオードＢＤ１ａに接続されており、減電圧検出回路１２の他端は、電解コンデンサＣ１ａにおける該電源ライン側の端部と、１次巻線ｎ１ａと、に接続されている。

減電圧検出回路１２は、本発明のスイッチング電源装置に入力される交流電圧をブリッジダイオードＢＤ１ａが整流した結果得られた、脈流電圧の値を検知することで、該交流電圧が本発明のスイッチング電源装置に入力されているか否かを検知して、その検知結果を検知信号として出力する構成となっている。この検知信号は、ＡＣＤＥＴ回路６（図１参照）が出力するものと同様の構成とすればよく、スイッチ駆動回路２に供給される。

スイッチ駆動回路２は、減電圧検出回路１２から供給された、上記検知信号に応じて、切替スイッチ４の開閉を制御する。具体的に、スイッチ駆動回路２は、減電圧検出回路１２から、交流電圧が本発明のスイッチング電源装置に入力されている旨の上記検知信号が供給されると、切替スイッチ４を開放させる一方、交流電圧が本発明のスイッチング電源装置に入力されていない旨の上記検知信号が供給されると、切替スイッチ４を短絡させるように、開閉を制御する。

つまり、図６に示すスイッチング電源装置１０６の場合におけるスイッチ駆動回路２は、図１に示すスイッチング電源装置１０１等の場合と、実質同一の構成であれば十分、その機能を実現し得るものである。

図６に示すスイッチング電源装置１０６に、交流電圧が入力されていると、減電圧検出回路１２は、ブリッジダイオードＢＤ１ａが整流した結果得られた脈流電圧の値を検知することで、該交流電圧が入力されている旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を開放させる。切替スイッチ４が開放されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１を含む閉回路から切り離される。

一方、図６に示すスイッチング電源装置１０６において、ＡＣ入力がＯＦＦにされると、当然ながら、該スイッチング電源装置１０６に入力される交流電圧は、電圧値が低下され、やがて停止し、これに伴い、上記脈流電圧についても同様に、電圧値が低下され、やがて停止する。減電圧検出回路１２は、この該脈流電圧の値が低下されたことを検知することで、該交流電圧が入力されていない旨を検知し、この旨を検知したことを示す検知信号を、スイッチ駆動回路２に供給する。スイッチ駆動回路２は、供給された該検知信号に応じて、切替スイッチ４を短絡させる。切替スイッチ４が短絡されると、切替スイッチ４に対して直列に接続された放電素子１は、電解コンデンサＣ１との間で閉回路を構成する。これにより、放電素子１は、電解コンデンサＣ１に蓄積された電荷を放電させる。

図６に示すスイッチング電源装置１０６の構成によれば、メイン電源およびサブ電源を有している、スイッチング電源装置においても、図１に示すスイッチング電源装置１０１と同様の効果を奏する。

〔実施の形態７〕
また、図７に示すスイッチング電源装置１０７は、図６に示すスイッチング電源装置１０６の構成に加え、図４および図５に示す各スイッチング電源装置１０４および１０５と同様に、ＰＦＣ回路１３を備え、かつ、ＰＦＣ回路１３の正弦波検出用抵抗である抵抗Ｒ１５およびＲ１６を、放電素子１に流用することで、抵抗Ｒ１５およびＲ１６と放電素子１とを共用しており、これにより、回路規模の削減を図ることができる。

〔実施の形態８〕
図８に示すスイッチング電源装置１０８は、図６に示すスイッチング電源装置１０６の構成から、放電素子１が取り除かれており、かつ、切替スイッチ４の接続部分が、以下のように変更されている。

すなわち、図８に示すスイッチング電源装置１０８の切替スイッチ４の一端は、サブ電源における高レベル側の電源ラインに接続されており、該切替スイッチ４の他端は、メイン電源における高レベル側の電源ラインと、電解コンデンサＣ１との間に接続されている。具体的に、該切替スイッチ４の一端は、減電圧検出回路１２を介して、ブリッジダイオードＢＤ１ａの出力端に接続されている。

図８に示すスイッチング電源装置１０８において、切替スイッチ４が開放されると、電解コンデンサＣ１から、ブリッジダイオードＢＤ１ａの出力端までの経路は、切り離される。このとき、図８に示すスイッチング電源装置１０８は、実質的に、電解コンデンサＣ１の放電を行うための回路または機能を具備しないことになる。

一方、図８に示すスイッチング電源装置１０８において、切替スイッチ４が短絡されると、電解コンデンサＣ１から、ブリッジダイオードＢＤ１ａの出力端までの経路は、短絡される。これにより、電解コンデンサＣ１に蓄積された電荷は、サブ電源における高レベルの電源ラインを通じて、サブ電源から放電される。

つまり、切替スイッチ４は、減電圧検出回路１２が、ブリッジダイオードＢＤ１ａが整流した結果得られた上記脈流電圧の値の低下を検知したときに短絡されることで、電解コンデンサＣ１とブリッジダイオードＢＤ１ａの出力端とを、強制的に短絡させ、電解コンデンサＣ１に蓄積された電荷を、サブ電源から放電させる構成を実現するものである。

その他、各構成の動作原理は、図６に示すスイッチング電源装置１０６と同じである。

図８に示すスイッチング電源装置１０８は、図１〜図７にそれぞれ示した各スイッチング電源装置１０１〜１０７と同様に、ＡＣ入力のＯＦＦ直後に、電解コンデンサＣ１に蓄積された電荷を、速やかに放電することが可能である。加えて、図８に示すスイッチング電源装置１０８の構成によれば、放電素子１が不要になるため、回路規模の削減を図ることが可能になると共に、さらに時定数を低減させることができるようになることから、より速やかな放電が可能になる。

〔実施の形態１〜８のまとめ〕
本発明は、図１の如く、電解コンデンサＣ１に対して並列に、放電素子１および切替スイッチ４を直列にした回路を設ける。更に、液晶ＴＶ電源では、ＡＣ入力の状況を検出し、その信号を２次側へ伝達する機能を有するＡＣＤＥＴ回路６および７がついており、この検出部を利用して、切替スイッチ４のスイッチ駆動回路２へ、ＡＣ入力のＯＦＦを検出した信号を送り、切替スイッチ４がＯＮ（短絡）し、電解コンデンサＣ１の電荷は、放電素子１を経て放電される。また、ＡＣ入力のＯＮ時は、ＡＣＤＥＴ回路６からの信号で、スイッチ駆動回路２は切替スイッチ４をＯＦＦに（開放）し、放電素子１は、オープンになり待機時にはこの放電素子１で損失が発生しない。図１は、減電圧の検出部をＡＣ入力部から取っており、図２は、ＡＣ整流後における、電解コンデンサＣ１への入力電圧を検出している。

図３は、ＡＣ入力を整流するブリッジダイオードＢＤ１と、平滑する電解コンデンサＣ１と、の間に、高調波電流対応のＰＦＣ回路１３を有するスイッチング電源装置であり、さらに、ＡＣ入力のＯＦＦ時に、ＡＣＤＥＴ回路６によりＡＣ入力のＯＦＦを検出するための電圧検出部を、ＰＦＣ回路１３の出力側に有して減電圧検出を行う。

図４の場合は、減電圧検出部をＡＣ入力側から取っており、図５の場合は、減電圧検出部をＰＦＣ回路１３の出力から取っている。

図６は、別個に同様の小電力出力のサブ電源を有するスイッチング電源装置において、電解コンデンサＣ１に対して並列に接続され、かつ、互いに直列に接続された放電素子１および切替スイッチ４を有し、ＡＣ入力のＯＦＦ時に、スイッチ駆動回路２がサブ電源のブリッジダイオードＢＤ１ａのＤＣ側にある減電圧検出回路１２と連動して、切替スイッチ４をＯＮさせ、放電素子１で電解コンデンサＣ１の電荷を速やかに放電し、電解コンデンサＣ１の残留電圧による感電を防止する。

図７は、メイン電源にＡＣ入力を整流するブリッジダイオードＢＤ１と、平滑する電解コンデンサＣ１と、の間に、高調波電流対応のＰＦＣ回路１３を有し、かつ、サブ電源を有するスイッチング電源において、ＰＦＣ回路１３に有する正弦波検出用抵抗のうち抵抗Ｒ１５およびＲ１６を、電解コンデンサＣ１用の放電素子１に流用している。

図８は、別個に同様の小電力出力のサブ電源を有するスイッチング電源装置において、ＡＣ入力のＯＦＦ時に、サブ電源のＡＣ整流後のＤＣ電圧を検知し、先のメイン電源のＡＣ入力を平滑する、電解コンデンサＣ１をサブ電源のＡＣ整流後に接続してサブ電源を通じて放電している。

〔補足：ＡＣＤＥＴ回路の基本構成の一例〕
図９は、ＡＣＤＥＴ回路の基本構成の一例を示す回路図である。

変換トランスＴ１の１次巻線ｎ１（図１参照）側に備えられている、ＡＣＤＥＴ回路６ではまず、スイッチング電源装置からの入力電圧が、ダイオードＤ１０およびＤ１１で整流される。

ダイオードＤ１０およびＤ１１で整流された電圧は、抵抗Ｒ１１およびＲ１２で分圧される。

抵抗Ｒ１１およびＲ１２で分圧された電圧は、コンデンサＣ１０で平滑化された後、ｎチャネル型のＭＯＳＦＥＴＱ３のゲート端子に印加される。

図示しない電源ユニットの、補助電源電圧ＤＣ１は、抵抗Ｒ１０に印加される。抵抗Ｒ１０は、フォトカプラＰＣ１０の発光ダイオード側回路を経て、ＭＯＳＦＥＴＱ３のドレイン端子に接続されている。

一方、変換トランスＴ１の２次巻線ｎ２（図１参照）側に備えられている、ＡＣＤＥＴ回路７では、出力電圧ＤＣ２用の端子（ＡＣＤＥＴ回路７の外部）が、抵抗Ｒ２１、フォトカプラＰＣ１０の受光トランジスタ側回路、抵抗Ｒ２２を経て、接地されている。

スイッチング電源装置に対する交流電圧の入力状況を検知した結果に対応するＡＣＤＥＴ出力は、フォトカプラＰＣ１０の受光トランジスタ側回路と、抵抗Ｒ２２とが接続されたノードから出力される。

スイッチング電源装置に交流電圧が入力されている（すなわち、ＡＣ入力のＯＮ）と、ＡＣＤＥＴ回路６への入力電圧レベルは高くなる。

ＡＣＤＥＴ回路６への入力電圧レベルが高くなり、ＭＯＳＦＥＴＱ３のゲート端子に印加される電圧が、該ＭＯＳＦＥＴＱ３のゲートオン電圧よりも高くなると、ＭＯＳＦＥＴＱ３は導通する。

ＭＯＳＦＥＴＱ３が導通すると、補助電源電圧ＤＣ１が抵抗Ｒ１０に印加されることで、フォトカプラＰＣ１０の発光ダイオードには、電流が流れる。この電流が流れると、フォトカプラＰＣ１０の受光トランジスタは導通する。

フォトカプラＰＣ１０の受光トランジスタが導通すると、出力電圧ＤＣ２と同レベルの電圧を、抵抗Ｒ２１およびＲ２２で分圧した電圧が、スイッチング電源装置に交流電圧が入力されている旨の検知結果であるＡＣＤＥＴ出力（ロジック信号のＨｉｇｈ）として出力される。

一方、スイッチング電源装置に交流電圧が入力されていない（すなわち、ＡＣ入力のＯＦＦ）と、ＡＣＤＥＴ回路６への入力電圧レベルは低くなる。

ＡＣＤＥＴ回路６への入力電圧レベルが低くなり、ＭＯＳＦＥＴＱ３のゲート端子に印加される電圧が、該ＭＯＳＦＥＴＱ３のゲートオン電圧よりも低くなると、上記と逆の動作で、フォトカプラＰＣ１０の受光トランジスタが非導通になり、スイッチング電源装置に交流電圧が入力されていない旨の検知結果であるＡＣＤＥＴ出力（ロジック信号のＬｏｗ）が出力される。

本発明に係るスイッチング電源装置の、ＡＣＤＥＴ回路６および７はそれぞれ、上記の図９に示した基本構成に対して、スイッチ駆動回路２への検知信号の供給を主目的とした、種々の応用が加えられたものであると解釈することができる。

〔実施の形態９〕
ここからは、本発明のスイッチング電源装置に係る別の構成例について順次説明していくが、以下の説明では、便宜上、上述した図１〜図９およびその説明に示す内容と異なる内容についてのみ、説明を行う。

図１０に示すスイッチング電源装置１０９の構成は、図１に示すスイッチング電源装置１０１の構成と比較して、以下の点が異なっている。

すなわち、図１０に示すスイッチング電源装置１０９では、ＡＣＤＥＴ回路６および７として、図９に示す基本構成に対して、ダイオードＤ１２をさらに追加したものが使用されている。

ダイオードＤ１０のアノードは、低レベル側の電源入力端子ＡＣに、ダイオードＤ１１のアノードは、高レベル側の電源入力端子ＡＣに、それぞれ接続されている。

ダイオードＤ１２のカソードは、フォトカプラＰＣ１０の発光ダイオード側回路と、ＭＯＳＦＥＴＱ３のドレイン端子と、の間に接続されている。

ダイオードＤ１２のアノードは、スイッチ駆動回路２を構成する、抵抗Ｒ１３およびコンデンサＣ１２の両一端、および、切替スイッチ４を構成する、サイリスタＳＣＲ１のゲートに接続されている。

コンデンサＣ１２の他端およびサイリスタＳＣＲ１のカソードは、低レベル側の電源ラインに接続されている。サイリスタＳＣＲ１のアノードは、抵抗である放電素子１に接続されている。

抵抗Ｒ１３の他端は、ダイオードＤ１３のカソード、コンデンサＣ１１の一端、および、出力制御回路３に接続されている。ダイオードＤ１３のアノードは、変換トランスＴ１の補助巻線を介して、低レベル側の電源ラインに接続されている。コンデンサＣ１１の他端は、低レベル側の電源ラインに接続されている。

抵抗Ｒ１３およびコンデンサＣ１２は、スイッチ駆動回路２を構成している一方、サイリスタＳＣＲ１は、切替スイッチ４を構成している。

図１０において、放電素子１には抵抗を、切替スイッチ４にはサイリスタＳＣＲ１を、それぞれ用いている。

変換トランスＴ１の上記補助巻線から出力された電圧は、ダイオードＤ１３で整流され、コンデンサＣ１１で平滑化され、平滑化された電圧は、抵抗Ｒ１３を経て、サイリスタＳＣＲ１のゲートに印加されている。コンデンサＣ１２は、誤動作防止用のコンデンサである。

図１０に示すスイッチング電源装置１０９に交流電圧が入力されることで、ＡＣＤＥＴ回路６への入力電圧レベルが高くなり、ＭＯＳＦＥＴＱ３のゲート端子に印加される電圧が、該ＭＯＳＦＥＴＱ３のゲートオン電圧より高くなると、ＭＯＳＦＥＴＱ３は導通し、フォトカプラＰＣ１０の発光ダイオードには、補助電源電圧ＤＣ１が抵抗Ｒ１０に印加されることに応じて、電流が流れる。この電流が流れるのと同時に、導通したＭＯＳＦＥＴＱ３は、ダイオードＤ１２を経由して印加される、サイリスタＳＣＲ１のゲート電圧を低下させ、これにより、サイリスタＳＣＲ１は、非導通になる。

一方、図１０に示すスイッチング電源装置１０９に交流電圧が入力されないとき、ＭＯＳＦＥＴＱ３は非導通になる。これにより、サイリスタＳＣＲ１のゲート電圧は上昇して、該サイリスタＳＣＲ１のゲートトリガ電圧に到達することで、該サイリスタＳＣＲ１は導通し、放電素子１は電解コンデンサＣ１を放電させる。

なお、切替スイッチ４としてサイリスタＳＣＲ１を使用する理由は、補助電源電圧ＤＣ１の印加がなくなった場合においても、サイリスタＳＣＲ１のアノード‐カソード間に流れる電流が、保持電流以下になるまで流れ続けるためである。

〔実施の形態１０〕
図１１に示すスイッチング電源装置１１０の構成は、図１０に示すスイッチング電源装置１０９の構成と比較して、以下の点が異なっている。

すなわち、図１１に示すスイッチング電源装置１１０では、ＡＣＤＥＴ回路６および７において、ダイオードＤ１１が取り除かれている。

ダイオードＤ１０のアノードは、高レベル側の電源ラインにおける、抵抗である放電素子１と電解コンデンサＣ１との間に接続されている。

ダイオードＤ１２のアノードは、スイッチ駆動回路２を構成する、抵抗Ｒ１８の一端にさらに接続されている。抵抗Ｒ１８の他端は、低レベル側の電源ラインに接続されている。

スイッチ駆動回路２は、抵抗Ｒ１８をさらに備えている。

図１１に示すスイッチング電源装置１１０は、交流電圧が入力されているか否かの検知において、ブリッジダイオードＢＤ１で整流した結果得られた脈流電圧が、ダイオードＤ１０を経て、抵抗Ｒ１１およびＲ１２で分割されて、ＭＯＳＦＥＴＱ３のゲート端子に印加されている。その他、サイリスタＳＣＲ１を導通または非導通とさせるまでの動作原理については、図１０の説明と同じになるので省略する。

〔実施の形態１１〕
図１２に示すスイッチング電源装置１１１の構成は、図１１に示すスイッチング電源装置１１０の構成と比較して、以下の点が異なっている。

すなわち、図１２に示すスイッチング電源装置１１１は、図３に示すものと同様の構成の、ＰＦＣ回路１３を備えている。

サイリスタＳＣＲ１を導通または非導通とさせるまでの動作原理については、図１１の説明と同じになるので省略する。

〔実施の形態１２〕
図１３に示すスイッチング電源装置１１２の構成は、図１０に示すスイッチング電源装置１０９の構成と比較して、以下の点が異なっている。

すなわち、図１３に示すスイッチング電源装置１１２は、スイッチ駆動回路２および切替スイッチ４の両機能を兼ね備えた、フォトサイリスタＰＣ−ＳＣＲ３を備えている。

ダイオードＤ１２のアノードは、抵抗Ｒ１７の一端、および、フォトサイリスタＰＣ−ＳＣＲ３のダイオード部のアノードに接続されている。該ダイオード部のカソードは、低レベル側の電源ラインに接続されている。抵抗Ｒ１７の他端は、抵抗Ｒ１３（図１０参照）の他端と同様に、ダイオードＤ１３のカソード、コンデンサＣ１１の一端、および、出力制御回路３に接続されている。

フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部は、カソードが、抵抗Ｒ１４と抵抗Ｒ１５とが接続されたノードに、アノードが、高レベル側の電源ラインと、電解コンデンサＣ１との間に、ゲートが該アノードに、それぞれ接続されている。

フォトサイリスタＰＣ−ＳＣＲ３において、フォトダイオード部はスイッチ駆動回路２に、サイリスタ部は切替スイッチ４に、それぞれ対応する。

また、図１３に示すスイッチング電源装置１１２は、図４に示すものと同様の構成の、ＰＦＣ回路１３を備えている。

図１３に示すスイッチング電源装置１１２は、切替スイッチ４に、フォトサイリスタＰＣ−ＳＣＲ３を用いている。

電解コンデンサＣ１の電圧は、フォトサイリスタＰＣ−ＳＣＲ３の上記サイリスタ部を経由して、抵抗Ｒ１４と抵抗Ｒ１５とが接続されたノードに印加される。また、抵抗Ｒ１５およびＲ１６は、電解コンデンサＣ１を放電させるための、放電素子１として使用されている。

変換トランスＴ１の上記補助巻線から出力された電圧は、ダイオードＤ１３で整流され、コンデンサＣ１１で平滑化され、抵抗Ｒ１７を経て、フォトサイリスタＰＣ−ＳＣＲ３の上記ダイオード部に印加される。

図１３に示すスイッチング電源装置１１２に交流電圧が入力されている場合、図１０に示すスイッチング電源装置１０９の場合と同様に、ＭＯＳＦＥＴＱ３は導通する。これにより、ダイオードＤ１２を経て得られた、上記ダイオード部での電圧は、ＬＯＷになる。このため、フォトサイリスタＰＣ−ＳＣＲ３の上記サイリスタ部は、非導通になり、この結果、切替スイッチ４の開放時と同様の構成になるため、電解コンデンサＣ１の放電は行われない。

一方、図１３に示すスイッチング電源装置１１２に交流電圧が入力されていない場合、図１０に示すスイッチング電源装置１０９の場合と同様に、ＭＯＳＦＥＴＱ３は非導通になる。これにより、フォトサイリスタＰＣ−ＳＣＲ３の上記ダイオード部には電流が流れるため、フォトサイリスタＰＣ−ＳＣＲ３の上記サイリスタ部は導通し、この結果、切替スイッチ４の短絡時と同様に、電解コンデンサＣ１は、抵抗Ｒ１５およびＲ１６により放電される。

〔実施の形態１３〕
図１４に示すスイッチング電源装置１１３の構成は、図１３に示すスイッチング電源装置１１２の構成と比較して、以下の点が異なっている。

すなわち、図１４に示すスイッチング電源装置１１３では、ダイオードＤ１０およびＤ１１が取り除かれている。

抵抗Ｒ１１は、高レベル側の電源ラインにおける、ＰＦＣ回路１３と電解コンデンサＣ１との間に接続されている。

その他、フォトサイリスタＰＣ−ＳＣＲ３の上記サイリスタ部を、導通または非導通とさせるまでの動作原理については、図１３の説明と同じになるので省略する。

〔実施の形態１４〕
図１５に示すスイッチング電源装置１１４は、メイン電源およびサブ電源を備えている。なお、メイン電源およびサブ電源の詳細については、図６およびその説明を参照されたい。

また、図１５に示すスイッチング電源装置１１４は、サブ電源におけるブリッジダイオードＢＤ１ａの後段に、抵抗Ｒ１９およびＲ４０、コンデンサＣ１３、ダイオードＤ１４、およびツェナーダイオードＺＤ１を備えている。

抵抗Ｒ１９の一端およびダイオードＤ１４のアノードは、ブリッジダイオードＢＤ１ａにおける、高レベル側の電源ライン側の出力端に接続されている。

ダイオードＤ１４のカソードは、電解コンデンサＣ１ａおよび変換トランスＴ２に接続されている。

抵抗Ｒ１９の他端は、抵抗Ｒ４０の一端、コンデンサＣ１３の一端、および、ツェナーダイオードＺＤ１のカソードに接続されている。

抵抗Ｒ４０およびコンデンサＣ１３の両他端は、サブ電源における低レベル側の電源ラインに接続されている。

ツェナーダイオードＺＤ１のアノードは、フォトカプラＰＣ４の発光ダイオードのアノードに接続されている。該発光ダイオードのカソードは、メイン電源における低レベル側の電源ラインに接続されている。

一方、フォトカプラＰＣ４の受光トランジスタは、例えばバイポーラトランジスタであり、コレクタ端子が、コンデンサＣ１２の一端に接続されており、エミッタ端子が、メイン電源における低レベル側の電源ラインに接続されている。なお、コンデンサＣ１２、抵抗Ｒ１３およびＲ１８、および、サイリスタＳＣＲ１は、スイッチ駆動回路２および切替スイッチ４を構成しているが、それらの接続関係は、図１１と同様になるので、詳細な説明について省略する。

また、図１５に示すスイッチング電源装置１１４は、図１２に示すものと同様の構成の、ＰＦＣ回路１３を備えている。

図１５に示すスイッチング電源装置１１４は、メイン電源と別のサブ電源とを備え、放電素子１に抵抗、切替スイッチ４にサイリスタＳＣＲ１を用いている。

変換トランスＴ１の補助巻線から出力された電圧は、ダイオードＤ１３で整流され、コンデンサＣ１１で平滑化され、平滑化された電圧は、抵抗Ｒ１３を経て、サイリスタＳＣＲ１のゲートに印加されている。コンデンサＣ１２は、誤動作防止用のコンデンサである。

サイリスタＳＣＲ１のゲートには、抵抗Ｒ１８、コンデンサＣ１２、および、フォトカプラＰＣ４の受光トランジスタ側回路が、並列接続されている。

サブ電源の、ブリッジダイオードＢＤ１ａからの出力電圧は、抵抗Ｒ１９およびＲ４０で分圧され、ツェナーダイオードＺＤ１を経て、フォトカプラＰＣ４の発光ダイオード側回路に印加されている。コンデンサＣ１３は、誤動作防止用である。

図１５に示すスイッチング電源装置１１４に交流電圧が入力されている場合、該交流電圧をブリッジダイオードＢＤ１ａが整流した結果得られた脈流電圧は、抵抗Ｒ１９およびＲ４０で分圧される。この分圧後の電圧のレベルは、ツェナーダイオードＺＤ１のゲートオン電圧より高くなっており、該分圧後の電圧が印加されたツェナーダイオードＺＤ１は導通する。ツェナーダイオードＺＤ１が導通すると、フォトカプラＰＣ４の発光ダイオードには電流が流れ、これにより、フォトカプラＰＣ４の受光トランジスタは導通する。フォトカプラＰＣ４の受光トランジスタが導通すると、サイリスタＳＣＲ１のゲート電圧は低下され、サイリスタＳＣＲ１は非導通になる。従って、このときは、切替スイッチ４の開放時と同様の構成になるため、電解コンデンサＣ１の放電は行われない。

一方、図１５に示すスイッチング電源装置１１４に交流電圧が入力されていない場合、フォトカプラＰＣ４の受光トランジスタは非導通になるため、サイリスタＳＣＲ１のゲート電圧が上昇することで、サイリスタＳＣＲ１が導通する。従って、このときは、切替スイッチ４の短絡時と同様に、電解コンデンサＣ１は放電素子１により放電される。

〔実施の形態１５〕
図１６に示すスイッチング電源装置１１５の構成は、図１５に示すスイッチング電源装置１１４の構成と比較して、以下の点が異なっている。

すなわち、図１６に示すスイッチング電源装置１１５は、スイッチ駆動回路２および切替スイッチ４の両機能を兼ね備えた、フォトサイリスタＰＣ−ＳＣＲ３を備えている。

また、フォトカプラＰＣ４の受光トランジスタのコレクタ端子は、抵抗Ｒ１７の一端、および、フォトサイリスタＰＣ−ＳＣＲ３のダイオード部のアノードに接続されている。該ダイオード部のカソードは、メイン電源における低レベル側の電源ラインに接続されている。

抵抗Ｒ１７の他端の接続関係、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ側の構成、さらには、ＰＦＣ回路１３の構成については、図１３に示すものと同様であるため、詳細な説明を省略する。

図１６に示すスイッチング電源装置１１５は、メイン電源と別のサブ電源とを備え、放電素子１に、ＰＦＣ回路１３において使用されている抵抗（分圧抵抗）Ｒ１５およびＲ１６を用いており、切替スイッチ４に、フォトサイリスタＰＣ−ＳＣＲ３を用いる。

電解コンデンサＣ１は、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部を経て、抵抗Ｒ１４と抵抗Ｒ１５とが接続されたノードに接続されており、抵抗Ｒ１５およびＲ１６は放電素子１に流用されている。

変換トランスＴ１の補助巻線から出力された電圧は、ダイオードＤ１３で整流され、コンデンサＣ１１で平滑化され、平滑化された電圧は、抵抗Ｒ１３を経て、フォトサイリスタＰＣ−ＳＣＲ３のダイオード部のアノードに印加される。

フォトサイリスタＰＣ−ＳＣＲ３のカソードは、低レベル側の電源ラインに接続されることで、実質的に接地されており、フォトサイリスタＰＣ−ＳＣＲ３のダイオード部の、アノードには、並列にフォトカプラＰＣ４の受光トランジスタ側回路が接続されている。

サブ電源の、ブリッジダイオードＢＤ１ａからの出力電圧は、抵抗Ｒ１９およびＲ４０で分圧され、ツェナーダイオードＺＤ１を経て、フォトカプラＰＣ４の発光ダイオードのアノードに印加されている。コンデンサＣ１３は、誤動作防止用である。

図１６に示すスイッチング電源装置１１５に交流電圧が入力されている場合、該交流電圧をブリッジダイオードＢＤ１ａが整流した結果得られた脈流電圧は、抵抗Ｒ１９およびＲ４０で分圧される。この分圧後の電圧のレベルは、ツェナーダイオードＺＤ１のゲートオン電圧より高くなっており、該分圧後の電圧が印加されたツェナーダイオードＺＤ１は導通する。ツェナーダイオードＺＤ１が導通すると、フォトカプラＰＣ４の発光ダイオードには電流が流れ、これにより、フォトカプラＰＣ４の受光トランジスタは導通する。フォトカプラＰＣ４の受光トランジスタが導通すると、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部のゲート電圧は低下され、該サイリスタ部は非導通になる。従って、このときは、切替スイッチ４の開放時と同様の構成になるため、電解コンデンサＣ１の放電は行われない。

一方、図１６に示すスイッチング電源装置１１５に交流電圧が入力されていない場合、フォトカプラＰＣ４の受光トランジスタは非導通になるため、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部のゲート電圧が上昇することで、該サイリスタ部が導通する。従って、このときは、切替スイッチ４の短絡時と同様に、電解コンデンサＣ１は放電素子１を構成する、抵抗Ｒ１５およびＲ１６により放電される。

〔実施の形態１６〕
図１７に示すスイッチング電源装置１１６の構成は、図１６に示すスイッチング電源装置１１５の構成と比較して、以下の点が異なっている。

すなわち、図１７に示すスイッチング電源装置１１６は、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部のカソードが、サブ電源における高レベル側の電源ライン、かつ、ダイオードＤ１４のカソードに接続されている。

また、図１７に示すスイッチング電源装置１１６は、図１２に示すものと同様の構成の、ＰＦＣ回路１３を備えている。

図１７に示すスイッチング電源装置１１６は、メイン電源と別のサブ電源とを備え、サブ電源のブリッジダイオードＢＤ１ａの出力端において、電解コンデンサＣ１の放電を実施する構成としている。また、切替スイッチ４には、フォトサイリスタＰＣ−ＳＣＲ３を用いている。

図１７に示すスイッチング電源装置１１６に交流電圧が入力されている場合、図１６に示す構成と同様の動作により、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部は非導通になる。従って、このときは、切替スイッチ４の開放時と同様の構成になるため、電解コンデンサＣ１の放電は行われない。

一方、図１７に示すスイッチング電源装置１１６に交流電圧が入力されていない場合も、図１６に示す構成と同様の動作により、フォトサイリスタＰＣ−ＳＣＲ３のサイリスタ部は導通する。従って、このときは、切替スイッチ４の短絡時と同様の構成になるため、電解コンデンサＣ１の放電は行われない。

本発明により、簡易な回路構成で、ＡＣ入力のＯＦＦ時に、電解コンデンサＣ１に残っている電荷（電圧）を放電することができ、工程での検査終了後作業者が電源を移動させる際、またはサービスマンが修理のため電源を取り外した際、誤ってその電解コンデンサに触れて感電し、そのショックで電源を落して破損させる虞、更には、電源同士または電源とセットとが接触した場合、最悪その電解コンデンサに触れて電源またはセットが破壊する虞が低減される効果を奏する。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、ＡＣ入力から直流電圧を出力する、事務機器および民生用機器（特に装置）に利用することができる。特に、ＡＣ入力に常時接続され、待機時に省エネルギー化が要求される、液晶ＴＶをはじめとする表示装置等の民生用機器における、スイッチング電源装置に好適に利用することができる。

１ 放電素子
４ 切替スイッチ
６ ＡＣＤＥＴ回路（検知回路）
１２ 減電圧検出回路（検知回路）
１３ ＰＦＣ回路（力率改善回路）
１０１〜１１６、２００ スイッチング電源装置
ＢＤ１ ブリッジダイオード（整流回路、メイン整流回路）
ＢＤ１ａ ブリッジダイオード（サブ整流回路）
Ｃ１ 電解コンデンサ（メイン電解コンデンサ）
Ｃ１ａ 電解コンデンサ（サブ電解コンデンサ）
Ｒ１５およびＲ１６ 抵抗（波形検出抵抗）
Ｔ１ 変換トランス
ｎ１ １次巻線
ｎ２ ２次巻線

Claims (10)

1. 入力された交流電圧を整流する整流回路と、
   上記整流回路が整流した電圧を平滑化する電解コンデンサと、
   １次巻線および２次巻線を有しており、該１次巻線に印加された上記電解コンデンサからの電圧を、該２次巻線に伝達する変換トランスと、
   上記１次巻線側の回路の所望位置に印加される電圧値を検知する検知回路と、
   上記電解コンデンサに対して並列に接続された放電回路と、を備え、
   上記放電回路は、上記電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、
   上記切替スイッチは、上記検知回路が上記電圧値の低下を検知したときに、短絡されるものであることを特徴とするスイッチング電源装置。
2. 上記検知回路は、上記スイッチング電源装置に入力された上記交流電圧の値を検知することを特徴とする請求項１に記載のスイッチング電源装置。
3. 上記検知回路は、上記整流回路が整流した電圧の値を検知することを特徴とする請求項１に記載のスイッチング電源装置。
4. 上記整流回路と上記電解コンデンサとの間に接続された力率改善回路を備え、
   上記検知回路は、上記力率改善回路が出力する電圧の値を検知することを特徴とする請求項１に記載のスイッチング電源装置。
5. 上記整流回路と上記電解コンデンサとの間に接続された力率改善回路を備え、
   上記力率改善回路は、自身の出力電流の波形を、上記スイッチング電源装置に入力された上記交流電圧の波形に近似させるために用いられる波形検出抵抗を備え、
   上記波形検出抵抗は、上記放電素子に流用されていることを特徴とする請求項１または２に記載のスイッチング電源装置。
6. 上記検知回路は、上記力率改善回路が出力する電圧の値を検知することを特徴とする請求項５に記載のスイッチング電源装置。
7. 入力された交流電圧を整流するメイン整流回路と、該メイン整流回路が整流した電圧を平滑化するメイン電解コンデンサと、を備えたメイン電源と、
   上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、
   上記サブ整流回路が整流した電圧の値を検知する検知回路と、
   上記メイン電解コンデンサに対して並列に接続された放電回路と、を備え、
   上記放電回路は、上記メイン電解コンデンサを放電させるための放電素子と、切替スイッチと、の直列回路であり、
   上記切替スイッチは、上記検知回路が電圧値の低下を検知したときに、短絡されるものであることを特徴とするスイッチング電源装置。
8. 上記メイン整流回路と上記メイン電解コンデンサとの間に接続された力率改善回路を備え、
   上記力率改善回路は、自身の出力電流の波形を、上記スイッチング電源装置に入力された上記交流電圧の波形に近似させるために用いられる波形検出抵抗を備え、
   上記波形検出抵抗は、上記放電素子に流用されていることを特徴とする請求項７に記載のスイッチング電源装置。
9. 入力された交流電圧を整流した電圧を平滑化するメイン電解コンデンサを備えたメイン電源と、
   上記メイン電源と別に備えられており、かつ、入力された上記交流電圧を整流するサブ整流回路を備えたサブ電源と、
   上記サブ整流回路が整流した電圧の値を検知する検知回路と、
   上記検知回路が電圧値の低下を検知したときに短絡されることで、上記メイン電解コンデンサと上記サブ整流回路の出力端とを短絡させる切替スイッチと、を備えることを特徴とするスイッチング電源装置。
10. 上記切替スイッチは、上記検知回路が電圧値の低下を検知しないときに、開放されるものであることを特徴とする請求項１〜９のいずれか１項に記載のスイッチング電源装置。

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