JP2011134947A - Lateral semiconductor device - Google Patents

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清春 早川
Hiroomi Eguchi
博臣 江口
Mineji Okawa
峰司 大川
Masahito Taki
雅人 滝
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Abstract

<P>PROBLEM TO BE SOLVED: To enhance the breakdown voltage of a lateral semiconductor device by making thin a silicon semiconductor layer of an SOI substrate, and to prevent the time up to thermal breakage of the silicon semiconductor layer during supply of a large current from becoming short. <P>SOLUTION: An IGBT 1 is constituted by forming a support substrate 11, a buried silicon oxide layer 12, a silicon semiconductor layer 13, and an insulating layer 23 in order. The silicon semiconductor layer 13 includes an emitter region 14 in contact with an emitter electrode 20, a collector region 15 in contact with a collector electrode 21, and a center semiconductor region composed of a body region 17, a part of a buffer region 19, and a drift region 16. A part of the insulating layer 23 is a highly thermally conductive layer 27 which is formed on a material having higher thermal conductivity than silicon oxide, and spreads right over the drift region 16. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、SOI基板を用いた横型の半導体装置に関する。   The present invention relates to a lateral semiconductor device using an SOI substrate.

非特許文献1に記載されるように、SOI基板を用いた横型のIGBT(Insulated Gate Bipolar Transistor)が知られている。このIGBTでインバータ回路をスイッチングし、モータ等の電気機器に対する通電量を制御する。電気機器に短絡現象が生じると、IGBTに大電流が流れる。非特許文献1に記載のIGBTは、定格電流の8倍の電流が流れた場合に、8μsecの間は熱破壊しない耐性があると報告されている。したがって、IGBTに定格電流よりも大きな電流が流れたことをきっかけにしてゲート電圧を強制的にオフする保護回路を設けることによって、IGBTを熱破壊から保護することができる。熱破壊に至るまでの時間が8μsec程度あれば、それ以前に保護回路によってゲート電圧を強制的にオフすることが可能となる。   As described in Non-Patent Document 1, a lateral IGBT (Insulated Gate Bipolar Transistor) using an SOI substrate is known. The inverter circuit is switched by this IGBT to control the amount of current supplied to an electric device such as a motor. When a short circuit phenomenon occurs in an electrical device, a large current flows through the IGBT. The IGBT described in Non-Patent Document 1 is reported to be resistant to thermal breakdown for 8 μsec when a current that is eight times the rated current flows. Therefore, the IGBT can be protected from thermal destruction by providing a protection circuit that forcibly turns off the gate voltage when a current larger than the rated current flows in the IGBT. If the time until thermal breakdown is about 8 μsec, the gate voltage can be forcibly turned off by the protection circuit before that.

SOI基板のシリコン半導体層の厚みを薄くすることにより、シリコン半導体層に形成されている半導体構造の耐圧を向上できることが知られている。非特許文献2には、厚みが4μmの埋め込み酸化シリコン層を有するSOI基板のシリコン半導体層の厚みを1μmにまで薄くすることによって、シリコン半導体層に形成されている半導体構造の耐圧を700Vにまで上昇できることが開示されている。また、本願発明者らによる実験よっても、厚みが4μmの埋め込み酸化シリコン層とを備えるSOI基板のシリコン半導体層の厚みを1.5μmにまで薄くすることによって、シリコン半導体層に形成されている半導体構造の耐圧を700Vにまで上昇できるという結果が得られている。   It is known that the breakdown voltage of the semiconductor structure formed in the silicon semiconductor layer can be improved by reducing the thickness of the silicon semiconductor layer of the SOI substrate. Non-Patent Document 2 discloses that the breakdown voltage of a semiconductor structure formed in a silicon semiconductor layer is reduced to 700 V by reducing the thickness of a silicon semiconductor layer of an SOI substrate having a buried silicon oxide layer having a thickness of 4 μm to 1 μm. It is disclosed that it can rise. Further, according to experiments by the present inventors, a semiconductor formed in a silicon semiconductor layer by reducing the thickness of a silicon semiconductor layer of an SOI substrate including a buried silicon oxide layer having a thickness of 4 μm to 1.5 μm. The result is that the breakdown voltage of the structure can be increased to 700V.

Akio Nakagawa et al,”Improvement in Lateral IGBT Design for 500V 3A One Chip Inverter ICs,ISPSD 1999, pp. 321−324Akio Nakagawa et al, “Improvement in Lateral IGBT Design for 500V 3A One Chip Inverter ICs, ISPSD 1999, pp. 321-224. S.Merchan et al,”Realization of High Breakdown Voltage(>700V) in Thin SOI Devices” ISPSD1991, pp.31−35S. Merchan et al, “Realization of High Breakdown Voltage (> 700V) in Thin SOI Devices” ISPSD1991, pp.31-35

前記したように、SOI基板のシリコン半導体層の厚みを薄くすることによって、シリコン半導体層に形成されている半導体構造の耐圧を上昇させることができる。しかしながら、シリコン半導体層の厚みを薄くすると、半導体層に定格電流以上の電流が流れる場合に、半導体層内で局所的に急速度で温度上昇するという現象が生じ、熱破壊までの時間が短縮化されるという問題が生じる。   As described above, the breakdown voltage of the semiconductor structure formed in the silicon semiconductor layer can be increased by reducing the thickness of the silicon semiconductor layer of the SOI substrate. However, if the thickness of the silicon semiconductor layer is reduced, when a current exceeding the rated current flows through the semiconductor layer, a phenomenon occurs in which the temperature rises locally at a rapid rate within the semiconductor layer, thereby shortening the time until thermal breakdown. Problem arises.

シリコン半導体層の下には埋め込み酸化シリコン層が配置されている。またシリコン半導体層の上にも、配線と半導体構造を絶縁する酸化シリコン層が配置されている。SOI基板のシリコン半導体層に半導体構造を形成すると、半導体構造の上下面に酸化シリコン層が積層されている構造となる。酸化シリコン層は、シリコン半導体層に比して、熱伝導率が低い。SOI基板のシリコン半導体層に半導体構造を形成すると、シリコン半導体層の上下面に低熱伝導層が積層されている構造となる。   A buried silicon oxide layer is disposed under the silicon semiconductor layer. A silicon oxide layer that insulates the wiring from the semiconductor structure is also disposed on the silicon semiconductor layer. When a semiconductor structure is formed in the silicon semiconductor layer of the SOI substrate, a structure in which silicon oxide layers are stacked on the upper and lower surfaces of the semiconductor structure is obtained. The silicon oxide layer has a lower thermal conductivity than the silicon semiconductor layer. When a semiconductor structure is formed in the silicon semiconductor layer of the SOI substrate, a structure in which low thermal conductive layers are stacked on the upper and lower surfaces of the silicon semiconductor layer is obtained.

シリコン半導体層の上下面に低熱伝導層が積層されている構造においてシリコン半導体層を薄くすると、シリコン半導体層の局所的部位において発熱した場合、その熱を周囲に伝熱する能力が低くなり、その局所が急速度に温度上昇するという現象が生じる。   When the silicon semiconductor layer is thinned in a structure in which low thermal conductive layers are stacked on the upper and lower surfaces of the silicon semiconductor layer, when heat is generated in a local part of the silicon semiconductor layer, the ability to transfer the heat to the surroundings is reduced. A phenomenon occurs in which the temperature rises rapidly at the local area.

半導体構造の耐圧を高めるためにシリコン半導体層の厚みを薄くすると、シリコン半導体層の半導体構造に定格電流以上の電流が流れる場合に、半導体構造内で局所的に急速度で温度上昇するという現象が生じ、熱破壊までの時間が短縮化されてしまう。したがって、ゲート電圧を強制的にオフする保護回路の動作時間が間に合わず、保護回路が作動する前に半導体構造が熱破壊されてしまう現象が生じやすい。
シリコン半導体層の半導体構造に大電流が流れて熱破壊される現象は、IGBTのみならず、LDMOS(Laterally Diffused MOS)やダイオードなどの半導体装置においても起こりうる。
If the thickness of the silicon semiconductor layer is reduced in order to increase the breakdown voltage of the semiconductor structure, the phenomenon that the temperature rises locally at a rapid rate in the semiconductor structure when a current exceeding the rated current flows through the semiconductor structure of the silicon semiconductor layer. Occurs, and the time until thermal destruction is shortened. Therefore, the operation time of the protection circuit that forcibly turns off the gate voltage is not in time, and the semiconductor structure is likely to be thermally destroyed before the protection circuit is activated.
A phenomenon in which a large current flows through a semiconductor structure of a silicon semiconductor layer and is thermally destroyed can occur not only in an IGBT but also in a semiconductor device such as an LDMOS (Laterally Diffused MOS) or a diode.

本明細書で開示される発明は、こうした実情に鑑みてなされたものであり、SOI基板のシリコン半導体層を薄膜化することによって横型の半導体装置の耐圧を高め、しかも大電流の通電時にシリコン半導体層の半導体構造が熱破壊されるまでの時間が短くなることを防止することを目的とする。   The invention disclosed in the present specification has been made in view of such circumstances, and by increasing the breakdown voltage of a horizontal semiconductor device by thinning the silicon semiconductor layer of the SOI substrate, the silicon semiconductor can be used when a large current is applied. The object is to prevent the time until the semiconductor structure of the layer is thermally destroyed from becoming shorter.

本明細書で開示される横型半導体装置は、支持基板と埋め込み酸化シリコン層とシリコン半導体層と絶縁層とが順に形成されており、絶縁層が形成されていない範囲においてシリコン半導体層に接している第1主電極と第2主電極とを備えている。そして、シリコン半導体層が、第1主電極に接している第1半導体領域と、第2主電極に接している第2半導体領域と、第1半導体領域と第2半導体領域との間に存在している中央半導体領域とを備えている。また、絶縁層の少なくとも一部が、酸化シリコンよりも熱伝導性が高い材料で形成されているとともに中央半導体領域の真上に広がっている高熱伝導層となっている。   In the lateral semiconductor device disclosed in this specification, a support substrate, a buried silicon oxide layer, a silicon semiconductor layer, and an insulating layer are sequentially formed, and are in contact with the silicon semiconductor layer in a range where the insulating layer is not formed. A first main electrode and a second main electrode are provided. The silicon semiconductor layer exists between the first semiconductor region in contact with the first main electrode, the second semiconductor region in contact with the second main electrode, and the first semiconductor region and the second semiconductor region. And a central semiconductor region. In addition, at least a part of the insulating layer is formed of a material having higher thermal conductivity than silicon oxide, and is a high thermal conductive layer spreading right above the central semiconductor region.

上記構成では、シリコン半導体層を薄膜化することで高耐圧を実現することができる。
上記構成の横型半導体装置が接続されている回路で短絡現象が生じると、シリコン半導体層に定格電流以上の電流が流れるために、中央半導体領域が発熱する。上記構成では、中央半導体領域の真上に高熱伝導層が広がっているため、この熱が高熱伝導層によって周囲に伝導し、中央半導体領域の一部が局所的に高温になることを抑制することができる。これにより、シリコン半導体層に形成されている半導体構造が熱破壊される温度にまで上昇するのに時間がかかるようになる。したがって、その間に安全装置等で対策し、半導体装置を保護することが可能となる。
In the above configuration, a high breakdown voltage can be realized by thinning the silicon semiconductor layer.
When a short circuit occurs in a circuit to which the horizontal semiconductor device having the above configuration is connected, a current equal to or higher than the rated current flows through the silicon semiconductor layer, so that the central semiconductor region generates heat. In the above configuration, since the high thermal conductive layer spreads right above the central semiconductor region, this heat is conducted to the surroundings by the high thermal conductive layer, and a part of the central semiconductor region is prevented from being locally heated. Can do. As a result, it takes time for the semiconductor structure formed in the silicon semiconductor layer to rise to a temperature at which it is thermally destroyed. Therefore, measures can be taken with a safety device or the like in the meantime to protect the semiconductor device.

本明細書で開示される横型半導体装置では、高熱伝導層が、シリコン半導体層の表面に酸化シリコン層を介して形成されていることが好ましい。   In the lateral semiconductor device disclosed in this specification, the high thermal conductive layer is preferably formed on the surface of the silicon semiconductor layer with a silicon oxide layer interposed therebetween.

シリコン半導体層の表面に高熱伝導層を直接形成した場合、高熱伝導層を構成する材料によっては、シリコン半導体層と高熱伝導層との界面に電荷が生じることがあり、これにより、リーク電流が生じる可能性がある。この点、上記構成では、シリコン半導体層と高熱伝導層との間に酸化シリコン層を介在させているために、シリコン半導体層と絶縁層との界面に電荷が生じることを抑制し、リーク電流が生じることを抑制することができる。   When the high thermal conductive layer is directly formed on the surface of the silicon semiconductor layer, depending on the material constituting the high thermal conductive layer, an electric charge may be generated at the interface between the silicon semiconductor layer and the high thermal conductive layer, thereby causing a leakage current. there is a possibility. In this respect, in the above configuration, since the silicon oxide layer is interposed between the silicon semiconductor layer and the high thermal conductive layer, the generation of electric charges at the interface between the silicon semiconductor layer and the insulating layer is suppressed, and the leakage current is reduced. It is possible to suppress the occurrence.

本明細書で開示される横型半導体装置の一つは、中央半導体領域に、第1半導体領域を包囲しているとともにゲート絶縁膜を介してゲート電極に対向しているp型のボディ領域と、そのボディ領域に隣接しているとともに第2半導体領域の近傍まで延びているn型のドリフト領域とを備えている。この横型半導体装置では、高熱伝導層が、ドリフト領域の真上に形成されていることが好ましい。   One of the lateral semiconductor devices disclosed in this specification includes a p-type body region surrounding a first semiconductor region and facing a gate electrode through a gate insulating film in a central semiconductor region, An n-type drift region that is adjacent to the body region and extends to the vicinity of the second semiconductor region. In this lateral semiconductor device, it is preferable that the high thermal conductive layer is formed immediately above the drift region.

上記構成の横型半導体装置が接続されている回路で短絡動作が生じると、シリコン半導体層に定格電流以上の電流が流れるために、ドリフト領域とボディ領域との界面近傍で集中的に発熱する。上記構成では、ドリフト領域の真上に高熱伝導層が広がっているために、この熱が高熱伝導層によって効率よく周囲に伝導し、この発熱部位が高温になるまでに時間がかかるようになる。これにより、ボディ領域とドリフト領域との間にあるp/n接合が熱的に消滅してシリコン半導体層の半導体構造に大電流が流れ続ける状態となるまでに時間がかかるようになる。したがって、シリコン半導体層の半導体構造が熱破壊されることを抑制することができる。   When a short circuit operation occurs in a circuit to which the horizontal semiconductor device having the above configuration is connected, a current exceeding the rated current flows through the silicon semiconductor layer, and heat is generated intensively in the vicinity of the interface between the drift region and the body region. In the above configuration, since the high heat conductive layer spreads right above the drift region, this heat is efficiently conducted to the surroundings by the high heat conductive layer, and it takes time until the heat generating portion reaches a high temperature. As a result, it takes time until the p / n junction between the body region and the drift region thermally disappears and a large current continues to flow through the semiconductor structure of the silicon semiconductor layer. Therefore, the semiconductor structure of the silicon semiconductor layer can be prevented from being thermally destroyed.

また、この横型半導体装置では、ゲート絶縁膜が、酸化シリコン層で構成されており、高熱伝導層が、シリコン半導体層の表面にゲート絶縁膜の厚み以下の厚みの酸化シリコン層を介して形成されていることが好ましい。   In this lateral semiconductor device, the gate insulating film is formed of a silicon oxide layer, and the high thermal conductive layer is formed on the surface of the silicon semiconductor layer through a silicon oxide layer having a thickness equal to or less than the thickness of the gate insulating film. It is preferable.

上記構成では、シリコン半導体層と高熱伝導層との間に酸化シリコン層を介在させているために、シリコン半導体層と絶縁層の界面に電荷が生じることを抑制して、リーク電流が生じることを抑制することができる。   In the above configuration, since the silicon oxide layer is interposed between the silicon semiconductor layer and the high thermal conductive layer, it is possible to suppress the generation of electric charges at the interface between the silicon semiconductor layer and the insulating layer and to generate a leakage current. Can be suppressed.

また、シリコン半導体層と高熱伝導層との間に介在する酸化シリコン層の厚みが、ゲート絶縁膜以下の厚みであり、薄く形成されている。したがって、シリコン半導体層で発熱が生じた場合に、この熱が高熱伝導層に伝導するにあたって、酸化シリコン層がさほど大きな障壁とはならない。したがって、シリコン半導体層で生じた熱を高熱伝導層によって適切に周囲に伝導させることができ、シリコン半導体層の半導体構造が熱破壊されることを抑制することができる。   In addition, the thickness of the silicon oxide layer interposed between the silicon semiconductor layer and the high thermal conductive layer is equal to or smaller than the gate insulating film, and is formed thin. Therefore, when heat is generated in the silicon semiconductor layer, the silicon oxide layer does not become a very large barrier when this heat is conducted to the high thermal conductive layer. Therefore, the heat generated in the silicon semiconductor layer can be appropriately conducted to the surroundings by the high thermal conductive layer, and the semiconductor structure of the silicon semiconductor layer can be prevented from being thermally destroyed.

また、本明細書で開示される一つの横型半導体装置では、第1半導体領域がアノード領域であり、第2半導体領域がカソード領域である。中央半導体領域には、p/n接合の界面が存在している。この半導体装置は、ダイオードとして機能する。   In one lateral semiconductor device disclosed in this specification, the first semiconductor region is an anode region, and the second semiconductor region is a cathode region. A p / n junction interface exists in the central semiconductor region. This semiconductor device functions as a diode.

上記構成の横型半導体装置が接続されている回路で短絡動作が生じると、シリコン半導体層に定格電流以上の電流が流れるために、p/n接合の界面近傍で発熱する。上記構成では、この界面が存在する中央半導体領域の真上に高熱伝導層が広がっているために、この熱が高熱伝導層によって効率よく周囲に伝導し、この発熱部位が局所的に高温になるまでに時間がかかるようになる。これにより、アノード領域とカソード領域との間にあるp/n接合が熱的に消滅してシリコン半導体層の半導体構造に大電流が流れ続ける状態となるまでに時間がかかるようになる。したがって、シリコン半導体層の半導体構造が熱破壊されることを抑制することができる。   When a short circuit operation occurs in a circuit to which the horizontal semiconductor device having the above configuration is connected, a current exceeding the rated current flows through the silicon semiconductor layer, and heat is generated near the interface of the p / n junction. In the above configuration, since the high thermal conductive layer spreads right above the central semiconductor region where the interface exists, the heat is efficiently conducted to the surroundings by the high thermal conductive layer, and the heat generating portion becomes locally hot. It takes time until. As a result, it takes time until the p / n junction between the anode region and the cathode region thermally disappears and a large current continues to flow through the semiconductor structure of the silicon semiconductor layer. Therefore, the semiconductor structure of the silicon semiconductor layer can be prevented from being thermally destroyed.

本明細書で開示される横型半導体装置は、高熱伝導性の材料が、窒化シリコン又は窒化アルミニウムであることが好ましい。   In the lateral semiconductor device disclosed in this specification, the high thermal conductivity material is preferably silicon nitride or aluminum nitride.

これらの材料は、酸化シリコンよりも熱伝導性が高いため、高熱伝導層の材料として利用することができる。また、これらの材料を用いることによって、横型半導体装置に要求される耐圧特性も実現することができる。   Since these materials have higher thermal conductivity than silicon oxide, they can be used as materials for the high thermal conductive layer. In addition, by using these materials, it is possible to realize a withstand voltage characteristic required for the lateral semiconductor device.

本明細書で開示される横型半導体装置では、SOI基板のシリコン半導体層を薄膜化することによって耐圧を高めることができ、しかも大電流の通電時にシリコン半導体層の半導体構造が熱破壊されるまでの時間が短くなることを防止することができる   In the lateral semiconductor device disclosed in this specification, the breakdown voltage can be increased by reducing the thickness of the silicon semiconductor layer of the SOI substrate, and the semiconductor structure of the silicon semiconductor layer is thermally destroyed when energized with a large current. Can prevent time from being shortened

実施例1のIGBTの要部を示す断面図。FIG. 3 is a cross-sectional view illustrating a main part of the IGBT according to the first embodiment. 実施例1のIGBTが接続されているインバータ回路で短絡現象が発生した後における発熱スポットの温度変化を示すタイミングチャート。6 is a timing chart showing a temperature change of a heat generation spot after a short-circuit phenomenon occurs in the inverter circuit to which the IGBT of Example 1 is connected. 実施例1の高熱伝導層の厚みと発熱スポットの最高温度との関係を示すグラフ。6 is a graph showing the relationship between the thickness of the high thermal conductive layer of Example 1 and the maximum temperature of the heat generation spot. 実施例2のIGBTの要部を示す断面図。Sectional drawing which shows the principal part of IGBT of Example 2. FIG. 実施例3のLDMOSの要部を示す断面図。Sectional drawing which shows the principal part of LDMOS of Example 3. FIG. 実施例4のPINダイオードの要部を示す断面図。Sectional drawing which shows the principal part of the PIN diode of Example 4. 実施例5のESD保護ダイオードの要部を示す断面図。Sectional drawing which shows the principal part of the ESD protection diode of Example 5. FIG. 従来のIGBTの要部を示す断面図。Sectional drawing which shows the principal part of the conventional IGBT.

以下に本発明の実施例の特徴を説明する。
(特徴1)高熱伝導層は、酸化シリコンよりも熱容量が高い材料で構成されている。シリコン半導体層で発熱が生じた場合であっても、高熱伝導層が加熱されにくいために、短時間で高温となることがない。このことによっても、シリコン半導体層の中央半導体領域が高温になることを抑制することができ、半導体構造が熱破壊される温度にまで上昇するのに時間がかかるようになる。
(特徴2)IGBTとLDMOSでは、シリコン半導体層と高熱伝導層との間に介在する表側酸化シリコン層が、ゲート絶縁膜の酸化シリコン層と一体に形成されている。ゲート絶縁膜と表側酸化シリコン層とを個別に形成する必要がないため、製造工程の簡素化を図ることができる。
The features of the embodiments of the present invention will be described below.
(Feature 1) The high thermal conductive layer is made of a material having a higher heat capacity than silicon oxide. Even when heat is generated in the silicon semiconductor layer, the high thermal conductive layer is not easily heated, and thus does not reach a high temperature in a short time. This also prevents the central semiconductor region of the silicon semiconductor layer from becoming high temperature, and it takes time to increase the temperature to a temperature at which the semiconductor structure is thermally destroyed.
(Feature 2) In IGBT and LDMOS, a front side silicon oxide layer interposed between a silicon semiconductor layer and a high thermal conductive layer is formed integrally with a silicon oxide layer of a gate insulating film. Since it is not necessary to separately form the gate insulating film and the front side silicon oxide layer, the manufacturing process can be simplified.

実施例1の横型半導体装置は、インバータ回路をスイッチングするIGBTである。実施例1に係るIGBTを図1〜図3、及び図8を参照して説明する。
図1に、IGBT1の要部断面図を模式的に示す。IGBT1では、支持基板11と埋め込み酸化シリコン層12とシリコン半導体層13とが順に形成されている。支持基板11の主材料はシリコンであり、接地電位に固定されている。埋め込み酸化シリコン層12の厚みは約4μmであり、シリコン半導体層13の厚みは約1.5μmである。このIGBT1では、シリコン半導体層13を薄膜化することで高耐圧を実現することができる。シリコン半導体層13の表面は、その大部分が絶縁層23により覆われている。
The horizontal semiconductor device according to the first embodiment is an IGBT that switches an inverter circuit. The IGBT according to the first embodiment will be described with reference to FIGS. 1 to 3 and FIG.
In FIG. 1, the principal part sectional drawing of IGBT1 is shown typically. In the IGBT 1, a support substrate 11, a buried silicon oxide layer 12, and a silicon semiconductor layer 13 are formed in order. The main material of the support substrate 11 is silicon and is fixed to the ground potential. The buried silicon oxide layer 12 has a thickness of about 4 μm, and the silicon semiconductor layer 13 has a thickness of about 1.5 μm. In the IGBT 1, a high breakdown voltage can be realized by thinning the silicon semiconductor layer 13. Most of the surface of the silicon semiconductor layer 13 is covered with an insulating layer 23.

シリコン半導体層13には、第1半導体領域としてのn型のエミッタ領域14と、第2半導体領域としてのp型のコレクタ領域15とを備えている。エミッタ領域14とコレクタ領域15との間には、n型のドリフト領域16が設けられている。 The silicon semiconductor layer 13 includes an n + -type emitter region 14 as a first semiconductor region and a p + -type collector region 15 as a second semiconductor region. An n type drift region 16 is provided between the emitter region 14 and the collector region 15.

エミッタ領域14は、シリコン半導体層13の表面の一部に設けられている。このエミッタ領域14は、p型のボディ領域17に包囲されている。ボディ領域17は、シリコン半導体層13の表面から裏面に亘る範囲に形成されている。p型のボディコンタクト領域18が、シリコン半導体層13の表面で、ボディ領域17の内部に設けられている。コレクタ領域15は、シリコン半導体層13の表面の他の一部に設けられている。このコレクタ領域15は、n型のバッファ領域19に包囲されている。バッファ領域19は、シリコン半導体層13の表面から裏面に至る範囲に形成されている。 The emitter region 14 is provided on a part of the surface of the silicon semiconductor layer 13. The emitter region 14 is surrounded by a p-type body region 17. The body region 17 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 13. A p + -type body contact region 18 is provided in the body region 17 on the surface of the silicon semiconductor layer 13. The collector region 15 is provided on another part of the surface of the silicon semiconductor layer 13. The collector region 15 is surrounded by an n-type buffer region 19. The buffer region 19 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 13.

ドリフト領域16の一端はボディ領域17に接しており、他端はバッファ領域19に接している。ドリフト領域16は、ボディ領域17によりエミッタ領域14と分離され、バッファ領域19によりコレクタ領域15と分離されている。本実施例では、シリコン半導体層13において、エミッタ領域14とコレクタ領域15との間、すなわち、ボディ領域17及びバッファ領域19のドリフト領域16に隣接している側の一部とドリフト領域16とが、中央半導体領域を構成している。   One end of the drift region 16 is in contact with the body region 17, and the other end is in contact with the buffer region 19. The drift region 16 is separated from the emitter region 14 by the body region 17 and separated from the collector region 15 by the buffer region 19. In the present embodiment, in the silicon semiconductor layer 13, the drift region 16 is located between the emitter region 14 and the collector region 15, that is, a part of the body region 17 and the buffer region 19 on the side adjacent to the drift region 16. Constitutes the central semiconductor region.

エミッタ領域14とボディコンタクト領域18の表面の一部は、絶縁層23が形成されておらず、第1主電極としてのエミッタ電極20に接触している。すなわち、エミッタ領域14とボディコンタクト領域18は、エミッタ電極20に電気的に接続している。また、コレクタ領域15の表面の一部は、絶縁層23が形成されておらず、第2主電極としてのコレクタ電極21に接触している。すなわち、コレクタ領域15は、コレクタ電極21に電気的に接続している。ボディ領域17の表面には、酸化シリコンからなるゲート絶縁膜22を介してゲート電極24が対向している。ゲート電極24には、ゲート配線25が接続されている。   Part of the surface of the emitter region 14 and the body contact region 18 is not formed with the insulating layer 23 and is in contact with the emitter electrode 20 as the first main electrode. That is, the emitter region 14 and the body contact region 18 are electrically connected to the emitter electrode 20. In addition, a part of the surface of the collector region 15 is not formed with the insulating layer 23 and is in contact with the collector electrode 21 as the second main electrode. That is, the collector region 15 is electrically connected to the collector electrode 21. A gate electrode 24 is opposed to the surface of the body region 17 via a gate insulating film 22 made of silicon oxide. A gate wiring 25 is connected to the gate electrode 24.

絶縁層23は、表側酸化シリコン層26と高熱伝導層27と層間絶縁膜層28とを備えている。この絶縁層23により、エミッタ電極20とコレクタ電極21とゲート電極24とが絶縁されている。なお、図示を省略するが、この絶縁層23の表面にも層間絶縁膜が形成されており、上記各電極20,21,24に接続される配線が互いに絶縁されている。   The insulating layer 23 includes a front side silicon oxide layer 26, a high thermal conductive layer 27, and an interlayer insulating film layer 28. The insulating layer 23 insulates the emitter electrode 20, the collector electrode 21, and the gate electrode 24. Although not shown, an interlayer insulating film is also formed on the surface of the insulating layer 23, and the wirings connected to the electrodes 20, 21, and 24 are insulated from each other.

表側酸化シリコン層26は、シリコン半導体層13の表面において、ドリフト領域16とバッファ領域19のドリフト領域16側の部位とを覆うようにして形成されている。この表側酸化シリコン層26は、ゲート絶縁膜22に連続して一体に形成されている。すなわち、本実施例では、便宜上、ボディ領域17とゲート電極24との間の部位をゲート絶縁膜22といい、それ以外の部位を表側酸化シリコン層26というが、これらは、シリコン半導体層13の表面で一体に形成される酸化シリコン層である。したがって、表側酸化シリコン層26の厚みは、ゲート酸化膜と同じ厚みである。なお、表側酸化シリコン層26の厚みは、ゲート絶縁膜22の厚みよりも薄くてもよく、換言すれば、表側酸化シリコン層26の厚みは、ゲート絶縁膜22の厚み以下であればよい。   The front side silicon oxide layer 26 is formed on the surface of the silicon semiconductor layer 13 so as to cover the drift region 16 and the portion of the buffer region 19 on the drift region 16 side. The front side silicon oxide layer 26 is formed continuously and integrally with the gate insulating film 22. That is, in this embodiment, for convenience, a portion between the body region 17 and the gate electrode 24 is referred to as a gate insulating film 22, and the other portion is referred to as a front side silicon oxide layer 26. It is a silicon oxide layer formed integrally on the surface. Therefore, the thickness of the front side silicon oxide layer 26 is the same as that of the gate oxide film. Note that the thickness of the front side silicon oxide layer 26 may be smaller than the thickness of the gate insulating film 22, in other words, the thickness of the front side silicon oxide layer 26 may be equal to or less than the thickness of the gate insulating film 22.

高熱伝導層27は、表側酸化シリコン層26の表面の大部分を覆うようにして形成されている。すなわち、高熱伝導層27は、シリコン半導体層13のドリフト領域16の表面に、表側酸化シリコン層26を介して形成されており、ドリフト領域16の真上に広がっている。本実施例では、シリコン半導体層13と高熱伝導層27との間に表側酸化シリコン層26を介在させているために、高熱伝導層27を形成する材料に拠らず、シリコン半導体層13と絶縁層23の界面に電荷が生じることが抑制され、リーク電流が生じることを抑制することができる。   The high thermal conductive layer 27 is formed so as to cover most of the surface of the front side silicon oxide layer 26. That is, the high thermal conductive layer 27 is formed on the surface of the drift region 16 of the silicon semiconductor layer 13 via the front side silicon oxide layer 26 and extends right above the drift region 16. In this embodiment, since the front-side silicon oxide layer 26 is interposed between the silicon semiconductor layer 13 and the high thermal conductive layer 27, the silicon semiconductor layer 13 is insulated from the silicon semiconductor layer 13 regardless of the material for forming the high thermal conductive layer 27. It is possible to suppress the generation of electric charges at the interface of the layer 23 and suppress the generation of a leak current.

本実施例では、高熱伝導層27が窒化シリコンで構成されており、その厚みは1.3μmである。なお、高熱伝導層27は、酸化シリコンよりも熱伝導性が高い材料で形成すればよく、窒化アルミニウムを用いることもできるが、その材料は特に限定されない。表1に、シリコン、酸化シリコン、窒化シリコン、及び窒化アルミニウムの熱伝導率及び熱容量を示す。

Figure 2011134947
In this embodiment, the high thermal conductive layer 27 is made of silicon nitride and has a thickness of 1.3 μm. The high thermal conductive layer 27 may be formed of a material having higher thermal conductivity than silicon oxide, and aluminum nitride may be used, but the material is not particularly limited. Table 1 shows the thermal conductivity and heat capacity of silicon, silicon oxide, silicon nitride, and aluminum nitride.
Figure 2011134947

表1に示すように、シリコンの熱伝導率は、138W/m・Kあり、酸化シリコンの熱伝導率1.4W/m・Kの約100倍である。また、窒化シリコンの熱伝導率は、19W/m・Kであり、酸化シリコンの熱伝導率の約14倍である。窒化アルミニウムの熱伝導率は、285W/m・Kであり、酸化シリコンの熱伝導率の約200倍である。したがって、絶縁層23の全てを酸化シリコンで形成するよりも、その一部を高熱伝導性の窒化シリコンや窒化アルミニウムで形成したほうが、シリコン半導体層13内で発熱が生じた場合に、この熱を絶縁層23によって周囲へ伝導しやすくなり、シリコン半導体層13の温度上昇を抑制することができる。なお、熱伝導性の高い材料として窒化シリコンや窒化アルミニウムを用いることにより、IGBT1に要求される耐圧特性も実現することができる。   As shown in Table 1, the thermal conductivity of silicon is 138 W / m · K, which is about 100 times the thermal conductivity of silicon oxide of 1.4 W / m · K. The thermal conductivity of silicon nitride is 19 W / m · K, which is about 14 times the thermal conductivity of silicon oxide. The thermal conductivity of aluminum nitride is 285 W / m · K, which is about 200 times the thermal conductivity of silicon oxide. Therefore, when heat is generated in the silicon semiconductor layer 13 when a part of the insulating layer 23 is formed of high thermal conductivity silicon nitride or aluminum nitride rather than forming all of the insulating layer 23 of silicon oxide, this heat is generated. The insulating layer 23 facilitates conduction to the surroundings, and the temperature rise of the silicon semiconductor layer 13 can be suppressed. In addition, by using silicon nitride or aluminum nitride as a material having high thermal conductivity, it is possible to realize a withstand voltage characteristic required for the IGBT 1.

また、表1に示すように、酸化シリコンの熱容量は、1.63×10J/m・Kであり、シリコンの熱容量1.67×10J/m・Kと略同じ値である。窒化シリコンの熱容量は、2.78×10J/m・Kであり、窒化アルミニウムの熱容量は、1.94×10J/m・Kであり、これらの熱容量は、酸化シリコンの熱容量よりも大きい。したがって、絶縁層23の全てを酸化シリコンで形成するよりも、その一部を高熱容量の窒化シリコンや窒化アルミニウムで形成したほうが、シリコン半導体層13内で発熱が生じた場合に、絶縁層23が温度上昇しにくく、このことによってもシリコン半導体層13の温度上昇を抑制することができる。そこで、本実施例では、絶縁層23の一部を、窒化シリコンからなる高熱伝導層27としている。
また、層間絶縁膜層28は、高熱伝導層27の周囲及び上方等に形成されており、酸化シリコンで構成されている。
Further, as shown in Table 1, the heat capacity of silicon oxide is 1.63 × 10 6 J / m 3 · K, which is substantially the same value as the heat capacity of silicon 1.67 × 10 6 J / m 3 · K. is there. The heat capacity of silicon nitride is 2.78 × 10 6 J / m 3 · K, and the heat capacity of aluminum nitride is 1.94 × 10 6 J / m 3 · K. Greater than heat capacity. Therefore, when all of the insulating layer 23 is formed of silicon oxide or aluminum nitride having a higher heat capacity than when all of the insulating layer 23 is formed of silicon oxide, the insulating layer 23 is formed when heat is generated in the silicon semiconductor layer 13. It is difficult for the temperature to rise, and this also can suppress the temperature rise of the silicon semiconductor layer 13. Therefore, in this embodiment, a part of the insulating layer 23 is a high thermal conductive layer 27 made of silicon nitride.
Further, the interlayer insulating film layer 28 is formed around and above the high thermal conductive layer 27 and is made of silicon oxide.

本実施例のIGBT1を利用するインバータ回路で通電制御する電気機器に短絡現象が生じた場合の作用を、図1〜図3、及び図8を示して説明する。図8は、従来のIGBT90を示している。従来のIGBT90では、絶縁層91が酸化シリコン層のみからなり、高熱伝導層が形成されていない。従来のIGBT90のその他の構成は、本実施例と同じであるため、同じ符号を付与している。   The operation in the case where a short circuit phenomenon occurs in an electric device that is energized and controlled by an inverter circuit that uses the IGBT 1 of this embodiment will be described with reference to FIGS. 1 to 3 and FIG. 8. FIG. 8 shows a conventional IGBT 90. In the conventional IGBT 90, the insulating layer 91 is composed only of a silicon oxide layer, and no high thermal conductive layer is formed. Since the other structure of the conventional IGBT 90 is the same as that of the present embodiment, the same reference numerals are given.

インバータ回路では、電気機器に短絡現象が生じると、保護回路によって、短絡現象の発生から4μsec後にゲート電極24に印加している電圧(以下において、ゲート電圧という)を強制的にオフするようにしている。短絡現象が生じた場合、IGBT1やIGBT90では、定格電流よりも大きい値の電流が流れる。そのため、シリコン半導体層13では、図1及び図8において、ドリフト領域16におけるボディ領域17側の点Aで示す部位(以下において、発熱スポットという)で発熱し、この発熱が周囲に伝導する。   In the inverter circuit, when a short circuit phenomenon occurs in the electrical device, the protection circuit forcibly turns off the voltage applied to the gate electrode 24 (hereinafter referred to as the gate voltage) 4 μsec after the occurrence of the short circuit phenomenon. Yes. When the short circuit phenomenon occurs, a current having a value larger than the rated current flows in the IGBT 1 or the IGBT 90. Therefore, in the silicon semiconductor layer 13, heat is generated at a portion indicated by a point A on the body region 17 side in the drift region 16 in FIGS. 1 and 8 (hereinafter referred to as a heat generation spot), and this heat generation is conducted to the surroundings.

図2は、短絡現象発生後の発熱スポットAの温度変化を示しており、実線Aは本実施例のIGBT1、破線Bは従来のIGBT90を示している。図2の実線A及び破線Bに示すように、短絡現象が生じると、発熱スポットAの温度が徐々に上昇する。短絡現象の発生から4μsec後でゲート電圧をオフしても、発熱スポットAの温度は即座に低下せず、その後の約1μsec間においては温度上昇する。その後、発熱スポットAの温度が徐々に低下する。図2に示すように、ゲート電圧をオフしてから約1μsec後、すなわち短絡現象の発生から約5μsec後が、IGBT1とIGBT90の発熱スポットAが最も高温となる。図1の破線E〜Gと、図8の破線B〜Gは、このときの等温線、すなわち、短絡現象の発生から5μsec経過後の等温線を示している。破線B,C,D,E,F,Gは、ぞれぞれ、1100K,1000K,900K,800K,700K,600Kの等温線を示している。   FIG. 2 shows the temperature change of the heat generation spot A after the occurrence of the short circuit phenomenon, the solid line A shows the IGBT 1 of this embodiment, and the broken line B shows the conventional IGBT 90. As shown by the solid line A and the broken line B in FIG. 2, when the short circuit phenomenon occurs, the temperature of the heat generation spot A gradually increases. Even if the gate voltage is turned off 4 μsec after the occurrence of the short-circuit phenomenon, the temperature of the heat generation spot A does not decrease immediately, and the temperature rises for about 1 μsec thereafter. Thereafter, the temperature of the heat generation spot A gradually decreases. As shown in FIG. 2, about 1 μsec after the gate voltage is turned off, that is, about 5 μsec after the occurrence of the short circuit phenomenon, the heat generation spot A of the IGBT 1 and the IGBT 90 becomes the highest temperature. The broken lines E to G in FIG. 1 and the broken lines B to G in FIG. 8 indicate the isotherm at this time, that is, the isotherm after 5 μsec has elapsed since the occurrence of the short circuit phenomenon. Dashed lines B, C, D, E, F, and G indicate isotherms of 1100K, 1000K, 900K, 800K, 700K, and 600K, respectively.

図2の破線Bに示すように、従来のIGBT90では、発熱スポットAの最高温度が1170Kである。図8に示すように、従来のIGBT90は、短絡現象の発生から5μsec経過後には、ボディ領域17とドリフト領域16のp/n接合の界面近傍の温度が破線Eで示すように約800Kとなる。IGBT90では、シリコン半導体層13がその上下を厚い酸化シリコン層12,91で覆われている。酸化シリコンは表1に示したように熱伝導率が低いため、発生スポットAで発生した熱が上下の酸化シリコン層12,91を通じて周囲に伝導されにくく、図8に示すように、この熱は主としてシリコン半導体層13を横方向に広がる。したがって、発熱スポットAが1170Kにまで上昇し、ボディ領域17とドリフト領域16のp/n接合近傍も高温になる。この状態で、少しでも温度上昇が進むと熱的にp/n接合が消滅して大電流が流れ、シリコン半導体層13に形成される半導体構造が熱破壊される可能性がある。   As shown by a broken line B in FIG. 2, in the conventional IGBT 90, the maximum temperature of the heat generation spot A is 1170K. As shown in FIG. 8, in the conventional IGBT 90, the temperature in the vicinity of the interface of the p / n junction between the body region 17 and the drift region 16 becomes about 800 K as indicated by the broken line E after 5 μsec has elapsed since the occurrence of the short circuit phenomenon. . In the IGBT 90, the silicon semiconductor layer 13 is covered with thick silicon oxide layers 12 and 91 on the upper and lower sides thereof. Since silicon oxide has a low thermal conductivity as shown in Table 1, the heat generated at the generated spot A is not easily conducted to the surroundings through the upper and lower silicon oxide layers 12 and 91. As shown in FIG. The silicon semiconductor layer 13 is mainly spread in the lateral direction. Accordingly, the heat generation spot A rises to 1170 K, and the temperature near the p / n junction between the body region 17 and the drift region 16 also becomes high. In this state, when the temperature rises even a little, the p / n junction is thermally lost, a large current flows, and the semiconductor structure formed in the silicon semiconductor layer 13 may be thermally destroyed.

一方、図2の実線Aに示すように、本実施例のIGBT1では、発熱スポットAの最高温度が870Kとなる。また、図1に示すように、このIGBT1は、短絡現象の発生から5μsec経過後には、ボディ領域17とドリフト領域16のp/n接合の界面近傍で約650Kとなる。IGBT1では、ドリフト領域16の表面に表側酸化シリコン層26を介して高熱伝導層27が形成されており、この高熱伝導層27を構成する窒化シリコンは表1に示したように熱伝導率が酸化シリコンよりも高い。そのため、発生スポットAで発生した熱が高熱伝導層27を通じて効率よく周囲に伝導する。なお、シリコン半導体層13のドリフト領域16と高熱伝導層27との間には、表側酸化シリコン層26が介在しているものの、この厚みはゲート絶縁膜22の厚みと同じ厚みであり、薄く形成されている。そのため、ドリフト領域16の発熱スポットAで発熱が生じた場合には、この熱が高熱伝導層27に伝導するにあたって、表側酸化シリコン層26がさほど大きな障壁とはならない。したがって、ドリフト領域16で生じた熱を高熱伝導層によって適切に周囲に伝導させることができ、発熱スポットAで局所的に高温になることを抑制することができる。   On the other hand, as shown by a solid line A in FIG. 2, in the IGBT 1 of this embodiment, the maximum temperature of the heat generation spot A is 870K. As shown in FIG. 1, the IGBT 1 becomes about 650 K in the vicinity of the interface of the p / n junction between the body region 17 and the drift region 16 after 5 μsec has elapsed since the occurrence of the short-circuit phenomenon. In the IGBT 1, a high thermal conductivity layer 27 is formed on the surface of the drift region 16 via a front side silicon oxide layer 26. As shown in Table 1, the thermal conductivity of the silicon nitride constituting the high thermal conductivity layer 27 is oxidized. Higher than silicon. Therefore, the heat generated at the generated spot A is efficiently conducted to the surroundings through the high thermal conductive layer 27. Although the front-side silicon oxide layer 26 is interposed between the drift region 16 of the silicon semiconductor layer 13 and the high thermal conductive layer 27, this thickness is the same as the thickness of the gate insulating film 22 and is formed thin. Has been. Therefore, when heat is generated at the heat generation spot A in the drift region 16, the front-side silicon oxide layer 26 does not become a very large barrier when this heat is conducted to the high thermal conductive layer 27. Therefore, the heat generated in the drift region 16 can be appropriately conducted to the surroundings by the high thermal conductive layer, and it is possible to suppress the local increase in temperature at the heat generation spot A.

また、表1に示したように、高熱伝導層27を構成する窒化シリコンの熱容量は、酸化シリコンの熱容量よりも高い。したがって、高熱伝導層27は、発熱スポットAで発生した熱を吸熱しても、温度上昇しにくいために、短時間ではさほど高温にはならない。したがって、本実施例の高熱伝導層27が高熱容量であることによっても、シリコン半導体層13の温度上昇をより一層抑制することができる。   Further, as shown in Table 1, the heat capacity of silicon nitride constituting the high thermal conductive layer 27 is higher than the heat capacity of silicon oxide. Therefore, even if the high heat conductive layer 27 absorbs heat generated at the heat generation spot A, the temperature does not easily rise, and thus does not reach a high temperature in a short time. Therefore, the temperature rise of the silicon semiconductor layer 13 can be further suppressed even when the high thermal conductive layer 27 of the present embodiment has a high heat capacity.

高熱伝導層27の厚みは、以下のように設定されている。図3は、高熱伝導層27の厚みに対する発熱スポットAの最高温度を示している。図3に示すように、高熱伝導層27の厚みが厚くなるほど、発熱スポットAで発生した熱が高熱伝導層27を通じて周囲に伝導されやすくなるために、発熱スポットAの最高温度が低下している。なお、高熱伝導層27の厚みが4μm以上では、発熱スポットAの最高温度を低減させる効果がほぼ一定となる。したがって、高熱伝導層27の厚みは、1〜4μmに設定されることが好ましい。なお、本実施例では、高熱伝導層27の厚みが約1.3μmであるため、発熱スポットAの最高温度が870Kまで抑えられている。   The thickness of the high thermal conductive layer 27 is set as follows. FIG. 3 shows the maximum temperature of the heat generation spot A with respect to the thickness of the high thermal conductive layer 27. As shown in FIG. 3, as the thickness of the high heat conductive layer 27 is increased, the heat generated in the heat generating spot A is more easily conducted to the surroundings through the high heat conductive layer 27, so that the maximum temperature of the heat generating spot A is decreased. . When the thickness of the high thermal conductive layer 27 is 4 μm or more, the effect of reducing the maximum temperature of the heat generation spot A is almost constant. Therefore, the thickness of the high thermal conductive layer 27 is preferably set to 1 to 4 μm. In this embodiment, since the thickness of the high thermal conductive layer 27 is about 1.3 μm, the maximum temperature of the heat generation spot A is suppressed to 870K.

以上のように、本実施例のIGBT1は、絶縁層23の一部が高熱伝導層27であるために、回路内で短絡現象が発生した場合であっても、従来のIGBT90に比して、ボディ領域17とドリフト領域16との間にあるp/n接合の温度を低い温度に抑えることができる。したがって、このp/n接合がさらに温度上昇したとしても、熱的に消滅するまでにはある程度の時間的な余裕がある。これにより、保護回路によって短絡現象発生から4μsecでゲート電圧をオフするという対策を講じることにより、シリコン半導体層に形成される半導体構造を熱破壊から保護することが可能となる。   As described above, the IGBT 1 of the present embodiment has a part of the insulating layer 23 that is the high thermal conductive layer 27, so even if a short-circuit phenomenon occurs in the circuit, compared to the conventional IGBT 90, The temperature of the p / n junction between the body region 17 and the drift region 16 can be suppressed to a low temperature. Therefore, even if the temperature of this p / n junction further rises, there is some time margin before it thermally disappears. As a result, the semiconductor circuit formed in the silicon semiconductor layer can be protected from thermal destruction by taking a measure that the gate voltage is turned off in 4 μsec from the occurrence of the short circuit phenomenon by the protection circuit.

実施例2に係るIGBT2について、図4を参照して説明する。図4に、本実施例のIGBT2の要部断面図を模式的に示す。
実施例2は、実施例1とドリフト領域29の構成が異なる。なお、その他の構成は実施例1と同じであるため、同じ符号を用いて示し、その説明は省略する。
The IGBT 2 according to the second embodiment will be described with reference to FIG. In FIG. 4, the principal part sectional drawing of IGBT2 of a present Example is typically shown.
The second embodiment is different from the first embodiment in the configuration of the drift region 29. Since other configurations are the same as those in the first embodiment, the same reference numerals are used and description thereof is omitted.

図4に示すように、IGBT2のドリフト領域29は、不純物濃度が低い第1層29aと、不純物濃度が高く横方向に延びる第2層29bとを備えている。また、第2層29bでは、不純物濃度がコレクタ領域15側に向かうにしたがって順に高くなっている。なお、本実施例では、第2層29bの不純物濃度がコレクタ領域15側に向けて不連続に(階段状に)増加しているが、第2層29bの不純物濃度がコレクタ領域15側に向けて連続的に増加していてもよい。   As shown in FIG. 4, the drift region 29 of the IGBT 2 includes a first layer 29a having a low impurity concentration and a second layer 29b having a high impurity concentration and extending in the lateral direction. In the second layer 29b, the impurity concentration increases in order toward the collector region 15 side. In the present embodiment, the impurity concentration of the second layer 29b increases discontinuously (stepwise) toward the collector region 15 side, but the impurity concentration of the second layer 29b increases toward the collector region 15 side. May increase continuously.

本実施例では、この第2層29bを設けているために、コレクタ電極21に電圧が印加されており且つゲート電圧がオフされている状態では、ドリフト領域29において電界強度を示す等電位線が横方向の全体に亘って均一となる。すなわち、ドリフト領域29内に局所的に電界が集中することが抑制され、IGBT2の耐圧をより高くすることができる。また、この状態でゲート電圧をオンした場合には、エミッタ領域14とコレクタ領域15とを結ぶ最短経路(ドリフト領域29の表面側の第1層29a)で伝導度変調が生じやすくなるため、第2層29bを表面側に形成した場合よりも、キャリアの移動抵抗が小さくなる。   In the present embodiment, since the second layer 29b is provided, an equipotential line indicating the electric field strength is present in the drift region 29 when a voltage is applied to the collector electrode 21 and the gate voltage is turned off. It becomes uniform over the entire lateral direction. That is, the concentration of the electric field locally in the drift region 29 is suppressed, and the breakdown voltage of the IGBT 2 can be further increased. Further, when the gate voltage is turned on in this state, conductivity modulation is likely to occur in the shortest path (the first layer 29a on the surface side of the drift region 29) connecting the emitter region 14 and the collector region 15. Compared with the case where the two layers 29b are formed on the surface side, the carrier movement resistance becomes smaller.

本実施例のIGBT2も、絶縁層23の一部が高熱伝導層27である。したがって、IGBT2が接続される回路内で短絡現象が発生した場合であっても、ボディ領域17とドリフト領域16との間にあるp/n接合の温度を低い温度に抑えることができ、シリコン半導体層に形成される半導体構造を熱破壊から保護することが可能となる。なお、その他の作用効果は実施例1と同じである。   Also in the IGBT 2 of this embodiment, a part of the insulating layer 23 is the high thermal conductive layer 27. Accordingly, even when a short circuit occurs in the circuit to which the IGBT 2 is connected, the temperature of the p / n junction between the body region 17 and the drift region 16 can be suppressed to a low temperature. It becomes possible to protect the semiconductor structure formed in the layer from thermal destruction. Other functions and effects are the same as those of the first embodiment.

実施例3の横型半導体装置は、インバータ回路をスイッチングするLDMOSである。実施例3に係るLDMOSについて図5を参照して説明する。
図5に示すように、LDMOS30では、支持基板31と埋め込み酸化シリコン層32とシリコン半導体層33とが順に形成されている。支持基板31の主材料はシリコンであり、接地電位に固定されている。埋め込み酸化シリコン層32の厚みは約4μmであり、シリコン半導体層33は、約1.5μmである。このLDMOS30では、シリコン半導体層33を薄膜化することで高耐圧を実現することができる。シリコン半導体層33の表面は、その大部分が絶縁層43により覆われている。
The lateral semiconductor device according to the third embodiment is an LDMOS that switches an inverter circuit. An LDMOS according to Example 3 will be described with reference to FIG.
As shown in FIG. 5, in the LDMOS 30, a support substrate 31, a buried silicon oxide layer 32, and a silicon semiconductor layer 33 are formed in this order. The main material of the support substrate 31 is silicon and is fixed to the ground potential. The buried silicon oxide layer 32 has a thickness of about 4 μm, and the silicon semiconductor layer 33 has a thickness of about 1.5 μm. In the LDMOS 30, a high breakdown voltage can be realized by thinning the silicon semiconductor layer 33. Most of the surface of the silicon semiconductor layer 33 is covered with an insulating layer 43.

シリコン半導体層33には、第1半導体領域としてのn型のソース領域34と、第2半導体領域としてのn型のドレイン領域35とを備えている。ソース領域34とドレイン領域35との間には、n型のドリフト領域36が設けられている。 The silicon semiconductor layer 33 includes an n + type source region 34 as a first semiconductor region and an n + type drain region 35 as a second semiconductor region. An n -type drift region 36 is provided between the source region 34 and the drain region 35.

ソース領域34は、シリコン半導体層33の表面の一部に設けられている。このソース領域34は、p型のボディ領域37に包囲されている。ボディ領域37は、シリコン半導体層33の表面から裏面に亘る範囲に形成されている。p型のボディコンタクト領域38が、シリコン半導体層33の表面で、ボディ領域37の内部に設けられている。ドレイン領域35は、シリコン半導体層33の表面の他の一部に設けられている。このドレイン領域35は、n型のバッファ領域39に包囲されている。バッファ領域39は、シリコン半導体層33の表面から裏面に至る範囲に形成されている。 The source region 34 is provided on a part of the surface of the silicon semiconductor layer 33. This source region 34 is surrounded by a p-type body region 37. The body region 37 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 33. A p + -type body contact region 38 is provided inside the body region 37 on the surface of the silicon semiconductor layer 33. The drain region 35 is provided on another part of the surface of the silicon semiconductor layer 33. The drain region 35 is surrounded by an n-type buffer region 39. The buffer region 39 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 33.

ドリフト領域36の一端はボディ領域37に接しており、他端はバッファ領域39に接している。ドリフト領域36は、ボディ領域37によりソース領域34と分離され、バッファ領域39によりドレイン領域35と分離されている。本実施例では、シリコン半導体層33において、ソース領域34とドレイン領域35との間、すなわち、ボディ領域37及びバッファ領域39のドリフト領域36に隣接している側の一部とドリフト領域36とが、中央半導体領域を構成している。   One end of the drift region 36 is in contact with the body region 37, and the other end is in contact with the buffer region 39. The drift region 36 is separated from the source region 34 by the body region 37 and separated from the drain region 35 by the buffer region 39. In the present embodiment, in the silicon semiconductor layer 33, the drift region 36 is located between the source region 34 and the drain region 35, that is, a part of the body region 37 and the buffer region 39 adjacent to the drift region 36. Constitutes the central semiconductor region.

ソース領域34とボディコンタクト領域38の表面の一部は、絶縁層43が形成されておらず、第1主電極としてのソース電極40に接触しており、ソース電極40に電気的に接続している。また、ドレイン領域35の表面の一部は、絶縁層43が形成されておらず、第2主電極としてのドレイン電極41に接触しており、ドレイン電極41に電気的に接続している。ボディ領域37の表面には、酸化シリコンからなるゲート絶縁膜42を介してゲート電極44が対向している。ゲート電極44には、ゲート配線45が接続されている。   A part of the surface of the source region 34 and the body contact region 38 is not formed with the insulating layer 43, is in contact with the source electrode 40 as the first main electrode, and is electrically connected to the source electrode 40. Yes. A part of the surface of the drain region 35 is not formed with the insulating layer 43, is in contact with the drain electrode 41 as the second main electrode, and is electrically connected to the drain electrode 41. A gate electrode 44 is opposed to the surface of the body region 37 through a gate insulating film 42 made of silicon oxide. A gate wiring 45 is connected to the gate electrode 44.

絶縁層43は、表側酸化シリコン層46と高熱伝導層47と層間絶縁膜層48とを備えている。この絶縁層43により、ソース電極40、ドレイン電極41及びゲート電極44が絶縁されている。また、図示は省略するが、各電極40,41,44に接続される配線が、層間絶縁膜により互いに絶縁されている。   The insulating layer 43 includes a front side silicon oxide layer 46, a high thermal conductive layer 47, and an interlayer insulating film layer 48. The insulating layer 43 insulates the source electrode 40, the drain electrode 41, and the gate electrode 44. Although not shown, the wirings connected to the electrodes 40, 41, and 44 are insulated from each other by an interlayer insulating film.

表側酸化シリコン層46は、シリコン半導体層33の表面において、ドリフト領域36とバッファ領域39のドリフト領域36側の部位とを覆うようにして形成されている。この表側酸化シリコン層46は、ゲート絶縁膜42に連続して一体に形成されている。表側酸化シリコン層46の厚みは、ゲート酸化膜と同じ厚みである。なお、表側酸化シリコン層46の厚みは、ゲート絶縁膜42の厚み以下であればよい。表側酸化シリコン層46を形成しているために、シリコン半導体層33と絶縁層43の界面に電荷が生じることが抑制され、リーク電流が生じることを抑制することができる。   The front side silicon oxide layer 46 is formed on the surface of the silicon semiconductor layer 33 so as to cover the drift region 36 and the portion of the buffer region 39 on the drift region 36 side. The front-side silicon oxide layer 46 is formed continuously and integrally with the gate insulating film 42. The thickness of the front side silicon oxide layer 46 is the same as that of the gate oxide film. The thickness of the front side silicon oxide layer 46 may be equal to or less than the thickness of the gate insulating film 42. Since the front-side silicon oxide layer 46 is formed, the generation of electric charges at the interface between the silicon semiconductor layer 33 and the insulating layer 43 is suppressed, and the generation of leakage current can be suppressed.

高熱伝導層47は、表側酸化シリコン層46の表面の大部分を覆うようにして形成されており、ドリフト領域36の真上に広がっている。高熱伝導層47は、窒化シリコンで構成されており、厚みは1.3μmである。また、層間絶縁膜層48は、高熱伝導層47の周囲及び上方等に形成されており、酸化シリコンで構成されている。   The high thermal conductive layer 47 is formed so as to cover most of the surface of the front side silicon oxide layer 46 and extends right above the drift region 36. The high thermal conductive layer 47 is made of silicon nitride and has a thickness of 1.3 μm. The interlayer insulating film layer 48 is formed around and above the high thermal conductive layer 47 and is made of silicon oxide.

LDMOS30は、絶縁層43の一部が高熱伝導層47であるために、回路内で短絡現象が発生した場合であっても、ボディ領域37とドリフト領域36との間にあるp/n接合の温度を低い温度に抑えることができる。したがって、保護回路によって短絡現象発生から設計時間内にゲート電圧をオフするという対策を講じることにより、シリコン半導体層33に形成される半導体構造を熱破壊から保護することが可能となる。   In the LDMOS 30, since a part of the insulating layer 43 is the high thermal conductive layer 47, the p / n junction between the body region 37 and the drift region 36 is present even when a short circuit occurs in the circuit. The temperature can be suppressed to a low temperature. Therefore, it is possible to protect the semiconductor structure formed in the silicon semiconductor layer 33 from thermal destruction by taking a measure that the gate voltage is turned off within the design time from the occurrence of the short-circuit phenomenon by the protection circuit.

実施例4の横型半導体装置は、PINダイオードである。実施例4に係るPINダイオードについて図6を参照して説明する。
図6に示すように、PINダイオード50では、支持基板51と埋め込み酸化シリコン層52とシリコン半導体層53とが順に形成されている。支持基板51の主材料はシリコンであり、接地電位に固定されている。埋め込み酸化シリコン層52の厚みは約4μmであり、シリコン半導体層53は、約1.5μmである。このPINダイオード50では、シリコン半導体層53を薄膜化することで高耐圧を実現することができる。シリコン半導体層53の表面は、その大部分が絶縁層63により覆われている。
The lateral semiconductor device according to the fourth embodiment is a PIN diode. A PIN diode according to Example 4 will be described with reference to FIG.
As shown in FIG. 6, in the PIN diode 50, a support substrate 51, a buried silicon oxide layer 52, and a silicon semiconductor layer 53 are formed in this order. The main material of the support substrate 51 is silicon, and is fixed to the ground potential. The buried silicon oxide layer 52 has a thickness of about 4 μm, and the silicon semiconductor layer 53 has a thickness of about 1.5 μm. In the PIN diode 50, a high breakdown voltage can be realized by thinning the silicon semiconductor layer 53. Most of the surface of the silicon semiconductor layer 53 is covered with an insulating layer 63.

シリコン半導体層53には、第1半導体領域としてのp型の第1アノード領域54と、第2半導体領域としてのn型のカソード領域55とを備えている。第1アノード領域54とカソード領域55との間には、n型のドリフト領域56が設けられている。なお、ドリフト領域56は、i型(真性半導体)の領域であってもよく、n型である必要は必ずしもない。PINダイオード50では、ドリフト領域56の不純物濃度を低くすることにより、アノード電極60に所定値以上の電圧を印加した場合にのみ、アノード電極60側からカソード電極61側に電流が流れるようにしている。 The silicon semiconductor layer 53 includes a p + -type first anode region 54 as a first semiconductor region and an n + -type cathode region 55 as a second semiconductor region. An n -type drift region 56 is provided between the first anode region 54 and the cathode region 55. The drift region 56 may be an i-type (intrinsic semiconductor) region and is not necessarily n - type. In the PIN diode 50, by reducing the impurity concentration of the drift region 56, current flows from the anode electrode 60 side to the cathode electrode 61 side only when a voltage of a predetermined value or higher is applied to the anode electrode 60. .

第1アノード領域54は、シリコン半導体層53の表面の一部に設けられている。この第1アノード領域54は、第1アノード領域54よりも不純物濃度が低いp型の第2アノード領域57に包囲されている。第2アノード領域57は、シリコン半導体層53の表面から裏面に亘る範囲に形成されている。カソード領域55は、シリコン半導体層53の表面の他の一部に設けられている。このカソード領域55は、n型のバッファ領域59に包囲されている。バッファ領域59は、シリコン半導体層53の表面から裏面に至る範囲に形成されている。   The first anode region 54 is provided on a part of the surface of the silicon semiconductor layer 53. The first anode region 54 is surrounded by a p-type second anode region 57 having an impurity concentration lower than that of the first anode region 54. The second anode region 57 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 53. The cathode region 55 is provided on another part of the surface of the silicon semiconductor layer 53. The cathode region 55 is surrounded by an n-type buffer region 59. The buffer region 59 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 53.

ドリフト領域56の一端は第2アノード領域57に接しており、他端はバッファ領域59に接している。ドリフト領域56は、第2アノード領域57により第1アノード領域54と分離され、バッファ領域59によりカソード領域55と分離されている。本実施例では、シリコン半導体層53において、第1アノード領域54とカソード領域55との間、すなわち、第2アノード領域57及びバッファ領域59のドリフト領域56に隣接している側の一部とドリフト領域56とが、中央半導体領域を構成している。なお、中央半導体領域には、第2アノード領域57とドリフト領域56との界面が存在しており、本実施例では、この界面をp/n接合の界面とする。   One end of the drift region 56 is in contact with the second anode region 57, and the other end is in contact with the buffer region 59. The drift region 56 is separated from the first anode region 54 by the second anode region 57 and separated from the cathode region 55 by the buffer region 59. In this embodiment, in the silicon semiconductor layer 53, drift occurs between the first anode region 54 and the cathode region 55, that is, a part of the second anode region 57 and the buffer region 59 on the side adjacent to the drift region 56. The region 56 forms a central semiconductor region. Note that an interface between the second anode region 57 and the drift region 56 exists in the central semiconductor region, and this interface is a p / n junction interface in this embodiment.

第1アノード領域54の表面の一部は、絶縁層63が形成されておらず、第1主電極としてのアノード電極60に接触しており、アノード電極60に電気的に接続している。また、カソード領域55の表面の一部は、絶縁層63が形成されておらず、第2主電極としてのカソード電極61に接触しており、カソード電極61に電気的に接続している。   A part of the surface of the first anode region 54 is not formed with the insulating layer 63, is in contact with the anode electrode 60 as the first main electrode, and is electrically connected to the anode electrode 60. Further, a part of the surface of the cathode region 55 is not formed with the insulating layer 63, is in contact with the cathode electrode 61 as the second main electrode, and is electrically connected to the cathode electrode 61.

絶縁層63は、表側酸化シリコン層66と、高熱伝導層67と層間絶縁膜層68とを備えている。この絶縁層63により、アノード電極60、カソード電極61が絶縁されている。また、図示を省略するが、各電極60,61に接続される配線が、層間絶縁膜により互いに絶縁されている。   The insulating layer 63 includes a front side silicon oxide layer 66, a high thermal conductive layer 67, and an interlayer insulating film layer 68. The anode layer 60 and the cathode electrode 61 are insulated by the insulating layer 63. Although not shown, wirings connected to the electrodes 60 and 61 are insulated from each other by an interlayer insulating film.

表側酸化シリコン層66は、表側酸化シリコン層46は、シリコン半導体層53の表面において、第2アノード領域57及びバッファ領域59のドリフト領域56側の部位と、ドリフト領域56とを覆うようにして形成されており、ドリフト領域56の全体を覆っている。表側酸化シリコン層66を形成することにより、シリコン半導体層53と絶縁層63の界面に電荷が生じることが抑制され、リーク電流が生じることを抑制することができる。高熱伝導層67は、表側酸化シリコン層66の表面の大部分を覆うようにして形成されており、ドリフト領域56の真上に広がっている。高熱伝導層67は、窒化シリコンで構成されており、厚みは1.3μmである。また、層間絶縁膜層68は、高熱伝導層67の周囲及び上方等に形成されており、酸化シリコンで構成されている。   The front side silicon oxide layer 66 is formed on the surface of the silicon semiconductor layer 53 so as to cover the drift region 56 side of the second anode region 57 and the buffer region 59 on the drift region 56 side. The entire drift region 56 is covered. By forming the front-side silicon oxide layer 66, the generation of electric charges at the interface between the silicon semiconductor layer 53 and the insulating layer 63 is suppressed, and the generation of a leakage current can be suppressed. The high thermal conductive layer 67 is formed so as to cover most of the surface of the front side silicon oxide layer 66 and extends right above the drift region 56. The high thermal conductive layer 67 is made of silicon nitride and has a thickness of 1.3 μm. The interlayer insulating film layer 68 is formed around and above the high thermal conductive layer 67 and is made of silicon oxide.

このPINダイオード50は、絶縁層63の一部が高熱伝導層67であるために、PINダイオード50が接続されている回路で短絡現象が発生した場合であっても、第2アノード領域57とドリフト領域56との間にあるp/n接合の温度を低い温度に抑えることができる。したがって、シリコン半導体層53に形成される半導体構造を熱破壊から保護することが可能となる。   Since the PIN diode 50 has a part of the insulating layer 63 that is the high thermal conductive layer 67, the PIN diode 50 drifts with the second anode region 57 even when a short circuit occurs in the circuit to which the PIN diode 50 is connected. The temperature of the p / n junction between the region 56 can be suppressed to a low temperature. Therefore, the semiconductor structure formed in the silicon semiconductor layer 53 can be protected from thermal destruction.

実施例5の横型半導体装置は、ESD(Electro Static Discharge)保護ダイオードである。実施例5に係るESD保護ダイオードについて図6を参照して説明する。
図6に示すように、ESD保護ダイオード70では、支持基板71と埋め込み酸化シリコン層72とシリコン半導体層73とが順に形成されている。支持基板71の主材料はシリコンであり、接地電位に固定されている。埋め込み酸化シリコン層72の厚みは約4μmであり、シリコン半導体層73は約1.5μmである。このESD保護ダイオード70では、シリコン半導体層73を薄膜化することで高耐圧を実現することができる。シリコン半導体層73の表面は、その大部分が絶縁層83により覆われている。
The horizontal semiconductor device of Example 5 is an ESD (Electro Static Discharge) protection diode. An ESD protection diode according to Example 5 will be described with reference to FIG.
As shown in FIG. 6, in the ESD protection diode 70, a support substrate 71, a buried silicon oxide layer 72, and a silicon semiconductor layer 73 are formed in this order. The main material of the support substrate 71 is silicon, and is fixed to the ground potential. The buried silicon oxide layer 72 has a thickness of about 4 μm, and the silicon semiconductor layer 73 has a thickness of about 1.5 μm. In the ESD protection diode 70, a high breakdown voltage can be realized by thinning the silicon semiconductor layer 73. Most of the surface of the silicon semiconductor layer 73 is covered with an insulating layer 83.

シリコン半導体層73には、第1半導体領域としてのp型の第1アノード領域74と、第2半導体領域としてのn型の第1カソード領域75とを備えている。第1アノード領域74は、シリコン半導体層73の表面の一部に設けられている。この第1アノード領域74は、第1アノード領域74よりも不純物濃度が低いp型の第2アノード領域76に包囲されている。第2アノード領域76は、シリコン半導体層73の表面から裏面に亘る範囲に形成されている。第1カソード領域75は、シリコン半導体層73の表面の他の一部に設けられている。この第1カソード領域75は、第1カソード領域75よりも不純物濃度が低いn型の第2カソード領域77に包囲されている。第2カソード領域77は、シリコン半導体層73の表面から裏面に至る範囲に形成されている。 The silicon semiconductor layer 73 includes a p + -type first anode region 74 as a first semiconductor region and an n + -type first cathode region 75 as a second semiconductor region. The first anode region 74 is provided on a part of the surface of the silicon semiconductor layer 73. The first anode region 74 is surrounded by a p-type second anode region 76 having an impurity concentration lower than that of the first anode region 74. The second anode region 76 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 73. The first cathode region 75 is provided on another part of the surface of the silicon semiconductor layer 73. The first cathode region 75 is surrounded by an n-type second cathode region 77 having an impurity concentration lower than that of the first cathode region 75. The second cathode region 77 is formed in a range from the front surface to the back surface of the silicon semiconductor layer 73.

第2アノード領域76と第2カソード領域77とは、互いに接している。すなわち、本実施例のESD保護ダイオード70は、実施例4のPINダイオードと異なり、n型のドリフト領域を設けていない。そのため、アノード電極80に微弱な電圧が印加された場合であってもアノード電極80側からカソード電極81側に電流が流れる。したがって、ESD保護ダイオード70を、IGBTなどの半導体装置を収容しているICと入出力信号用のパッドとの間に接続することにより、静電気による電圧が発生した場合には、電荷をESD保護ダイオード70を通じてグランドに流すことが可能となり、ICが保護される。本実施例では、シリコン半導体層73において、第2アノード領域76及び第2カソード領域77における第1アノード領域74と第1カソード領域75との間の領域が、中央半導体領域を構成している。 The second anode region 76 and the second cathode region 77 are in contact with each other. That is, unlike the PIN diode of the fourth embodiment, the ESD protection diode 70 of the present embodiment does not have an n type drift region. Therefore, even when a weak voltage is applied to the anode electrode 80, a current flows from the anode electrode 80 side to the cathode electrode 81 side. Therefore, by connecting the ESD protection diode 70 between an IC housing a semiconductor device such as an IGBT and an input / output signal pad, when a voltage due to static electricity is generated, the charge is transferred to the ESD protection diode 70. It is possible to flow to the ground through 70, and the IC is protected. In the present embodiment, in the silicon semiconductor layer 73, the region between the first anode region 74 and the first cathode region 75 in the second anode region 76 and the second cathode region 77 constitutes the central semiconductor region.

第1アノード領域74の表面の一部は、絶縁層83が形成されておらず、第1主電極としてのアノード電極80に接触しており、アノード電極80に電気的に接続している。また、第1カソード領域75の表面の一部は、絶縁層83が形成されておらず、第2主電極としてのカソード電極81に接触しており、カソード電極81に電気的に接続している。   A part of the surface of the first anode region 74 is not formed with the insulating layer 83, is in contact with the anode electrode 80 as the first main electrode, and is electrically connected to the anode electrode 80. Further, a part of the surface of the first cathode region 75 is not formed with the insulating layer 83, is in contact with the cathode electrode 81 as the second main electrode, and is electrically connected to the cathode electrode 81. .

絶縁層83は、表側酸化シリコン層86と、高熱伝導層87と層間絶縁膜層88とを備えている。この絶縁層83により、アノード電極80、カソード電極81が絶縁されている。また、図示を省略するが、各電極80,81に接続される配線が、絶縁層83の表面に形成される層間絶縁膜により互いに絶縁されている。   The insulating layer 83 includes a front side silicon oxide layer 86, a high thermal conductive layer 87, and an interlayer insulating film layer 88. The insulating layer 83 insulates the anode electrode 80 and the cathode electrode 81 from each other. Although not shown, the wirings connected to the electrodes 80 and 81 are insulated from each other by an interlayer insulating film formed on the surface of the insulating layer 83.

表側酸化シリコン層86は、シリコン半導体層73の表面において、第2アノード領域76及び第2カソード領域77における第1アノード領域74と第1カソード領域75との間の領域の大部分を覆うようにして形成されている。表側酸化シリコン層86が形成されているために、シリコン半導体層73と絶縁層83の界面に電荷が生じることが抑制され、リーク電流が生じることを抑制することができる。高熱伝導層87は、表側酸化シリコン層86の表面の全体を覆うようにして形成されている。高熱伝導層87は、窒化シリコンで構成されており、厚みは1.3μmである。また、層間絶縁膜層88は、高熱伝導層87の周囲及び上方等に形成されており、酸化シリコンで構成されている。   The front-side silicon oxide layer 86 covers most of the region between the first anode region 74 and the first cathode region 75 in the second anode region 76 and the second cathode region 77 on the surface of the silicon semiconductor layer 73. Is formed. Since the front side silicon oxide layer 86 is formed, generation of electric charges at the interface between the silicon semiconductor layer 73 and the insulating layer 83 can be suppressed, and generation of leakage current can be suppressed. The high thermal conductive layer 87 is formed so as to cover the entire surface of the front side silicon oxide layer 86. The high thermal conductive layer 87 is made of silicon nitride and has a thickness of 1.3 μm. Further, the interlayer insulating film layer 88 is formed around and above the high thermal conductive layer 87 and is made of silicon oxide.

このESD保護ダイオード70は、絶縁層83の一部が高熱伝導層87であるために、ESD保護ダイオード70が接続されている回路で短絡現象が生じた場合であっても、第2アノード領域76と第2カソード領域77との間にあるp/n接合の温度を低い温度に抑えることができる。したがって、シリコン半導体層73に形成される半導体構造を熱破壊から保護することが可能となる。
(その他の実施例)
In the ESD protection diode 70, since the insulating layer 83 is partly the high thermal conductive layer 87, even if a short-circuit phenomenon occurs in the circuit to which the ESD protection diode 70 is connected, the second anode region 76. And the temperature of the p / n junction between the second cathode region 77 can be kept low. Therefore, the semiconductor structure formed in the silicon semiconductor layer 73 can be protected from thermal destruction.
(Other examples)

上記各実施例では、高熱伝導層を窒化シリコンにより構成するようにしているが、高熱伝導層は、窒化アルミニウムや、酸化シリコンよりも熱伝導性の高いその他の材料で構成するようにしてもよい。また、上記各実施例では、高熱伝導層を酸化シリコンよりも熱容量が高い材料で構成しており、このことによってもシリコン半導体層の局所的な温度上昇をより効果的に抑制するようにしているが、高熱伝導層は酸化シリコンよりも高熱伝導性の材料であればよく、熱容量が高い材料でなくてもよい。   In each of the above embodiments, the high thermal conductive layer is made of silicon nitride. However, the high thermal conductive layer may be made of aluminum nitride or other material having higher thermal conductivity than silicon oxide. . In each of the above embodiments, the high thermal conductive layer is made of a material having a higher heat capacity than silicon oxide, and this also effectively suppresses the local temperature rise of the silicon semiconductor layer. However, the high thermal conductive layer may be a material having a higher thermal conductivity than silicon oxide, and may not be a material having a high heat capacity.

上記各実施例では、高熱伝導層を、シリコン半導体層の表面に酸化シリコン層を介して形成することにより、リーク電流が生じることを抑制するようにはしているが、シリコン半導体層の表面に高熱伝導層を直接形成するようにしてもよい。このような場合であっても、シリコン半導体層で発熱した場合に、この熱を高熱伝導層によって周囲に伝導することができる。また、上記各実施例では、絶縁層の一部を高熱伝導層としているが、絶縁層全体を高熱伝導層としてもよい。   In each of the above embodiments, the high thermal conductive layer is formed on the surface of the silicon semiconductor layer via the silicon oxide layer to suppress the occurrence of leakage current. The high heat conductive layer may be directly formed. Even in such a case, when heat is generated in the silicon semiconductor layer, this heat can be conducted to the surroundings by the high thermal conductive layer. Moreover, in each said Example, although a part of insulating layer was used as the high heat conductive layer, it is good also considering the whole insulating layer as a high heat conductive layer.

上記各実施例では、埋め込み酸化シリコン層の厚みを4μmとし、シリコン半導体層の厚みを1.5μmとしたが、シリコン半導体層の厚みは2μm程度であってもよく、これらの厚みは特に限定されない。すなわち、これらの厚みはシリコン半導体層が高耐圧を実現できるように設定されていればよい。また、高熱伝導層の厚みも1.3μmに限定されず、シリコン半導体層の熱を適切に周囲に伝導することができる厚みであればよい。   In each of the above embodiments, the thickness of the buried silicon oxide layer is 4 μm and the thickness of the silicon semiconductor layer is 1.5 μm. However, the thickness of the silicon semiconductor layer may be about 2 μm, and these thicknesses are not particularly limited. . That is, these thicknesses may be set so that the silicon semiconductor layer can realize a high breakdown voltage. Further, the thickness of the high thermal conductive layer is not limited to 1.3 μm, and may be any thickness as long as the heat of the silicon semiconductor layer can be appropriately conducted to the surroundings.

以上、本明細書に開示される技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
As mentioned above, although the specific example of the technique disclosed by this specification was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

1,2:IGBT
11,31,51,71:支持基板
12,32,52,72:埋め込み酸化シリコン層
13,33,53,73:シリコン半導体層
14:エミッタ領域
15:コレクタ領域
16,29,36,56:ドリフト領域
17,37:ボディ領域
18,38:ボディコンタクト領域
19,39,59:バッファ領域
20:エミッタ電極
21:コレクタ電極
22,42:ゲート絶縁膜
23,43,63,83,91:絶縁層
24,44:ゲート電極
25,45:ゲート配線
26,46,66,86:表側酸化シリコン層
27,47,67,87:高熱伝導層
28,48,68,88:層間絶縁膜層
29a:第1層
29b:第2層
30:LDMOS
34:ソース領域
35:ドレイン領域
40:ソース電極
41:ドレイン電極
50:PINダイオード
54,74:第1アノード領域
55:カソード領域
57,76:第2アノード領域
60,80:アノード電極
61,81:カソード電極
70:ESD保護ダイオード
75:第1カソード領域
77:第2カソード領域
1, 2: IGBT
11, 31, 51, 71: Support substrates 12, 32, 52, 72: Embedded silicon oxide layers 13, 33, 53, 73: Silicon semiconductor layer 14: Emitter region 15: Collector regions 16, 29, 36, 56: Drift Regions 17, 37: Body regions 18, 38: Body contact regions 19, 39, 59: Buffer regions 20: Emitter electrodes 21: Collector electrodes 22, 42: Gate insulating films 23, 43, 63, 83, 91: Insulating layers 24 44: Gate electrode 25, 45: Gate wiring 26, 46, 66, 86: Front side silicon oxide layers 27, 47, 67, 87: High thermal conductive layers 28, 48, 68, 88: Interlayer insulating film layer 29a: First Layer 29b: Second layer 30: LDMOS
34: source region 35: drain region 40: source electrode 41: drain electrode 50: PIN diode 54, 74: first anode region 55: cathode region 57, 76: second anode region 60, 80: anode electrodes 61, 81: Cathode electrode 70: ESD protection diode 75: First cathode region 77: Second cathode region

Claims (6)

支持基板と埋め込み酸化シリコン層とシリコン半導体層と絶縁層とが順に形成されており、絶縁層が形成されていない範囲においてシリコン半導体層に接している第1主電極と第2主電極とを備えており、
前記シリコン半導体層が、前記第1主電極に接している第1半導体領域と、前記第2主電極に接している第2半導体領域と、前記第1半導体領域と前記第2半導体領域との間に存在している中央半導体領域とを備えており、
前記絶縁層の少なくとも一部が、酸化シリコンよりも熱伝導性が高い材料で形成されているとともに前記中央半導体領域の真上に広がっている高熱伝導層であることを特徴とする横型半導体装置。
A supporting substrate, a buried silicon oxide layer, a silicon semiconductor layer, and an insulating layer are formed in order, and a first main electrode and a second main electrode are in contact with the silicon semiconductor layer in a range where the insulating layer is not formed. And
A first semiconductor region in contact with the first main electrode; a second semiconductor region in contact with the second main electrode; and between the first semiconductor region and the second semiconductor region. And a central semiconductor region present in the
A lateral semiconductor device, wherein at least a part of the insulating layer is formed of a material having higher thermal conductivity than silicon oxide and is a high thermal conductive layer spreading right above the central semiconductor region.
前記高熱伝導層が、前記シリコン半導体層の表面に酸化シリコン層を介して形成されていることを特徴とする請求項1に記載の横型半導体装置。   The lateral semiconductor device according to claim 1, wherein the high thermal conductive layer is formed on a surface of the silicon semiconductor layer via a silicon oxide layer. 前記中央半導体領域に、前記第1半導体領域を包囲しているとともにゲート絶縁膜を介してゲート電極に対向しているp型のボディ領域と、そのボディ領域に隣接しているとともに前記第2半導体領域の近傍まで延びているn型のドリフト領域とを備えており、
前記高熱伝導層が、前記ドリフト領域の真上に形成されていることを特徴とする請求項1又は2に記載の横型半導体装置。
A p-type body region surrounding the first semiconductor region and facing the gate electrode through a gate insulating film in the central semiconductor region, and adjacent to the body region and the second semiconductor An n-type drift region extending to the vicinity of the region,
The lateral semiconductor device according to claim 1, wherein the high thermal conductive layer is formed immediately above the drift region.
前記ゲート絶縁膜が、酸化シリコン層で構成されており、
前記高熱伝導層が、前記シリコン半導体層の表面に前記ゲート絶縁膜の厚み以下の厚みの酸化シリコン層を介して形成されていることを特徴とする請求項3に記載の横型半導体装置。
The gate insulating film is composed of a silicon oxide layer;
The horizontal semiconductor device according to claim 3, wherein the high thermal conductive layer is formed on a surface of the silicon semiconductor layer via a silicon oxide layer having a thickness equal to or less than a thickness of the gate insulating film.
前記第1半導体領域がアノード領域であり、
前記第2半導体領域がカソード領域であり、
前記中央半導体領域には、p/n接合の界面が存在している
ことを特徴とする請求項1又は2に記載の横型半導体装置。
The first semiconductor region is an anode region;
The second semiconductor region is a cathode region;
The lateral semiconductor device according to claim 1, wherein a p / n junction interface exists in the central semiconductor region.
前記高熱伝導性の材料が、窒化シリコン又は窒化アルミニウムであることを特徴とする請求項4〜5のいずれか1項に記載の横型半導体装置。   The lateral semiconductor device according to claim 4, wherein the high thermal conductivity material is silicon nitride or aluminum nitride.
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