JP2011129029A - 回路シミュレーション装置および過渡解析方法 - Google Patents

Abstract

【課題】クロック信号のように常に高速で変動している信号が回路の入力信号として用いられると、その回路の過渡解析における計算量を軽減することができない。
【解決手段】記憶部１は、試験対象回路を示すネットリストを記憶する。抽出部３は、記憶部１に記憶されたネットリストから、試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する。解析部４は、抽出部３にて抽出されたサブネットリストが示す周期回路の過渡解析を、その周期回路が出力する周期出力信号の１周期分行う。シミュレーション部５は、解析部４の解析結果に基づいて、記憶部１に記憶されたネットリストが示す試験対象回路の過渡解析を行う。
【選択図】図１

Description

本発明は、回路シミュレーション装置および過渡解析方法に関する。

回路シミュレーションでは、電気回路内の試験対象回路の過渡解析が行われることがある。過渡解析では、試験対象回路における入力信号に応じた出力信号の状態を所定の時間間隔で計算することで、出力信号の状態変化がシミュレーションされる。なお、各時刻における出力信号の状態の計算は、特許文献１に記載されている。

また、過渡解析では、入力信号が変動している変動期間と、入力信号が変動していない非変動期間とで、出力信号の状態を計算する時間間隔である計算間隔を変えることで、計算量を軽減する手法が用いられることがある。より具体的には、本手法では、非変動期間における計算間隔を、変動期間における計算間隔より長くすることで、非変動期間における計算ステップの数を減らして、過渡解析の計算量を軽減している。

特開２００４−３３４６０５号公報

しかしながら、クロック信号のように常に高速で変動している信号が試験対象回路の入力信号として用いられると、計算間隔が常に短くなるので、試験対象回路の過渡解析の計算量を軽減することができない。

特に、クロック信号は、電気回路全体に供給されるため、多くの試験対象回路で入力信号として用いられる。このため、クロック信号を入力信号とした試験対象回路の過渡解析の計算量が軽減できないことは、回路シミュレーションの時間短縮の障害になっていた。

本発明による回路シミュレーション装置は、試験対象回路を示すネットリストを記憶する記憶部と、前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部と、前記抽出部にて抽出されたサブネットリストが示す周期回路の過渡解析を、当該周期回路が出力する周期出力信号の１周期分行う解析部と、前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する。

また、本発明による回路シミュレーション装置は、電気回路内の試験対象回路を示すネットリストを記憶する記憶部と、前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、前記電気回路のクロック信号を遅延して周期出力信号として出力する周期回路を示すサブネットリストを抽出する抽出部と、前記抽出部にて抽出されたサブネットリストが示す周期回路の過渡解析を、前記クロック信号の１周期分行う解析部と、前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する。

また、本発明による回路シミュレーション装置は、試験対象回路を示すネットリストを記憶する記憶部と、前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部と、前記抽出部にて抽出されたサブネットリストを用いて、前記周期出力信号の１周期分の過渡状態を解析する解析部と、前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する。

また、本発明による過渡解析方法は、試験対象回路を示すネットリストを記憶する記憶部を有する回路シミュレーション装置による過渡解析方法であって、前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出ステップと、前記抽出されたサブネットリストが示す周期回路の過渡解析を、当該周期回路が出力する周期出力信号の１周期分行う解析ステップと、前記過渡解析の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーションステップと、を有する。

本発明によれば、試験対象回路に含まれる周期出力信号を出力する周期回路の過渡解析が周期出力信号の１周期分だけ行われ、その解析結果に基づいて、試験対象回路の過渡解析が行われるので、周期回路の過渡解析における計算量を軽減することが可能になり、試験対象回路の過渡解析の計算量を軽減することが可能になる。

本発明の実施形態の回路シミュレーション装置の構成を示したブロック図である。 試験対象回路の一例を示した回路図である。 周期回路の一例を示した回路図である。 サブネットリストの一例を示した図である。 周期入力信号および周期出力信号の波形の一例を示した図である。 計算ネットリストの一例を示した図である。 修正ネットリストの一例を示した図である。 回路シミュレーション装置の動作の一例を説明するためのフローチャートである。 抽出部の動作の一例を説明するためのフローチャートである。 抽出部の動作の他の例を説明するためのフローチャートである。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有する構成には同じ符号を付け、その説明を省略する場合がある。

図１は、本発明の実施形態の回路シミュレーション装置の構成を示したブロック図である。図１において、回路シミュレーション装置は、記憶部１と、入力部２と、抽出部３と、解析部４と、シミュレーション部５とを有する。

記憶部１は、電気回路内の試験対象回路を示すネットリスト（Netlist）を記憶する。

図２は、試験対象回路の一例を示した回路図である。図２において、試験対象回路は、遅延回路２１〜２３と、フリップフロップ２４〜２６と、インバータ回路２７および２８とを有する。

遅延回路２１〜２３のそれぞれは、直列に接続されたインバータ回路Ｉ１およびＩ２で構成される。

また、遅延回路２１〜２３は直列に接続されている。より具体的には、遅延回路２１の入力ピンは、ネットＣＬＫ１と接続されている。遅延回路２１の出力ピンは、ネットＣＬＫ２を介して遅延回路２２の入力ピンと接続されている。遅延回路２２の出力ピンはネットＣＬＫ３を介して遅延回路２３の入力ピンと接続されている。そして、遅延回路２３の出力ピンはネットＣＬＫ４と接続されている。

なお、ネットは、回路間を接続する配線であり、ノードとも呼ばれる。また、ネットＣＬＫ１には、電気回路のクロック信号がＣＬＫ１信号として入力される。

フリップフロップ２４〜２６は、Ｄ型フリップフロップである。

フリップフロップ２４では、データ入力ピンであるＤピンは、ネットＤＩＮに接続され、クロック入力ピンであるＣＫピンは、ネットＣＬＫ２に接続され、出力ピンであるＱピンは、インバータ回路２７を介してフリップフロップ２５のＤピンと接続される。フリップフロップ２５では、ＣＫピンは、ネットＣＬＫ３に接続され、Ｑピンは、インバータ回路２８を介してフリップフロップ２６のＤピンと接続される。フリップフロップ２６では、ＣＫピンはネットＣＬＫ４に接続され、ＱピンはネットＤＯＵＴに接続される。なお、ネットＤＩＮは、データ信号が入力される。

上記の構成を備えることにより、遅延回路２１〜２３は、ネットＣＬＫ１に入力されたＣＬＫ１信号を順次遅延して出力することになる。より具体的には、遅延回路２１は、ＣＬＫ１信号を遅延してＣＬＫ２信号としてネットＣＬＫ２に出力する。遅延回路２２は、ネットＣＬＫ２に入力されたＣＬＫ２信号を遅延してＣＬＫ３信号としてネットＣＬＫ３に出力する。遅延回路２３は、ネットＣＬＫ３に入力されたＣＬＫ３信号を遅延してＣＬＫ４信号としてネットＣＬＫ４に出力する。

また、ネットＤＩＮに入力されたデータ信号は、ＣＬＫ２信号の立ち上がりエッジでフリップフロップ２４に保持される。フリップフロップ２４に保持されたデータ信号は、インバータ回路２７で反転され、ＣＬＫ３信号の立ち上がりエッジでフリップフロップ２５に保持される。そして、フリップフロップ２５に保持されたデータ信号は、インバータ回路２８で反転され、ＣＬＫ４信号の立ち上がりエッジでフリップフロップ２６に保持され、フリップフロップ２６されたデータ信号はネットＤＯＵＴから出力される。

図１の説明に戻る。入力部２は、記憶部１に記憶されたネットリストが示す試験対象回路に含まれる周期回路を特定するための特定情報を受け付ける。

周期回路は、試験対象回路に入力される周期入力信号に応じた周期出力信号を出力する回路である。周期入力信号は、周期的に変動する信号であり、試験対象回路を有する電気回路のクロック信号などである。また、周期回路は、例えば、電気回路のクロック信号を遅延して周期出力信号として出力する回路である。

特定情報は、本実施形態では、周期入力信号が入力されるネットである入力ネットを示す。なお、入力ネットは複数あってもよい。

抽出部３は、入力部２が受け付けた特定情報を用いて、記憶部１に記憶されたネットリストから、試験対象回路に含まれる周期回路を示すサブネットリストを抽出する。

より具体的には、抽出部３は、特定情報にて指定された入力ネットから、入力ピンが複数あるゲートの当該入力ピンと接続されたネットまでの回路を周期回路として示すサブネットリストをネットリストから抽出する。

なお、入力ピンが一つだけのゲートでは、入力ピンに周期信号が入力されると、そのゲートの出力信号は、周期信号を遅延した信号とみなすことができるので、周期信号となる。一方、入力ピンが複数あるゲートでは、ある入力ピンに周期信号が入力されても、出力信号は、その周期信号だけでなく、別の入力ピンに入力された信号にも依存ので、一般的に、周期信号とはならない。

したがって、入力ピンが複数あるゲートの当該入力ピンと接続されたネットは、周期入力信号に応じた周期出力信号を出力する出力ネットとみなすことができる。また、周期出力信号は、入力ピンが一つだけのゲートで周期入力信号が遅延された信号となるので、周期入力信号および周期出力信号の周期は同一となる。

以下、抽出部３が行う抽出処理について、図２で示した試験対象回路を用いて具体的に説明する。

試験対象回路が図２で示した構成を有する場合、ネットＣＬＫ１には、クロック信号であるＣＬＫ１信号が入力されるので、ネットＣＬＫ１は、周期入力信号が入力される入力ネットとなる。したがって、特定情報は、ネットＣＬＫ１を示すことになる。

また、遅延回路２１〜２３のそれぞれの入力ピンは一つだけなので、遅延回路２１〜２３からネットＣＬＫ２〜ＣＬＫ４に出力されるＣＬＫ２信号〜ＣＬＫ４信号は、ＣＬＫ１信号が遅延された周期信号となる。さらに、ネットＣＬＫ２〜ＣＬＫ４は、複数の入力ピン（ＤピンおよびＣＫピン）を有するフリップフロップ２４〜２６のＣＫピンに接続されているので、周期出力信号を出力する出力ネットとなる。

したがって、抽出部３は、特定情報にて指定されたネットＣＬＫ１を、複数の入力ピンを有するフリップフロップ２４〜２６まで追跡することで、ネットＣＬＫ２〜ＣＬＫ４を出力ネットとして見つけることができる。このため、抽出部３は、ネットＣＬＫ１とネットＣＬＫ２〜ＣＬＫ４との間の回路を周期回路として特定し、その特定した周期回路を示すサブネットリストを記憶部１に記憶されたネットリストから抽出する。したがって、周期回路は、図３で示したように、試験対象回路に含まれる遅延回路２１〜２３で構成された回路となる。

図４は、図３で示した周期回路を示すサブネットリストの一例を示した図である。なお、図３では、一般的な回路シミュレーションプログラムであるＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）用のサブネットリストが示されている。

図４において、最初の行（Ｌ１）は、サブネットリストの始端であり、サブネットリストのタイトル「.ＴＩＴＬＥ Ｏｒｉｇｉｎａｌ」を示す。また、最後の行（Ｌ１４）における「．ＥＮＤ」は、サブネットリストの終端を示す。

.ＴＲＡＮで始まる行（Ｌ２）は、過渡解析の条件を表わす。より具体的には、.ＴＲＡＮで始まる行（Ｌ２）では、「.ＴＲＡＮ」に続いて、過渡解析の計算間隔「１０ｐｓ」、終了時間「５０ｎｓ」の順で示されている。つまり、.ＴＲＡＮで始まる行（Ｌ２）は、１０ｐｓ間隔で０ｓから５０ｎｓまでの過渡解析を行うことを表わす。

Ｖで始まる行（Ｌ３）は、電圧源を示す。より具体的には、Ｖで始まる行（Ｌ３）では、電圧源の名前「ＶＣＬＫ１」、＋側のネットの名前「ＣＬＫ１」、−側のネットの名前「ＶＳＳ」、電圧源の型「ＰＵＬＳＥ」の順で示されている。なお、＋側のネットおよび−側のネットは、電圧源に接続されたネットであり、電流が＋側のネットから電圧源を介して−側のネットに流れるように定義される。

ここでは、電圧源の型「ＰＵＬＳＥ」は、パルス電圧を出力するパルス型の電圧源を示す。電圧源の型「ＰＵＬＳＥ」内のパラメータは、パルス電圧の初期電圧値「０」、パルス時の電圧値「２」、遅延時間「０ｎ」、立ち上がり時間「０．１ｎ」、立ち下り時間「０．１ｎ」、パルス幅「４．８ｎ」、周期「１０．０ｎ」の順で示されている。

したがって、Ｖで始まる行（Ｌ３）は、振幅「２Ｖ」、遷移時間（立ち上がり時間および立ち下り時間）「０．１ｎｓ」、周期「１０ｎｓ」の方形波がネットＣＬＫ１に出力されることを表わしている。また、この方形波が周期入力信号であるＣＬＫ１信号となる。

ＳＵＢＣＫＴ文（Ｌ１０〜Ｌ１３）は、サブ回路を定義する。.ＳＵＢＣＫＴで始まる行（Ｌ１０）は、サブ回路の定義の始点を示し、.ＳＵＢＣＫＴに続いて、サブ回路の名前「ＩＮＶ１」、サブ回路に接続されたネット「ＩＮ１ ＯＵＴ１ ＶＤＤ ＶＳＳ」の順で示されている。また、.ＥＮＤＳ（Ｌ１３）は、サブ回路の定義の終端を示す。

Ｍで始まる行（Ｌ１１、Ｌ１２）は、ＭＯＳＦＥＴを表わし、ＭＯＳＦＥＴの名前、ドレインネット、ゲートネット、ソースネット、チャネル、ゲート幅、ゲート長の順で表わしている。ここで、チャネルにおいて、ＮＣＨは、Ｎチャネルを表わし、ＰＣＨは、Ｐチャネルを表わす。したがって、ＭＮＯで始まる行（Ｌ１１）は、ＮチャネルＭＯＳＦＥＴを表わし、ＰＮＯで始まる行（Ｌ１２）は、ＰチャネルＭＯＳＦＥＴを表わす。

また、Ｍで始まる行（Ｌ１１）のドレインネットおよびゲートネットは、ＰＮＯで始まる行（Ｌ１２）のドレインネットおよびゲートネットと同じである。このため、サブ回路は、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴが相補的に接続された、ＣＭＯＳインバータ回路を表わすことになる。

Ｘで始まる行（Ｌ４〜Ｌ９）は、ＳＵＢＣＫＴ文（Ｌ１０〜Ｌ１３）で定義されるサブ回路を挿入回路として挿入することを示す。

Ｘで始まる行（Ｌ４〜Ｌ９）では、挿入回路の名前、挿入回路に接続されたネット、挿入するサブ回路の名前の順で示されている。例えば、Ｘで始まる行（Ｌ４）では、「ＸＩＮＶ１＿０」が挿入回路の名前を示し、「ＣＬＫ１ ＮＥＴ１ ＶＤＤ ＶＳＳ」が挿入回路に接続されたネットを示し、「ＩＮＶ１」がサブ回路の名前を示す。

上述のように.ＳＵＢＣＫＴ文（Ｌ１０〜Ｌ１３）で定義されるサブ回路はＣＭＯＳインバータ回路を表わすので、Ｘで始まる行（Ｌ４〜Ｌ９）は、ＣＭＯＳインバータ回路を表わすことになり、遅延回路２１〜２３のインバータ回路Ｉ１およびＩ２を表わすことになる。より具体的には、Ｘで始まる行（Ｌ４）は遅延回路２１のインバータ回路Ｉ１を表わし、Ｘで始まる行（Ｌ５）は遅延回路２１のインバータ回路Ｉ２を表わし、Ｘで始まる行（Ｌ６）は、遅延回路２２のインバータ回路Ｉ１を表わし、Ｘで始まる行（Ｌ７）は遅延回路２２のインバータ回路Ｉ２を表わし、Ｘで始まる行（Ｌ８）は遅延回路２３のインバータ回路Ｉ１を表わし、Ｘで始まる行（Ｌ９）は遅延回路２３のインバータ回路Ｉ２を表わす。

図５は、図４で示したサブネットリストで表わされる周期回路が生成するＣＬＫ信号の波形の一例を示した図である。図５で示されたように、ＣＬＫ２信号は、ＣＬＫ１信号に対して１ｎｓ遅れており、ＣＬＫ３信号は、ＣＬＫ１信号に対して２ｎｓ遅れており、ＣＬＫ４信号は、ＣＬＫ１信号に対して３ｎｓ遅れている。

図１の説明に戻る。解析部４は、抽出部３が抽出したサブネットリストを用いて、サブネットリストが示す周期回路の過渡解析を周期入力信号の１周期分行い、周期出力信号の１周期分の過渡状態を解析する。

シミュレーション部５は、解析部４の解析結果に基づいて、記憶部１に記憶されたネットリストが示す試験対象回路の過渡解析を行う。

より具体的には、先ず、シミュレーション部５は、解析結果に基づいて、周期出力信号の周期入力信号に対する遅延時間を計算する。例えば、シミュレーション部５は、周期出力信号の周期入力信号に対する遅延時間を計算するための計算ネットリストを生成し、その計算ネットリストを用いて周期出力信号の遅延時間を計算する。

続いて、シミュレーション部５は、その遅延時間に基づいて、抽出部３が抽出したサブネットリストを、周期出力信号を生成する電圧源を示した修正ネットリストに変換する。

そして、シミュレーション部５は、修正ネットリストを用いて試験対象回路の過渡解析を行う。例えば、シミュレーション部５は、ネットリスト内のサブネットリストが示す周期回路を、修正ネットリストが示す電圧源に書き換え、その書き換えたネットリストに基づいて、試験対象回路の過渡解析を行う。

以下、シミュレーション部５による過渡解析処理について、図４で示したサブネットリストを用いて具体的に説明する。

サブネットリストが図４で示した構成を有する場合、先ず、シミュレーション部５は、周期出力信号の遅延時間を計算するための計算ネットリストとして、図６で示したネットリストを生成する。

図６では、ＣＬＫ２信号〜ＣＬＫ４信号のＣＬＫ１信号に対する遅延時間のそれぞれを求めるＭＥＡＳＵＥ文（Ｍ１〜Ｍ３）が示されている。

ＭＥＡＳＵＥ文（Ｍ１〜Ｍ３）では、.ＭＥＡＳＵＥの後に、出力ファイルの名前、測定開始点、測定終了点の順で示されている。

例えば、ＭＥＡＳＵＥ文（Ｍ１）では、「ＴＲＡＮ ＴＤ＿ＣＬＫ２」は出力ファイルの名前を示し、「ＴＲＩＧ Ｖ（ＣＬＫ１） ＣＲＯＳＳ＝１」は測定開始点を示し、「ＴＡＲＧ Ｖ（ＣＬＫ２） ＣＲＯＳＳ＝１」は測定終了点を示す。

なお、測定開始点は、ネットＣＬＫ１の電圧「Ｖ（ＣＬＫ１）」が「ＣＲＯＳＳ」（＝１）になった時刻を示し、測定終了点は、ネットＣＬＫ２の電圧「Ｖ（ＣＬＫ２）」が「ＣＲＯＳＳ」（＝１）になった時刻を示す。

したがって、ＭＥＡＳＵＥ文（Ｍ１）は、ネットＣＬＫ１の電圧が１になった時刻から、ネットＣＬＫ２の電圧が１になった時刻までの時間を計測することを示す。つまり、ＭＥＡＳＵＥ文（Ｍ１）は、ＣＬＫ２信号のＣＬＫ１信号に対する遅延時間を計測することを表わす。

同様に、ＭＥＡＳＵＥ文（Ｍ２）は、ＣＬＫ３信号のＣＬＫ１信号に対する遅延時間を計測することを示し、ＭＥＡＳＵＥ文（Ｍ４）は、ＣＬＫ４信号のＣＬＫ１信号に対する遅延時間を計測することを示す。

これにより、シミュレーション部５は、ＣＬＫ２信号〜ＣＬＫ４信号の遅延時間のそれぞれを示す出力ファイル（ＴＤ＿ＣＬＫ２〜ＴＤ＿ＣＬＫ４）を得ることができる。シミュレーション部５は、この出力ファイルが示す遅延時間に基づいて、サブネットリストを修正ネットリストに変換する。

図７は、修正ネットリストの一例を示した図である。なお、図７において、最初の行（Ｎ１）および最後の行（Ｎ７）は、修正ネットリストの始端および終端を示す。

Ｖで始まる行（Ｎ３）は、図４のＶで始まる行（Ｌ３）と同一である。つまり、ＣＬＫ１信号を出力するパルス型の電圧源を示す。また、Ｖで始まる行（Ｎ４〜Ｎ７）のそれぞれは、Ｖで始まる行（Ｎ３）と同様にパルス型の電圧源を示している。ここで、Ｖで始まる行（Ｎ４〜Ｎ７）のそれぞれの電圧源の型「ＰＵＬＳＥ」内のパラメータは、遅延時間を除いて全て等しい。また、Ｖで始まる行（Ｎ４〜Ｎ７）のそれぞれの遅延時間は、１ｎ、２ｎおよび３ｎとなっている。したがって、Ｖで始まる行（Ｎ４〜Ｎ７）のそれぞれは、ＣＬＫ２信号〜ＣＬＫ４信号のそれぞれを生成する電源を示しているが分かる。

シミュレーション部５は、ネットリスト内の周期回路を、修正ネットリストが示す電圧源に書き換え、その書き換えたネットリストに基づいて、試験対象回路の過渡解析を行う。この過渡解析では、ネットリストで指定された１０ｐｓ間隔で０ｎｓから５０ｎｓまでの計算が行われる。

なお、抽出部３、解析部４およびシミュレーション部５の機能は、その機能を実現するためのプログラムを、ＣＰＵなどのコンピュータにて読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませることで実現されるものであってもよい。

次に効果を説明する。

本実施形態では、抽出部３は、記憶部１に記憶されたネットリストから、試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する。解析部４は、抽出部３にて抽出されたサブネットリストが示す周期回路の過渡解析を、その周期回路が出力する周期出力信号の１周期分行う。シミュレーション部５は、解析部４の解析結果に基づいて、記憶部１に記憶されたネットリストが示す試験対象回路の過渡解析を行う。

このため、試験対象回路に含まれる周期出力信号を出力する周期回路の過渡解析が周期出力信号の１周期分だけ行われ、その解析結果に基づいて、試験対象回路の過渡解析が行われるので、周期回路の過渡解析における計算量を軽減することが可能になり、試験対象回路の過渡解析の計算量を軽減することが可能になる。

また、本実施形態では、周期入力信号が電気回路のクロック信号なので、クロック信号を周期入力信号とした過渡解析における計算量が軽減することが可能になり、回路シミュレーションの時間短縮の行うことが可能になる。

また、本実施形態では、入力部２は、周期回路を特定するための特定情報を受け付ける。抽出部３は、入力部２が受け付けた特定情報を用いて、サブネットリストを抽出する。このため、周期回路を容易に特定することが可能になるので、過渡解析における計算量をさらに軽減することが可能になる。

また、本実施形態では、特定回路は、周期入力信号が入力される入力ネットを示す。また、抽出部３は、特定情報にて指定された入力ネットから、入力ピンが複数あるゲートの当該入力ピンと接続された出力ネットまでの回路を周期回路として示すサブネットリストをネットリストから抽出する。このため、ユーザは入力ネットを指定するだけでよいので、ユーザの負担を軽微にすることができる。

次に動作を説明する。

図８は、回路シミュレーション装置の動作の一例を説明するためのフローチャートである。

ステップＳ８０１では、入力部２は、特定情報を受け付けると、その特定情報を抽出部３に出力する。抽出部３は、特定情報を受け付けると、ステップＳ８０２を実行する。

ステップＳ８０２では、抽出部３は、記憶部１からネットリストを取得する。抽出部３は、特定情報が示す入力ネットを追跡して、出力ネットを特定する。その後、抽出部３は、ステップＳ８０３を実行する。なお、ステップＳ８０２において、入力ネットが複数ある場合、抽出部３は、その複数の入力ネットのそれぞれに対して、出力ネットを特定する。

ステップＳ８０３では、抽出部３は、入力ネットと出力ネットとの間の回路を周期回路として特定し、その周期回路を示すサブネットリストをネットリストから抽出する。入力ネットが複数ある場合、抽出部３は、複数の入力ネットのそれぞれに対して、入力ネットとその入力ネットに対する出力ネットとの間の回路を周期回路として特定する。

抽出部３、サブネットリストおよびネットリストを解析部４に送信する。解析部４は、サブネットリストおよびネットリストを受け付けると、ステップＳ８０４を実行する。

ステップＳ８０４では、解析部４は、サブネットリストが示す周期回路の過渡解析を、周期回路から出力される出力周期信号の１周期分行う。解析部４は、その解析結果、サブネットリストおよびネットリストをシミュレーション部５に出力する。シミュレーション部５は、解析結果、サブネットリストおよびネットリストを受け付けると、ステップＳ８０５を実行する。

ステップＳ８０５では、シミュレーション部５は、解析結果に基づいて、周期出力信号の周期入力信号に対する遅延時間を計算する。その後、シミュレーション部５は、ステップＳ８０６を実行する。

ステップＳ８０６では、シミュレーション部５は、遅延時間に基づいて、サブネットリストを修正ネットリストに変換する。その後、シミュレーション部５は、ステップＳ８０７を実行する。

ステップＳ８０７では、シミュレーション部５は、ネットリスト内のサブネットリストが示す周期回路を、修正ネットリストが示す電圧源に書き換え、その書き換えたネットリストに基づいて、試験対象回路の過渡解析を行う。これにより、動作が終了する。

次に、ステップＳ８０２における抽出部３の追跡処理をより詳細に説明する。図９は、この追跡処理の一例を説明するためのフローチャートである。

ステップＳ８０２において抽出部３は、ネットリストを取得すると、追跡処理（ステップＳ９０１）を実行する。

ステップＳ９０１では、抽出部３は、特定情報が示す入力ネットを１つ選択する。その後、抽出部３は、ステップＳ９０２を実行する。

ステップＳ９０２では、抽出部３は、入力ネットから入力ピンが複数あるゲートまで配線を追跡して、その入力ネットに対応する出力ネットを特定する。その後、抽出部３は、ステップＳ９０３を実行する。

ステップＳ９０３では、抽出部３は、ステップＳ９０１において入力ネットの全てを選択したか否かを判断する。抽出部３は、入力ネットの全てを選択していると、追跡処理を終了し、入力ネットの全てを選択してはないと、ステップＳ９０１に戻る。

図１０は、ステップＳ９０２における抽出部３の処理の一例を説明するためのフローチャートである。

ステップＳ１００１では、抽出部３は、入力ネットを入力側のネットとして有するゲートを一つ選択する。その後、抽出部３は、ステップＳ１００２を実行する。

ステップＳ１００２では、抽出部３は、その選択したゲートの入力ピンの数を計数し、入力ピンの数が２以上か否かを判断する。抽出部３は、入力ピンの数が２以上であると、ステップＳ１００３を実行し、入力ピンの数が２未満であると、ステップＳ１００５を実行する。

ステップＳ１００３では、抽出部３は、入力ネットを出力ネットとして登録する。その後、抽出部３は、ステップＳ１００４を実行する。

ステップＳ１００４では、抽出部３は、入力ネットを入力側のネットとして有するゲートの全てを選択したか否かを判断する。抽出部３は、そのゲートの全てを選択すると、登録された出力ネットを、入力ネットに対する出力ネットとして特定し、処理を終了する。

ステップＳ１００５では、抽出部３は、ステップＳ１００１で選択されたゲートの出力側のネットを追跡して、出力ネットを探索する。

より具体的には、抽出部３は、ステップＳ１００１で選択されたゲートの出力側のネットを入力側のネットとして有するゲートを一つ選択し、本フローチャートで説明した処理と同様な処理を行い、入力ピンの数が２以上のゲートを探索する。抽出部３は、その探索で見つけたゲートの入力側のネットを出力ネットとして特定する。その後、抽出部３は、ステップＳ１００４を実行する。

このようにして、本実施形態による回路シミュレーション装置は、試験対象回路を示すネットリストを記憶する記憶部（１）と、記憶部（１）に記憶されたネットリストから、試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部（３）と、抽出部（３）にて抽出されたサブネットリストが示す周期回路の過渡解析を、当該周期回路が出力する周期出力信号の１周期分行う解析部（４）と、解析部（４）の解析結果に基づいて、記憶部（１）に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部（５）と、を有して構成されている。

また、本実施形態による回路シミュレーション装置は、周期入力信号が、試験対象回路を有する電気回路のクロック信号として構成される。

また、本実施形態による回路シミュレーション装置は、周期回路を特定するための特定情報を受け付ける入力部（２）をさらに有し、抽出部（３）は、入力部（２）が受け付けた特定情報を用いて、サブネットリストを抽出するように構成される。

また、本実施形態による回路シミュレーション装置は、特定情報は、入力ネットを指定し、抽出部（３）は、特定情報にて指定された入力ネットから、入力ピンが複数あるゲートの当該入力ピンと接続されたネットまでの回路を周期回路として示すサブネットリストを抽出するように構成される。

また、本実施形態による回路シミュレーション装置は、電気回路内の試験対象回路を示すネットリストを記憶する記憶部（１）と、記憶部（１）に記憶されたネットリストから、電気回路のクロック信号を遅延して周期出力信号として出力する周期回路を示すサブネットリストを抽出する抽出部（３）と、抽出部（３）にて抽出されたサブネットリストが示す周期回路の過渡解析を、クロック信号の１周期分行う解析部（４）と、解析部（４）の解析結果に基づいて、記憶部（１）に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部（５）と、を有して構成される。

また、本実施形態による回路シミュレーション装置は、試験対象回路を示すネットリストを記憶する記憶部（１）と、記憶部（１）に記憶されたネットリストから、試験対象回路内の、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部（２）と、抽出部（２）にて抽出されたサブネットリストを用いて、サブネットリストが示す周期回路が出力する周期出力信号の１周期分の過渡状態を解析する解析部（４）と、解析部（４）の解析結果に基づいて、記憶部（１）に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部（５）と、有して構成される。

なお、以上説明した実施形態は、単なる一例であって、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、特定情報は、出力ネットを直接指定してもよい。この場合、追跡処理を行わなくてもよくなるので、計算量をさらに軽減することができる。

また、抽出部３は、ネットリスト内のパルス型の電圧源を検索し、そのパルス型電圧源の＋側のネットを入力ネットとして特定してもよい。この場合、ユーザが特定情報を入力しなくてもよくなるので、ユーザの負担を軽減することができる。

１ 記憶部
２ 入力部
３ 抽出部
４ 解析部
５ シミュレーション部

Claims (10)

1. 試験対象回路を示すネットリストを記憶する記憶部と、
   前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部と、
   前記抽出部にて抽出されたサブネットリストが示す周期回路の過渡解析を、当該周期回路が出力する周期出力信号の１周期分行う解析部と、
   前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する回路シミュレーション装置。
2. 請求項１に記載の回路シミュレーション装置において、
   前記周期入力信号は、前記試験対象回路を有する電気回路のクロック信号である、回路シミュレーション装置。
3. 請求項１または２に記載の回路シミュレーション装置において、
   前記周期回路を特定するための特定情報を受け付ける入力部をさらに有し、
   前記抽出部は、前記入力部が受け付けた特定情報を用いて、前記サブネットリストを抽出する、回路シミュレーション装置。
4. 請求項３に記載の回路シミュレーション装置において、
   前記特定情報は、前記周期入力信号が入力される入力ネットを指定し、
   前記抽出部は、前記特定情報にて指定された入力ネットから、入力ピンが複数あるゲートの当該入力ピンと接続されたネットまでの回路を前記周期回路として示すサブネットリストを抽出する、回路シミュレーション装置。
5. 電気回路内の試験対象回路を示すネットリストを記憶する記憶部と、
   前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、前記電気回路のクロック信号を遅延して周期出力信号として出力する周期回路を示すサブネットリストを抽出する抽出部と、
   前記抽出部にて抽出されたサブネットリストが示す周期回路の過渡解析を、前記クロック信号の１周期分行う解析部と、
   前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する回路シミュレーション装置。
6. 試験対象回路を示すネットリストを記憶する記憶部と、
   前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出部と、
   前記抽出部にて抽出されたサブネットリストを用いて、前記周期出力信号の１周期分の過渡状態を解析する解析部と、
   前記解析部の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーション部と、を有する回路シミュレーション装置。
7. 試験対象回路を示すネットリストを記憶する記憶部を有する回路シミュレーション装置による過渡解析方法であって、
   前記記憶部に記憶されたネットリストから、前記試験対象回路に含まれる、周期入力信号に応じた周期出力信号を出力する周期回路を示すサブネットリストを抽出する抽出ステップと、
   前記抽出されたサブネットリストが示す周期回路の過渡解析を、当該周期回路が出力する周期出力信号の１周期分行う解析ステップと、
   前記過渡解析の解析結果に基づいて、前記記憶部に記憶されたネットリストが示す試験対象回路の過渡解析を行うシミュレーションステップと、を有する過渡解析方法。
8. 請求項７に記載の過渡解析方法において、
   前記入力信号は、前記試験対象回路を有する電気回路のクロック信号である、過渡解析方法。
9. 請求項７または８に記載の過渡解析方法において、
   前記周期回路を特定するための特定情報を受け付ける入力ステップをさらに有し、
   前記抽出ステップでは、前記受け付けられた特定情報を用いて、前記サブネットリストを抽出する、過渡解析方法。
10. 請求項９に記載の過渡解析方法において、
    前記特定情報は、前記周期入力信号が入力される入力ネットを指定し、
    前記抽出ステップでは、前記特定情報にて指定された入力ネットから、入力ピンが複数あるゲートの当該入力ピンと接続されたネットまでの回路を前記周期回路として示すサブネットリストを抽出する、過渡解析方法。

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