JP2011114452A - 撮像装置 - Google Patents

Abstract

【課題】本発明は、スキューが発生しても安定して画像信号の転送を実現することができる撮像装置を提供する。
【解決手段】撮像装置は、複数のＣＭＯＳセンサから複数の経路で読み出される画像信号をＦＩＦＯで一時保持した後、所定の単位の映像データとしてＤＲＡＭに転送して保持する構成を有する。そして、ＦＩＦＯからＤＲＡＭへの画像信号の転送制御を行うＦＩＦＯリード＆ＤＲＡＭライト制御部と、ＦＩＦＯからＤＲＡＭへ転送される画像信号のデータ転送帯域を確保するためのマージンを測定して保持するマージン測定部と、複数の経路上の画像信号の同期を検出する同期コード部を備え、同期にばらつきが発生した場合、マージン測定部により保持されたマージンに基づいてセンサ駆動部を制御し、画像信号の転送タイミングの位相補正を行う。
【選択図】図１

Description

本発明は、撮像素子から画像信号を高速かつ安定して読み出す撮像装置に関するものである。

近年、デジタルカメラやデジタルビデオカメラの高解像度化に伴い、撮像素子から画像信号を高速に読み出すことが必須となっている。特に、動画は１フィールド周期が決まっており、画像信号を高速に読み出すことが重要な要素である。その一つのアプローチとして、撮像素子を複数にするか或いは撮像素子の読み出しチャネルを複数にして同時に画像信号を読み出すシステムがある。複数の経路で単一又は複数の撮像素子から読み出される画像信号は１つの画面として処理されるために、フレーム保持用のメモリへ一旦保存されるが、それが一つであればシリアル転送を行うことになる。例えば、メモリへのデータ転送のタイミング調整用のＦＩＦＯを配置し、回路構成を簡易にして、各経路の遅延調整をメカで行う必要としない技術が提案されている（特許文献１参照）。

特開平６−３３８９９８号公報

しかしながら、撮像素子からの画像信号の読み出しについて、さらなる高速化、チャネル数の増大を実現する場合、画像信号のデータ転送帯域を確保しなければならないという問題が発生する。この問題に対して、駆動する周波数を上げれば改善するが、消費電力の観点ではデメリットとなる。限られた周波数で最大限のデータ転送帯域を引き出すためには、撮像素子の駆動を起点として、撮像装置全体のデータ転送制御を実施することが必須となってくる。

また、撮像素子の読み出しチャネルを複数に分割して読み出しを行う場合、分割された経路間でスキューが発生したり、温度や電圧等の要因により画像信号の転送タイミングの位相関係が所定周期でばらつく可能性がある。

本発明は、上記問題に鑑みて成されたものであり、スキューが発生しても安定して画像信号の転送を実現することができる撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の撮像装置は、画素ごとに光電変換により画像信号を生成し、生成される画像信号が複数の経路で読み出されるように構成された少なくとも１つの撮像素子と、前記撮像素子から複数の経路で読み出される画像信号の読み出し制御を行う撮像素子制御手段と、前記撮像素子から複数の経路で読み出された画像信号を一時保持する第１の保持手段と、前記第１の保持手段から転送される画像信号を所定の単位の映像データとして保持する第２の保持手段と、前記第１の保持手段から前記第２の保持手段への画像信号の転送制御を行うメモリアクセス制御手段と、前記複数の経路上を転送される画像信号の同期を検出する同期コード検出手段と、前記第１の保持手段から前記第２の保持手段へ転送される画像信号のデータ転送帯域を確保するためのマージンを測定して保持するマージン測定手段と、前記同期コード検出手段による検出結果から同期にばらつきが発生した場合、前記マージン測定手段により保持されたマージンに基づいて前記メモリアクセス手段を制御し、前記画像信号の転送タイミングの位相補正を行う転送調整手段とを備えることを特徴とする。

本発明によれば、多画素の撮像素子から複数の経路を介して読み出される画像信号間でスキューが発生しても安定して画像信号の転送を実現することができる。

本発明の第１の実施形態に係る撮像装置の概略構成を示す図である。 （ａ）は図１の撮像装置における正常時のデータ転送シーケンスの一例を示すタイミングチャート、（ｂ）はデータ転送時にスキューが発生したときのデータ転送シーケンスの一例を示すタイミングチャートである。 図１の撮像装置における転送タイミングの位相補正に関する動作処理のフローチャートである。 本発明の第２の実施形態に係る撮像装置の概略構成を示す図である。 （ａ）は図４の撮像装置における正常時のデータ転送シーケンスの一例を示すタイミングチャート、（ｂ）はデータ転送時にスキューが発生したときのデータ転送シーケンスの一例を示すタイミングチャートである。

以下、本発明の実施の形態を図面を参照して詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る撮像装置の概略構成を示す図である。

図１において、入射光がレンズ１０１により結像され、分光器１０２で分光処理が行われる。分光器１０２によりＲ，Ｇ，Ｂ成分に分光処理された光像は、それぞれ撮像素子であるＣＭＯＳ＿Ｇ１０３，ＣＭＯＳ＿Ｒ１０４，ＣＭＯＳ＿Ｂ１０５（以下、これらを「ＣＭＯＳセンサ１０３〜１０５」と略す）へ入射される。各ＣＭＯＳセンサ１０３〜１０５では、受光した画素毎に光電変換により画像信号が生成される。

本実施形態では、画像信号読み出しの高速化のために、１つのＣＭＯＳセンサからの読み出し経路を２チャネル（ＣＨ）に分割して、画像信号を偶数ライン（２Ｎ Ｌｉｎｅ）及び奇数ライン（２Ｎ＋１ Ｌｉｎｅ）から水平ライン処理周期で同時に読み出される。なお、本実施形態では、２ライン同時読み出しについて説明するが、これに限定されず、さらに複数のＣＨに分割されていてもよい。

ＡＦＥ（Analog Front End）１０６〜１０８は、各ＣＭＯＳセンサ１０３〜１０５の２ラインから読み出される各画像信号に対してＡＤ変換を行い、デジタルの画像信号を生成する。ＦＩＦＯ（First-In First-Out）１１１〜１１３は、各ＡＦＥ１０６〜１０８の２ラインから出力される各デジタル画像信号をＣＨごとに一時保持する（第１の保持手段）。

ＣＭＯＳセンサ１０３の偶数ラインはＡＦＥ０＿０、ＦＩＦＯ０＿０を経由し、奇数ラインはＡＦＥ０＿１、ＦＩＦＯ０＿１を経由して調停部１１７に入力される。また、ＣＭＯＳセンサ１０４の偶数ラインはＡＦＥ１＿０、ＦＩＦＯ１＿０を経由し、奇数ラインはＡＦＥ１＿１、ＦＩＦＯ１＿１を経由して調停部１１７に入力される。また、ＣＭＯＳセンサ１０５の偶数ラインはＡＦＥ２＿０、ＦＩＦＯ２＿０を経由し、奇数ラインはＡＦＥ２＿１、ＦＩＦＯ２＿１を経由して調停部１１７へ入力される。調停部１１７に入力された画像信号は、ＤＲＡＭ１１８（第２の保持手段）に所定の単位（フレーム単位もしくはフィールド単位）の映像データとして保持される。

調停部１１７は、ＦＩＦＯ１１１〜１１３のデータ転送と信号処理部１１９からのデータ転送のリクエストを調停し、ＤＲＡＭ１１８に保持されているフレーム単位もしくはフィールド単位の映像データに対するアクセス制御を行う。センサ駆動部（ＴＧ）１０９は、撮像素子制御手段として、撮影する映像の画素数（例えば、撮影モード）に応じてＣＭＯＳセンサ１０３〜１０５の駆動制御を行い、ＣＭＯＳセンサ１０３〜１０５からの画像信号の読み出しタイミングを制御する。

同期コード検出部１１０は、水平ライン処理周期を起点として、ＡＦＥ１０６〜１０８からＦＩＦＯ１１１〜１１３までの各経路上（ＲＧＢの全ＣＨ）の画像信号の転送タイミングの同期検出を行う（同期コード検出手段）。また、同期コード検出部１１０は、同期検出の結果に基づいて、後述するマージン観測部１２０、転送調整部１２１、及びＦＩＦＯライト制御部１１４へ経路ごとに同期コード検出タイミングを更新トリガとして送信し、これら各部の駆動タイミングを制御する。

ＦＩＦＯライト制御部１１４は、上述した経路ごとの同期コード検出タイミングを更新トリガとしてＦＩＦＯ１１１〜１１３への画像信号の書き込み（以下、「ライト」ともいう）制御を行う。

ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５は、ＦＩＦＯ１１１〜１１３から調停部１１７を介してＤＲＡＭ１１８へ画像信号を転送する際の画像信号の転送制御を行う（メモリアクセス制御手段）。すなわち、ＦＩＦＯ１１１〜１１３からの画像信号の読み出しを制御し、読み出した画像信号のＤＲＡＭ１１８への書き込みを制御する。

また、ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５は、ＦＩＦＯ１１１〜１１３からのリード及びＤＲＡＭ１１８へのライトを実際に行った時間を測定し、その測定値をマージン観測部１２０に出力する。

マージン観測部１２０は、ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５から受信した測定値に基づいて、水平ライン処理周期で転送動作が完了すべき時間と実際に転送動作が完了した時間との差分を算出する。そして、その差分から、データ転送帯域を確保するためのマージンのクロックサイクル数を測定（カウント）し、その値をマージンとして水平ライン処理周期ごとにＣＰＵ１１６内のレジスタへ保持する（マージン測定手段）。なお、レジスタに保持されるマージンの値は、保持される度に更新されるものとする。

転送調整部１２１は、水平ライン処理周期でマージンのクロックサイクル数をＣＰＵ１１６内のレジスタから読み出し、その値より補正値を算出し、当該補正値に基づいてＦＩＦＯリード＆ＤＲＡＭライト制御部１１５の転送タイミング位相の補正を行う。

なお、分光器１０２の構造上、分光器内部での反射数については、ＣＭＯＳ＿Ｇ１０３に入射される光が２回、ＣＭＯＳ＿Ｒ１０４に入射される光が０回、ＣＭＯＳ＿Ｂ１０５に入射される光が１回なので、ＣＭＯＳ＿Ｂからの画像信号は左右が反転されている。

次に、図１の撮像装置におけるデータ転送シーケンスの一例を図２（ａ）及び図２（ｂ）を参照して説明する。

図２（ａ）は、図１の撮像装置における正常時のデータ転送シーケンスの一例を示すタイミングチャートである。

図２（ａ）において、２０１は、画像信号の垂直同期信号の周期（フィールド周期）におけるセンサ駆動のタイミングを示している。本実施形態では、１フィールド：１６．６７ｍｓの周期でセンサ駆動が行われている。その１フィールド周期内でＣＭＯＳセンサの垂直方向ライン数分の画像信号（画素信号）が読み出される。

２０２は、図示の点線が、水平ライン処理周期内のＣＭＯＳセンサ１０３〜１０５からの画像信号の読み出しタイミングとＦＩＦＯ１１１〜１１３への書き込みタイミングを示している。まず、先頭に同期コード検出期間がある（〜Ｔ１）。図示例では、Ｒ，Ｇ，Ｂの全ＣＨの同期検出タイミングが揃っている。同期コード検出期間が経過した後、各ＣＭＯＳセンサの有効画素からの画像信号の読み出しと、それと同時にＦＩＦＯ１１１〜１１３への画像信号の書き込みが行われ、それはＴ１からＴ４まで継続される。

図示のＲ成分の画像信号とＧ成分の画像信号は、偶数ラインと奇数ラインを左から右へスキャンして得られた画像信号である。一方、図示のＢ成分の画像信号は、偶数ラインと奇数ラインを右から左にスキャンして得られた画像信号である。

２０３は、水平ライン処理周期内のＦＩＦＯ１１１〜１１３からの画像信号の読み出しタイミングと、それと同時に行われるＤＲＡＭ１１８への書き込みタイミングを示している。Ｒ成分の画像信号とＧ成分の画像信号は、Ｔ３の後、偶数ライン（２Ｎ Ｌｉｎｅ）がそれぞれ３つのバースト（図示の□）に分割され、相互にデータ転送が行われる。

また、Ｒ成分の画像信号とＧ成分の画像信号のデータ転送は、偶数ラインのデータ転送がＴ４より早いタイミングで完了してはいけない。早く完了すればＦＩＦＯ１１１〜１１３への画像信号の書き込み完了前に次の読み出しが完了することになり、ＦＩＦＯの追い越しが生じてしまう。そこで、本実施形態では、Ｒ成分の画像信号とＧ成分の画像信号のデータ転送については、バースト長を分割し、交互にデータ転送を繰り返すように構成して片方のみが早く完了しないように調整（補正）する。

Ｂ成分の画像信号のデータ転送では、Ｔ４以降からデータ転送が開始され、かつＴ５までに偶数（２Ｎ），奇数（２Ｎ＋１）の２ラインのデータ転送が完了しなくてはいけない。Ｂの場合は、Ｒ，Ｇと異なり、図示のセンサ読み出し→ＦＩＦＯライトで行われた画像信号が偶数ラインと奇数ラインを右から左へスキャンして得られたものである。そして、ＦＩＦＯリード→ＤＲＡＭライトで行われた画像信号が偶数ラインと奇数ラインを左から右にスキャンして得られたたものである。そのため、Ｂ成分の画像信号のＦＩＦＯリード→ＤＲＡＭライトに要する時間がＴ４〜Ｔ５の期間をオーバーすると、ＦＩＦＯの追い越しが発生してしまう。

また、Ｂのデータ転送が完了した後に、Ｒ，Ｇの奇数ライン（２Ｎ＋１）のデータ転送がそれぞれ３つのバーストに分割され、相互にデータ転送が行われる。図示のように、Ｒ，ＧそれぞれがＴ５までにデータ転送を開始しなければＦＩＦＯの追い越しが起こってしまう。そのため、バースト長を分割して交互にデータ転送を繰り返すように構成して片方が遅れないように調整（補正）する必要がある。

本実施形態では、ＦＩＦＯの追い越しが発生しないようにするために、図示のＴＥＲ〜Ｔ５をＲのデータ転送帯域を確保するためのマージンのクロックサイクル数とする。そして、ＴＥＧ〜Ｔ５をＧのマージンのクロックサイクル数とする。さらに、ＴＥＢ〜Ｔ５をＢのマージンのクロックサイクル数とする。なお、図示のＴ２〜Ｔ３では、他の信号処理に関連するデータ転送の割り込みが可能である。

図２（ｂ）は、データ転送時にスキューが発生したときのデータ転送シーケンスの一例を示すタイミングチャートである。

図２（ｂ）において、２０４は、２０１と同様に、画像信号の垂直同期信号の周期（フィールド周期）におけるセンサ駆動のタイミングを示している。

２０５は、水平ライン処理周期内のＣＭＯＳセンサ１０３〜１０５からの画像信号の読み出しタイミングとＦＩＦＯ１１１〜１１３への書き込みタイミングを示している。また、２０５では、２０２に対して、同期コード検出時にＧのみにスキューが発生し、転送タイミングが早くなっている（Ｔ５→Ｔ５’）。

２０６は、水平ライン処理周期内のＦＩＦＯ１１１〜１１３からの画像信号の読み出しタイミングとそれと同時に行われるＤＲＡＭ１１８への書き込みタイミングを示している。２０６では、２０３に対して、Ｇの奇数ラインの最初のバースト転送のタイミングが、Ｂの偶数ラインと奇数ラインのバースト転送タイミングの間に割り込まれている。

図２（ａ）に示す転送タイミングの位相で駆動制御が行われた場合、ＧのマージンであるＴＥＧ〜Ｔ５が確保できず、Ｔ５〜ＴＥＧになってしまうので、データ転送が破綻して正常な映像処理ができない。このため、図２（ｂ）に示すように、転送調整部１２１が転送タイミングの位相を変更（補正）して、Ｇのバースト転送をＢのバースト転送に割り込ませ、ＴＥＧ〜Ｔ５のサイクル数を確保する。

図３は、図１の撮像装置における転送タイミングの位相補正に関する動作処理のフローチャートである。

まず撮影者により電源がＯＮされると（ステップＳ３０１）、ＣＰＵ１１６がメモリアクセスタイミングの初期設定を行う（ステップＳ３０２）。

次に、映像処理がはじまると、ＣＰＵ１１６は、同期コード検出部１１０へ入力されるＲ，Ｇ，Ｂ各ＣＨの経路からの画像信号に基づいて、同期コード検出が完了したか否かを判定する（ステップＳ３０６）。同期コード検出が完了した場合、同期コード検出部１１０は、各ＣＨの同期を比較してばらつき（スキュー）の発生を検出する（ステップＳ３０７）。例えば、上述したように、Ｇにスキューが発生した場合、転送調整部１２１は、同期コード検出部１１０からの更新トリガ（同期検出結果）に応じてＣＰＵ１１６内のレジスタから前回のマージンのクロックサイクル数を読み出す（ステップＳ３０８）。そして、転送タイミングの位相補正を行う（ステップＳ３０９）。ここで転送調整部１２１は、ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５に、転送タイミングの位相補正を行うための信号を送信する。

次に、水平ライン処理周期ごとに、マージン観測部１２０が、ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５から受信した測定値に基づいて、水平ライン処理周期で転送動作が完了すべき時間と実際に転送動作が完了した時間との差分を算出する。そして、その差分からマージンのクロックサイクル数を測定し、その値をマージンとしてＣＰＵ１１６内のレジスタへ保持する（ステップＳ３１０，Ｓ３１１）。

上記第１の実施形態によれば、多画素の撮像素子から複数の経路を介して読み出される画像信号間でスキューが発生しても安定して画像信号の転送を実現することができる。

［第２の実施形態］
図４は、本発明の第２の実施形態に係る撮像装置の概略構成を示す図である。

本発明の第２の実施形態に係る撮像装置では、図１の撮像装置に対して、１つのＣＭＯＳセンサから複数の経路（ＣＨ０〜５）を介して画像信号が読み出される構成となっている。

図４において、入射光がレンズ１０１により結像され、ＣＭＯＳセンサ４０３へ入射される。ＣＭＯＳセンサ４０３では、受光した画素毎に光電変換により画像信号が生成される。本実施形態では、画像信号読み出しの高速化のために、１つのＣＭＯＳセンサからの読み出し経路を６チャネル（ＣＨ）に分割して、画像信号を６Ｎ，６Ｎ＋１，６Ｎ＋２，６Ｎ＋３，６Ｎ＋４，６Ｎ＋５の６ラインから水平ライン処理周期で同時に読み出す。なお、本実施形態では、６ライン同時読み出しについて説明するが、これに限定されず、さらに複数のＣＨに分割されていてもよい。

ＡＦＥ４０６〜４０８は、ＣＭＯＳセンサ４０３の６ラインから読み出される各画像信号に対してＡＤ変換を行い、デジタルの画像信号を生成する。ＦＩＦＯ４１１〜４１３は、各ＡＦＥ４０６〜４０８の２ラインから出力される各デジタル画像信号をＣＨごとに一時保持する（第１の保持手段）。ＣＭＯＳセンサ４０３の６ＮラインはＡＦＥ０＿０、ＦＩＦＯ０＿０を経由し、６Ｎ＋１ラインはＡＦＥ０＿１、ＦＩＦＯ０＿１を経由して調停部４１７に入力される。また、ＣＭＯＳセンサ１０４の６Ｎ＋２ラインはＡＦＥ１＿０、ＦＩＦＯ１＿０を経由し、６Ｎ＋３ラインはＡＦＥ１＿１、ＦＩＦＯ１＿１を経由して調停部４１７に入力される。また、ＣＭＯＳセンサ１０５の６Ｎ＋４ラインはＡＦＥ２＿０、ＦＩＦＯ２＿０を経由し、６Ｎ＋５ラインはＡＦＥ２＿１、ＦＩＦＯ２＿１を経由して調停部４１７へ入力される。

調停部４１７は、ＦＩＦＯ４１１〜４１３のデータ転送と信号処理部４１９からのデータ転送のリクエストを調停し、ＤＲＡＭ４１８（第２の保持手段）に保持されているフレーム単位もしくはフィールド単位の映像データに対するアクセス制御を行う。センサ駆動部（ＴＧ）４０９は、撮像素子制御手段として、撮影する映像の画素数（例えば、撮影モード）に応じてＣＭＯＳセンサ４０３の駆動制御を行い、ＣＭＯＳセンサ４０３からの画像信号の読み出しタイミングを制御する。

同期コード検出部４１０は、水平ライン処理周期を起点として、ＡＦＥ４０６〜４０８からＦＩＦＯ４１１〜４１３までの各経路（ＣＨ０〜ＣＨ５の全ＣＨ）上の画像信号の転送タイミングの同期検出を行う（同期コード検出手段）。また、同期コード検出部４１０は、同期検出の結果に基づいて、後述するマージン観測部４２０、転送調整部４２１、及びＦＩＦＯライト制御部４１４へ経路ごとに同期コード検出タイミングを更新トリガとして送信し、これら各部の駆動タイミングを制御する。

ＦＩＦＯライト制御部４１４は、上述した経路ごとの同期コード検出タイミングを更新トリガとしてＦＩＦＯ４１１〜４１３への画像信号の書き込みの制御を行う。

ＦＩＦＯリード＆ＤＲＡＭライト制御部４１５は、ＦＩＦＯ４１１〜４１３から調停部４１７を介してＤＲＡＭ４１８へ画像信号を転送する際の画像信号の転送制御を行う（メモリアクセス制御手段）。すなわち、ＦＩＦＯ４１１〜４１３からの画像信号の読み出しを制御し、読み出した画像信号のＤＲＡＭ４１８への書き込みを制御する。

また、ＦＩＦＯリード＆ＤＲＡＭライト制御部４１５は、ＦＩＦＯ４１１〜４１３からのリード及びＤＲＡＭ４１８へのライトを実際に行った時間を測定し、その測定値をマージン観測部４２０に出力する。

マージン観測部４２０は、ＦＩＦＯリード＆ＤＲＡＭライト制御部１１５から受信した測定値に基づいて、水平ライン処理周期で転送動作が完了すべき時間と実際に転送動作が完了した時間との差分を算出する。そして、その差分から、データ転送帯域を確保するためのマージンのクロックサイクル数を測定（カウント）し、その値を水平ライン処理周期ごとにＣＰＵ４１６内のレジスタへ保持する（マージン測定手段）。なお、レジスタに保持されるマージンの値は、保持される度に更新されるものとする。

転送調整部４２１は、水平ライン処理周期でマージンのクロックサイクル数をＣＰＵ４１６内のレジスタから読み出し、その値より補正値を算出し、当該補正値に基づいてＦＩＦＯリード＆ＤＲＡＭライト制御部４１５の転送タイミング位相の補正を行う。

次に、図４の撮像装置におけるデータ転送シーケンスの一例を図５（ａ）及び図５（ｂ）を参照して説明する。

図５（ａ）は、図４の撮像装置における正常時のデータ転送シーケンスの一例を示すタイミングチャートである。

図５（ａ）において、６０１は、画像信号の垂直同期信号の周期（フィールド周期）におけるセンサ駆動のタイミングを示している。本実施形態では、１フィールド：１６．６７ｍｓの周期でセンサ駆動が行われている。その１フィールド周期内でＣＭＯＳセンサの垂直方向ライン数分の画像信号（画素信号）が読み出される。

６０２は、図示の点線が、水平ライン処理周期内のＣＭＯＳセンサ４０３からの画像信号の読み出しタイミングとＦＩＦＯ４１１〜４１３への書き込みタイミングを示している。まず、先頭に同期コード検出期間がある（〜Ｔ１）。図示例では、全ＣＨの同期検出タイミングが揃っている。同期コード検出期間が経過した後、ＣＭＯＳセンサの有効画素からの画像信号の読み出しと、それと同時にＦＩＦＯ４１１〜４１３への画像信号の書き込みが行われ、それはＴ１からＴ４まで継続される。

図示のＣＨ０〜ＣＨ５の画像信号は、６Ｎ〜６Ｎ＋５ラインの全てを左から右へスキャンして得られた画像信号である。

６０３は、水平ライン処理周期内のＦＩＦＯ４１１〜４１３からの画像信号の読み出しタイミングと、それと同時に行われるＤＲＡＭへの書き込みタイミングを示している。ＣＨ０，ＣＨ２，ＣＨ４の画像信号は、Ｔ３の後、１ラインがそれぞれ３つのバースト（図示の□）に分割され、相互にデータ転送が行われる。そして、完了後にＣＨ１，ＣＨ３，ＣＨ５の画像信号は、１ラインがそれぞれ３つのバーストに分割され、相互にデータ転送が行われる。

全ＣＨのデータ転送は、Ｔ４より早く完了してはならない。早く完了すればＦＩＦＯ４１１〜４１３への画像信号の書き込み完了前に次の読み出しが完了することになり、ＦＩＦＯの追い越しが生じてしまう。また、全ＣＨそれぞれがＴ５までにデータ転送を開始しなければＦＩＦＯの追い越しが起こってしまう。そのため、バースト長を分割し、交互にデータ転送を繰り返すように構成して片方が遅れないように調整（補正）する必要がある。

本実施形態では、ＦＩＦＯの追い越しが発生しないようにするために、図示のＴＥ０１〜Ｔ５をＣＨ０，ＣＨ１のデータ転送帯域を確保するためのマージンのクロックサイクル数とする。そして、ＴＥ２３〜Ｔ５をＣＨ２，ＣＨ３のマージンのクロックサイクル数とする。さらに、ＴＥ４５〜Ｔ５をＣＨ４，ＣＨ５のマージンのクロックサイクル数とする。なお、図示のＴ２〜Ｔ３では、他の信号処理に関連するデータ転送の割り込みが可能である。

図５（ｂ）は、データ転送時にスキューが発生したときのデータ転送シーケンスの一例を示すタイミングチャートである。

図５（ｂ）において、６０４は、６０１と同様に、画像信号の垂直同期信号の周期（フィールド周期）におけるセンサ駆動のタイミングを示している。

６０５は、水平ライン処理周期内のＣＭＯＳセンサ４０３からの画像信号の読み出しタイミングとＦＩＦＯ４１１〜４１３への書き込みタイミングを示している。また、６０５では、６０２に対して、同期コード検出時にＣＨ４，ＣＨ５のみにスキューが発生し、転送タイミングが早くなっている（Ｔ５→Ｔ５’）。この場合、図５（ａ）に示す転送タイミングの位相で駆動制御が行われた場合、ＣＨ４，ＣＨ５のマージンであるＴＥ４５〜Ｔ５が確保できず、Ｔ５〜ＴＥ４５になってしまうので、データ転送が破綻して正常に映像処理ができない。このため、図５（ｂ）に示すように、転送調整部４２１が転送タイミングの位相を変更（補正）して、ＣＨ４，ＣＨ５のバースト転送をＣＨ０，ＣＨ１とＣＨ２，ＣＨ３との間に割り込ませ、ＴＥ４５〜Ｔ５のサイクル数を確保する。

本実施形態における図４の撮像装置の転送タイミングの位相補正に関する動作処理については、図３の処理と同様であることから、その説明は省略する。

上記第２の実施形態によれば、１つのＣＭＯＳセンサから複数の経路を介して画像信号を読み出す撮像装置であっても、多画素の撮像素子から複数の経路を介して読み出される画像信号間でスキューが発生しても安定して画像信号の転送を実現することができる。

また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

１０３，１０４，１０５ ＣＭＯＳ
１０６，１０７，１０８ ＡＦＥ
１０９ センサ駆動部（ＴＧ）
１１０ 同期コード検出部
１１１，１１２，１１３ ＦＩＦＯ
１１４ ＦＩＦＯライト制御部
１１５ ＦＩＦＯリード＆ＤＲＡＭライト制御部
１１７ 調停部
１２０ マージン観測部
１２１ 転送調整部

Claims (4)

1. 画素ごとに光電変換により画像信号を生成し、生成される画像信号が複数の経路で読み出されるように構成された少なくとも１つの撮像素子と、
   前記撮像素子から複数の経路で読み出される画像信号の読み出し制御を行う撮像素子制御手段と、
   前記撮像素子から複数の経路で読み出された画像信号を一時保持する第１の保持手段と、
   前記第１の保持手段から転送される画像信号を所定の単位の映像データとして保持する第２の保持手段と、
   前記第１の保持手段から前記第２の保持手段への画像信号の転送制御を行うメモリアクセス制御手段と、
   前記複数の経路上を転送される画像信号の同期を検出する同期コード検出手段と、
   前記第１の保持手段から前記第２の保持手段へ転送される画像信号のデータ転送帯域を確保するためのマージンを測定して保持するマージン測定手段と、
   前記同期コード検出手段による検出結果から同期にばらつきが発生した場合、前記マージン測定手段により保持されたマージンに基づいて前記メモリアクセス手段を制御し、前記画像信号の転送タイミングの位相補正を行う転送調整手段とを備えることを特徴とする撮像装置。
2. 入射光を分光する分光手段をさらに備え、
   前記撮像素子は、前記分光手段により分光された光像を入射する複数の撮像素子から構成されることを特徴とする請求項１記載の撮像装置。
3. 前記マージン測定手段は、水平ライン処理周期で前記マージンを測定して保持し、
   前記転送調整手段は、前記水平ライン処理周期ごとに、前記メモリアクセス手段による前記第１の保持手段からの前記画像信号の読み出し及び前記第２の保持手段への前記画像信号の書き込みを行う転送タイミングの位相補正を行うことを特徴とする請求項１または２記載の撮像装置。
4. 前記撮像素子制御手段は、撮影する映像の画素数に応じて前記撮像素子の駆動制御を行い、
   前記同期コード検出手段は、前記水平ライン処理周期を起点として前記複数の経路上の画像信号の転送タイミングの同期検出を行い、
   前記マージン測定手段は、前記水平ライン処理周期で前記メモリアクセス手段による転送動作が完了すべき時間と実際に転送動作が完了した時間との差分をマージンとして保持することを特徴とする請求項３記載の撮像装置。

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