JP2011102996A - 表示装置 - Google Patents

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Abstract

【課題】時間階調方式を行う場合に、１フレーム期間をビット数で分割し、階調表現する
ための信号の書き込み回数を減らして階調表現し、消費電力の低減を図ることが可能な表
示装置、電子機器の小型化を提供する。また、時間階調方式で表示を行う電子機器の小型
化を実現する。
【解決手段】１フレーム期間をサブフレーム期間に分割し、時間階調方式による階調表現
で信号をメモリする作業をせずに階調表現することができる。これにより、消費電力の低
減、電子機器の小型化を図ることができる。
【選択図】図６

Description

本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。また、
表示装置を用いた電子機器に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの表示素子で形成した、いわゆる自発光型の
表示装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子とし
ては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉ
ｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイな
どに用いられるようになってきている。ＯＬＥＤなどの表示素子は自発光型であるため、
液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で対応速度が速いな
どの利点がある。なお、表示素子の輝度は、そこを流れる電流値によって制御される。
このような表示装置の階調を表現する駆動方式として、アナログ階調方式とデジタル階調
方式がある。アナログ方式には、表示素子の発光強度をアナログ制御する方式と表示素子
の発光時間をアナログ制御する方式がある。アナログ階調方式においては、表示素子の発
光強度をアナログ制御する方式がよく用いられている。
しかし、発光強度をアナログ制御する方式は、画素毎の薄膜トランジスタ（以下ＴＦＴと
もいう）の特性バラツキの影響を受けやすく、画素毎の輝度にもバラツキが生じてしまう
。一方、デジタル階調方式はデジタル制御で表示素子をオンオフさせ、階調を表現してい
る。デジタル階調方式の場合、画素毎の輝度の均一性に優れているが、発光、非発光の２
状態しかないため、このままでは、２階調しか表現できない。そこで、別の手法としては
、画素の発光面積に重みを付けてその選択により階調表示を行う面積階調方式と、発光時
間に重みをつけてその選択により階調表示を行う時間階調方式とがある。そして、デジタ
ル階調方式の場合には、高精細化にも適している時間階調法が用いられることが多い（特
許文献１参照。）。
特開２００２−６８０８号公報
デジタル階調方式において、時間階調法を用いることにより高精細化が可能となる。しか
し、高精細化が進むにつれて画素数が増える。よって、信号の書き込みを行う画素数も増
加することになる。
また、高階調表示を行うためにも、サブフレーム数を増加しなければならない。よって、
画素への信号の書き込みの回数が増加する。
そこで、時間階調方式を行う場合、１フレーム期間をビット数で分割し、階調表現するた
めの信号の書き込み回数を減らし、消費電力の低減を図ることが可能な表示装置を提供す
ることを課題とする。また、時間階調方式で表示を行う電子機器の小型化を実現すること
を課題とする。
上記課題を鑑み本発明は、１個の発光素子に対して、同じ構成を有する回路が設けられた
ことを特徴とする。該回路は、それぞれ該発光素子を選択するためのスイッチング用素子
と、該発光素子を駆動するための駆動用素子とが設けられている。例えば、該回路に機能
の異なるスイッチング用素子を複数設けることにより、フレームメモリを削減することが
できる。または該回路は１つのスイッチング素子を有するが、複数の回路間で信号線を複
数設けることによりフレームメモリを削減することができる。このようにフレームメモリ
の縮小又は削除を行うことにより、狭額縁化が図られた表示装置を得ることができる。
本発明の一形態は、発光素子と、発光素子に対して並列に接続された複数の駆動用トラン
ジスタと、発光素子と複数の駆動用トランジスタとの間にそれぞれの駆動用トランジスタ
が別々に一つのスイッチング用トランジスタと対応するように設けられた複数のスイッチ
ング用トランジスタと、を有することを特徴とする表示装置である。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された複数の駆動用トラン
ジスタと、発光素子と、複数の駆動用トランジスタとの間にそれぞれの駆動用トランジス
タが別々に一つの第１のスイッチング用トランジスタと対応するように設けられた複数の
第１のスイッチング用トランジスタと、駆動用トランジスタにそれぞれの駆動用トランジ
スタが別々に一つの第２のスイッチング用トランジスタと対応するように接続され、且つ
複数の信号線にそれぞれの信号線が別々に一つの第２のスイッチング用トランジスタと対
応するように接続された複数の第２のスイッチング用トランジスタと、を有することを特
徴とする表示装置である。
本発明において、信号線の数は、駆動用トランジスタの数と等しいことを特徴とする。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された第１の駆動用トラン
ジスタ及び第２の駆動用トランジスタと、発光素子と第１の駆動用トランジスタとの間に
設けられた第１のスイッチング用トランジスタと、発光素子と第２の駆動用トランジスタ
との間に設けられた第２のスイッチング用トランジスタと、を有することを特徴とする表
示装置である。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された第１の駆動用トラン
ジスタ、及び第２の駆動用トランジスタと、発光素子と第１の駆動用トランジスタとの間
に設けられた第１のスイッチング用トランジスタと、発光素子と第２の駆動用トランジス
タとの間に設けられた第２のスイッチング用トランジスタと、第１の駆動用トランジスタ
に接続され、且つ信号線に接続された第３のスイッチング用トランジスタと、第２の駆動
用トランジスタに接続され、且つ信号線に接続された第４のスイッチング用トランジスタ
と、を有することを特徴とする表示装置である。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された第１の駆動用トラン
ジスタ、及び第２の駆動用トランジスタと、発光素子と第１の駆動用トランジスタとの間
に設けられた第１のスイッチング用トランジスタと、発光素子と第２の駆動用トランジス
タとの間に設けられた第２のスイッチング用トランジスタと、第１の駆動用トランジスタ
に接続され、且つ第１の信号線に接続された第３のスイッチング用トランジスタと、第２
の駆動用トランジスタに接続され、且つ第２の信号線に接続された第４のスイッチング用
トランジスタと、を有することを特徴とする表示装置である。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された第１の駆動用トラン
ジスタ、第２の駆動用トランジスタ、及び第３の駆動用トランジスタと、第１の駆動用ト
ランジスタに接続され、且つ第１の信号線に接続された第１のスイッチング用トランジス
タと、第２の駆動用トランジスタに接続され、且つ第２の信号線に接続された第２のスイ
ッチング用トランジスタと、第３の駆動用トランジスタに接続され、且つ第３の信号線に
接続された第３のスイッチング用トランジスタと、を有することを特徴とする表示装置で
ある。
本発明の別形態は、発光素子と、発光素子に対して並列に接続された第１の駆動用トラン
ジスタ、第２の駆動用トランジスタ、及び第３の駆動用トランジスタとを有し、第１の駆
動用トランジスタは第１の電源供給線に接続され、第２の駆動用トランジスタは第２の電
源供給線に接続され、第３の駆動用トランジスタは第３の電源供給線に接続されることを
特徴とする表示装置である。
本発明の別形態は、発光素子と、発光素子と接続され、且つ並列に接続された複数の駆動
用トランジスタと、発光素子及び複数の駆動用トランジスタの間にそれぞれの駆動用トラ
ンジスタが別々に一つのスイッチング用トランジスタと対応するように設けられた複数の
スイッチング用トランジスタと、を有し、第１の書き込み期間で、複数の駆動用トランジ
スタのいずれか一の駆動用トランジスタが選択され、発光素子が発光し、第１の書き込み
期間後に第２の書き込み期間で、複数の駆動用トランジスタの駆動用トランジスタとは異
なる駆動用トランジスタが選択され、発光素子が発光することを特徴とする表示装置の駆
動方法である。
本発明の別形態は、発光素子と、発光素子と接続され、且つ並列に接続された複数の駆動
用トランジスタと、発光素子及び複数の駆動用トランジスタの間にそれぞれの駆動用トラ
ンジスタが別々に一つのスイッチング用トランジスタと対応するように設けられた複数の
スイッチング用トランジスタと、を有し、第１の書き込み期間で、複数の駆動用トランジ
スタのいずれか一の駆動用トランジスタが選択され、発光素子が発光し、第１の書き込み
期間後に第２の書き込み期間で、複数の駆動用トランジスタの駆動用トランジスタとは異
なる駆動用トランジスタが選択され、発光素子が発光し、第１の書き込み期間後の第１の
表示期間と、第２の書き込み期間後の第２の表示期間との比は１：２となることを特徴と
する表示装置の駆動方法である。
上記信号線はソース信号線とすることができる。また上記駆動用トランジスタは発光素子
を駆動するための駆動用トランジスタとして用いることができる。
時間階調方式による画素への信号書き込みの回数を減らすことができ、消費電力の低減を
図ることが可能な表示装置を提供することができる。また、ＩＣに含まれるフレームメモ
リの縮小又は削除することができるため、電子機器の小型化を提供することができる。さ
らに、本発明の画素構成では、前記効果に加え疑似輪郭を低減することが可能である。
本発明の実施の形態の画素構成を示す図 本発明の実施の形態の画素構成を示す図 本発明の実施の形態の画素構成を示す図 本発明の実施の形態の画素構成を示す図 本発明の実施の形態の画素構成を示す図 本発明の駆動方法のタイミングチャートを示す図 従来の表示装置の構成を示すブロック図 本発明の表示装置の構成を示すブロック図 本発明の表示装置を用いた電子機器を示す図 本発明の画素構成の断面を示す図
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
（実施の形態１）
本実施の形態における画素構成を図１に示し説明する。なお、本実施の形態で用いている
画素構成は、１画素のみを図示しているが、表示装置の画素部には行方向と列方向にマト
リクスに複数の画素が配置されている。本実施の形態では、スイッチング用素子にＴＦＴ
を用いて説明するが、トランジスタ機能を有する素子であれば本発明に適用することがで
きる。
図１に示す画素は、スイッチング用ＴＦＴ１０１、１０２、１０４、１０５、駆動用ＴＦ
Ｔ１０３、１０６、発光素子１０７、ゲート信号線１０８、１０９、ゲート走査線１１０
、１１１、ソース信号線１１２、電源供給線１１３を有している。駆動用ＴＦＴ１０３、
１０６は、発光素子１０７に並列に接続している。スイッチング用ＴＦＴ１０１のゲート
配線の一部、つまりゲート端子はゲート走査線１１０に接続され、ソース配線又はドレイ
ン配線の一方の一部（これを第１端子と記す）はソース信号線１１２に接続され、ソース
配線又はドレイン配線の他方の一部（これを第２端子と記す）は駆動用ＴＦＴ１０３のゲ
ート端子に接続されている。そして、駆動用ＴＦＴ１０３の第１端子は電源供給線１１３
に接続され、第２端子はスイッチング用ＴＦＴ１０２の第１端子に接続されている。さら
に、スイッチング用ＴＦＴ１０２のゲート端子はゲート信号線１０８に接続され、第２端
子は発光素子１０７の第１電極に接続されている。同様に、スイッチング用ＴＦＴ１０４
のゲート端子はゲート走査線１１１に接続され、第１端子はソース信号線１１２に接続さ
れ、第２端子は駆動用ＴＦＴ１０６のゲート端子に接続される。そして、駆動用ＴＦＴ１
０６の第１端子は電源供給線１１３に接続され、第２端子はスイッチング用ＴＦＴ１０５
の第１端子に接続されている。さらに、スイッチング用ＴＦＴ１０５のゲート端子はゲー
ト信号線１０９に接続され、第２端子は発光素子１０７の第１電極に接続されている。な
お、スイッチング用ＴＦＴ１０２及び１０５の第２端子は互いに接続され、かつ、発光素
子１０７の第１電極に接続されている。
つまり、本実施の形態の画素は、１個の発光素子に対して、２つのスイッチング用ＴＦＴ
と駆動用ＴＦＴを有する回路が２つ接続されているような構成になっている。このように
本発明は、１つの発光素子に対して、同じ構成を有する回路を一つの画素に複数個設けた
ことを特徴とする。一の回路で書き込んでいるときに、他の回路で次に書き込む情報を保
持することができる。それにより、フレームメモリを縮小又は削除することができる。
ここで、発光素子の第２電極には低電位側電位が設定されている。なお、低電位側電位と
は、電源供給線１１３に設定される高電位側電位を基準にして低電位側電位＜高電位側電
位を満たす電位であり、低電位側電位としては例えばＧＮＤ、０Ｖなどが設定されていて
も良い。この高電位側電位と低電位側電位との電位差を発光素子１０７に印加して、発光
素子に電流を流して発光素子１０７を発光させるため、高電位側電位と低電位側電位との
電位差が発光素子１０７の順方向しきい値電圧以上となるようにそれぞれの電位を設定す
る。
また、本実施の形態において、スイッチング用ＴＦＴ１０１、１０４はｎチャネル型ＴＦ
Ｔであり、スイッチング用ＴＦＴ１０２、１０５、駆動用ＴＦＴ１０３、１０６はｐチャ
ネル型ＴＦＴである。但し、本発明はＴＦＴの極性には限定されず、スイッチング用ＴＦ
Ｔ１０１、１０４がｐチャネル型ＴＦＴであり、スイッチング用ＴＦＴ１０２、１０５、
駆動用ＴＦＴ１０３、１０６がｎチャネル型ＴＦＴであってもよい。この場合、ソース信
号線や電源供給線の電位の高低を反転させればよい。
続いて、本実施の形態の動作について図６を用いて説明する。
ゲート走査線１１０及び１１１が順に選択され、ソース信号線１１２からスイッチング用
ＴＦＴ１０１及び１０４を介して、Ｌレベル又はＨレベルの信号が駆動用ＴＦＴ１０３及
び１０６のゲート端子に入力される。駆動用ＴＦＴ１０３及び１０６のゲート端子に、Ｌ
レベルの信号が入力されると駆動用ＴＦＴ１０３及び１０６はオンとなる。このとき、ゲ
ート信号線１０８にＨレベルが書き込まれ、ゲート信号線１０９にはＬレベルが書き込ま
れて、それぞれスイッチング用ＴＦＴ１０２、１０５のゲート端子に入力されると、スイ
ッチング用ＴＦＴ１０１又は１０４を介して、駆動用ＴＦＴのゲート端子にＬレベルの信
号が入力された場合、かつ、スイッチング用ＴＦＴ１０２及び１０５のゲート端子にＬレ
ベルが入力されたとき、発光素子１０７は発光する。つまり、ＳＦ１期間では、スイッチ
ング用ＴＦＴ１０５のゲート端子にＬレベルが入力されているので、スイッチング用ＴＦ
Ｔ１０４を介してソース信号線１１２からＬレベルの信号が入力されたとき、発光素子１
０７は発光する。
次に、ゲート信号線１０８にＬレベルが書き込まれ、ゲート信号線１０９にＨレベルが書
き込まれて、スイッチング用ＴＦＴ１０２、１０５のゲート端子に入力されると、スイッ
チング用ＴＦＴ１０１又は１０４を介して、駆動用ＴＦＴのゲート端子にＬレベルの信号
が入力された場合、かつ、スイッチング用ＴＦＴ１０２及び１０５のゲート端子にＬレベ
ルが入力されたとき、発光素子１０７は発光する。つまり、ＳＦ２期間では、スイッチン
グ用ＴＦＴ１０２のゲート端子にＬレベルが入力されているので、スイッチング用ＴＦＴ
１０１を介してソース信号線１１２からＬレベルの信号が入力されたとき、発光素子１０
７は発光する。
ここで、ゲート信号線１０８及び１０９のＬレベル及びＨレベルの信号は、電源供給線１
１３の電位並びにスイッチング用ＴＦＴ１０２及び１０５のしきい値を考慮し（Ｌレベル
は低く、Ｈレベルは高く設定）、スイッチング用ＴＦＴ１０２及び１０５を確実にオン又
はオフできる値にする。また、ソース信号線１１２のＬレベル及びＨレベルの信号は、電
源供給線１１３の電位並びに駆動用ＴＦＴ１０３及び１０６のしきい値を考慮し、駆動用
ＴＦＴ１０３及び１０６を確実にオン又はオフできる値にする。また、ゲート走査線１１
０及び１１１の電位は、前記ソース信号線１１２の電位並びにスイッチング用ＴＦＴ１０
１及び１０４の閾値を考慮し、スイッチング用ＴＦＴ１０１及び１０４を確実にオン又は
オフできる値にする。
本実施の形態では、図６に示すように１フレーム期間を２個のサブフレーム期間に 分割
し、各サブフレームで発光時間の割合を変え、発光時間の総量（合計）が（目的とする）
階調毎に差が付く（異なる）ことによって、階調を表現する。つまりここでは、発光期間
の割合、つまり発光期間の長さはＴ ｓ１：Ｔｓ２＝１：２である。
このような画素構成により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の画素構成では、前記効果に加え疑似輪郭を低減するこ
とが可能である。
（実施の形態２）
本実施の形態における画素構成を図５に示し説明する。本実施の形態は、実施の形態１の
ソース信号線１１２を２本に分け、ゲート走査線１１０、１１１を１本に共通化したもの
である。
図５に示す画素は、ソース信号線５１２、５１４、ゲート走査線５１０を有し、スイッチ
ング用ＴＦＴ５０１の第１端子をソース信号線５１２に接続し、スイッチング用ＴＦＴ５
０４の第１端子をソース信号線５１４に接続している。そして、スイッチング用ＴＦＴ５
０１、５０４のゲート端子は共に、ゲート走査線５１０に接続されている。他のスイッチ
ング用ＴＦＴ５０２および５０５、駆動用ＴＦＴ５０３および５０６、発光素子５０７、
ゲート信号線５０８、５０９、電源供給線５１３による接続関係は実施の形態１と同様で
あるため、ここでは説明を省略する。
スイッチング用ＴＦＴ５０１、５０４のゲート端子は、ゲート走査線５１０に接続されて
いるため同時に選択されてしまうが、ソース信号線を５１２、５１４の２本に分けること
で、所望のタイミングで制御することができる。
このような画素構成により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の画素構成では、前記効果に加え疑似輪郭を低減するこ
とが可能である。
（実施の形態３）
本実施の形態における画素構成を図２に示し説明する。
図２に示す画素は、スイッチング用ＴＦＴ２０１、２０３、２０４、２０５、２０７、２
０８、駆動用ＴＦＴ２０２、２０６、発光素子２０９、ゲート信号線２１０、２１１、ゲ
ート走査線２１２、２１３、ソース信号線２１４、電源供給線２１５を有している。スイ
ッチング用ＴＦＴ２０１のゲート端子がゲート走査線２１２に接続され、第１端子（ソー
ス又はドレイン端子）がソース信号線２１４に接続され、第２端子は駆動用ＴＦＴ２０２
及びスイッチング用ＴＦＴ２０３のゲート端子に接続されている。そして、駆動用ＴＦＴ
２０２の第１端子は電源供給線２１５に接続され、第２端子は発光素子２０９の第１電極
に接続されている。スイッチング用ＴＦＴ２０４のゲート端子はゲート信号線２１０に接
続され、第１端子は電源供給線２１５に接続され、第２端子はスイッチング用ＴＦＴ２０
３の第１端子に接続されている。同様に、スイッチング用ＴＦＴ２０５のゲート端子はゲ
ート走査線２１３に接続され、第１端子はソース信号線２１４に接続され、第２端子は駆
動用ＴＦＴ２０６及びスイッチング用ＴＦＴ２０７のゲート端子に接続されている。そし
て、駆動用ＴＦＴ２０６の第１端子は電源供給線２１５に接続され、第２端子は発光素子
２０９の第１電極に接続されている。スイッチング用ＴＦＴ２０８のゲート端子はゲート
信号線２１１に接続され、第１端子は電源供給線２１５に接続され、第２端子はスイッチ
ング用ＴＦＴ２０７の第１端子に接続されている。さらに、スイッチング用ＴＦＴ２０３
の第２端子はスイッチング用ＴＦＴ２０５の第２端子に接続され、スイッチング用ＴＦＴ
２０７の第２端子はスイッチング用ＴＦＴ２０１の第２端子に接続されている。なお、駆
動用ＴＦＴ２０２及び２０６の第２端子は互いに接続され、かつ、発光素子２０９の第１
電極に接続されている。
発光素子の第２電極には低電位側電位が設定されている。なお、低電位側電位とは、電源
供給線２１５に設定される高電位側電位を基準にして低電位側電位＜高電位側電位を満た
す電位であり、低電位側電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。
この高電位側電位と低電位側電位との電位差を発光素子２０９に印加して、発光素子に電
流を流して発光素子２０９を発光させるため、高電位側電位と低電位側電位との電位差が
発光素子２０９の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
また、本実施の形態において、スイッチング用ＴＦＴ２０１、２０３、２０４、２０５、
２０７、２０８はｎチャネル型ＴＦＴであり、駆動用ＴＦＴ２０２、２０６はｐチャネル
型ＴＦＴである。
続いて、本実施の形態の動作について説明する。
ゲート信号線２１０及び２１１にＬレベルが書き込まれている場合、スイッチング用ＴＦ
Ｔ２０４及び２０８はオフとなる。ゲート走査線２１２及び２１３が順に選択され、ソー
ス信号線２１４から、スイッチング用ＴＦＴ２０１及び２０５を介して、Ｌレベル又はＨ
レベルの信号が駆動用ＴＦＴ２０２及び２０６、スイッチング用ＴＦＴ２０３及び２０７
のゲート端子に入力される。ソース信号線２１４からスイッチング用ＴＦＴ２０１を介し
てＬレベルの信号が入力され、スイッチング用ＴＦＴ２０５を介してＨレベルの信号が入
力された場合、Ｌレベルの信号が入力された駆動用ＴＦＴ２０２がオンとなり、発光素子
２０９は発光する。そして、ゲート信号線２１１にＨレベルが書き込まれると、スイッチ
ング用ＴＦＴ２０８及び２０７がオンし、Ａの電位がＨレベルに変わる。すると、オンし
ていた駆動用ＴＦＴ２０２がオフするので、発光素子２０９の発光は終わる。また、ゲー
ト信号線２１０及び２１１にＬレベルが書き込まれていて、ソース信号線２１４からスイ
ッチング用ＴＦＴ２０１を介してＨレベルの信号が入力され、スイッチング用ＴＦＴ２０
５を介してＬレベルの信号が入力された場合、Ｌレベルの信号が入力された駆動用ＴＦＴ
２０６がオンとなり、発光素子２０９は発光する。そして、ゲート信号線２１０にＨレベ
ルが書き込まれると、スイッチング用ＴＦＴ２０４及び２０３がオンし、Ｂの電位がＬレ
ベルからＨレベルに変わる。すると、オンしていた駆動用ＴＦＴ２０６がオフするので、
発光素子２０９の発光は終わる。また、ゲート信号線２１０及び２１１にＬレベルが書き
込まれていて、ソース信号線２１４からスイッチング用ＴＦＴ２０１及び２０５を介して
Ｌレベルの信号が入力された場合、Ｌレベルの信号が入力された駆動用ＴＦＴ２０２及び
２０６がオンとなり、発光素子２０９は発光する。また、ソース信号線２１４からスイッ
チング用ＴＦＴ２０１及び２０５を介して、Ｈレベルの信号が入力された場合、発光素子
２０９は発光しない。
ここで、ゲート信号線２１０及び２１１のＬレベル及びＨレベルの信号は、電源供給線２
１５の電位並びにスイッチング用ＴＦＴ２０４及び２０８のしきい値を考慮し、スイッチ
ング用ＴＦＴ２０４及び２０８を確実にオン又はオフできる値にする。また、ソース信号
線２１４のＬレベル及びＨレベルの信号は、電源供給線２１５の電位並びに駆動用ＴＦＴ
２０２及び２０６、スイッチング用ＴＦＴ２０３及び２０７のしきい値を考慮し、駆動用
ＴＦＴ２０２及び２０６、スイッチング用ＴＦＴ２０３及び２０７を確実にオン又はオフ
できる値にする。また、ゲート走査線２１２及び２１３の電位は、前記ソース信号線２１
４の電位並びにスイッチング用ＴＦＴ２０１及び２０５のしきい値を考慮し、スイッチン
グ用ＴＦＴ２０１及び２０５を確実にオン又はオフできる値にする。
本実施の形態では、実施の形態１に比べＴＦＴの数が増え、回路が複雑になっている。し
かし、発光期間に重み付けがされてなく、疑似輪郭を低減することが可能である。
このような画素構成により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の画素構成では、前記効果に加え疑似輪郭を低減するこ
とが可能である。
（実施の形態４）
本実施の形態における画素構成を図３に示し説明する。
図３に示す画素は、スイッチング用ＴＦＴ３０１、３０３、３０５、駆動用ＴＦＴ３０２
、３０４、３０６、発光素子３０７、ゲート走査線３０８、電源供給線３０９、３１０、
３１１、ソース信号線３１２、３１３、３１４を有している。駆動用ＴＦＴ３０２、３０
４、３０６は、発光素子３０７に並列に接続している。スイッチング用ＴＦＴ３０１のゲ
ート端子はゲート走査線３０８に接続され、第１端子はソース信号線３１２に接続され、
第２端子は駆動用ＴＦＴ３０２のゲート端子に接続されている。そして、駆動用ＴＦＴ３
０２の第１端子は電源供給線３０９に接続され、第２端子は発光素子３０７の第１電極に
接続されている。同様に、スイッチング用ＴＦＴ３０３のゲート端子はゲート走査線３０
８に接続され、第１端子はソース信号線３１３に接続され、第２端子は駆動用ＴＦＴ３０
４のゲート端子に接続されている。そして、駆動用ＴＦＴ３０４の第１端子は電源供給線
３１０に接続され、第２端子は発光素子３０７の第１電極に接続されている。また、同様
に、スイッチング用ＴＦＴ３０５のゲート端子はゲート走査線３０８に接続され、第１端
子はソース信号線３１４に接続され、第２端子は駆動用ＴＦＴ３０６のゲート端子に接続
されている。そして、駆動用ＴＦＴ３０６の第１端子は電源供給線３１１に接続され、第
２端子は発光素子の第１電極に接続されている。なお、駆動用ＴＦＴ３０２及び３０４及
び３０６の第２端子は互いに接続され、かつ、発光素子３０７の第１電極に接続されてい
る。
発光素子の第２電極には低電位側電位が設定されている。なお、低電位側電位とは、電源
供給線３０９、３１０、３１１に設定される高電位側電位を基準にして低電位側電位＜高
電位側電位を満たす電位であり、低電位側電位としては例えばＧＮＤ、０Ｖなどが設定さ
れていても良い。この高電位側電位と低電位側電位との電位差を発光素子３０７に印加し
て、発光素子に電流を流して発光素子３０７を発光させるため、高電位側電位と低電位側
電位との電位差が発光素子３０７の順方向しきい値電圧以上となるようにそれぞれの電位
を設定する。
また、本実施の形態において、スイッチング用ＴＦＴ３０１、３０３、３０５はｎチャネ
ル型ＴＦＴであり、駆動用ＴＦＴ３０２、３０４、３０６はｐチャネル型ＴＦＴである。
続いて、本実施の形態の動作について説明する。
ゲート走査線３０８により、スイッチング用ＴＦＴ３０１、３０３、３０５が同時に選択
され、ソース信号線３１２、３１３、３１４からスイッチング用ＴＦＴ３０１、３０３、
３０５を介して、Ｌレベル又はＨレベルの信号が駆動用ＴＦＴ３０２、３０４、３０６の
ゲート端子にそれぞれ入力される。このとき、スイッチング用ＴＦＴ３０１、３０３、３
０５が同時に選択されても、ソース信号線が３本に分かれているため、所望のタイミング
で発光素子３０７の発光を制御することができる。駆動用ＴＦＴ３０２、３０４、３０６
のゲート端子にＨレベルの信号が入力された場合、発光素子３０７は発光しない。駆動用
ＴＦＴ３０２又は３０４又は３０６のどれか１つのゲート端子にＬレベルの信号が入力さ
れた場合、発光素子３０７は発光する。ゲート走査線３０８は３つのスイッチング用ＴＦ
Ｔのゲート端子に対して共通であり、ソース信号線は３１２、３１３、３１４の３本に分
かれている。
電源供給線３０９、３１０、３１１の電位は異なる。そのため、駆動用ＴＦＴ３０２、３
０４、３０６の２つ以上のゲート端子にＬレベルの信号が入力されないようにする。した
がって、本実施の形態では、時間階調による階調表現において信号をメモリ（保持）する
作業をせずに３ビットで４階調を表現することができる。
ここで、ソース信号線３１２、３１３、３１４のＬレベル及びＨレベルの信号は、電源供
給線３０９、３１０、３１１の電位及び駆動用ＴＦＴ３０２、３０４、３０６のしきい値
を考慮し、駆動用ＴＦＴ３０２、３０４、３０６を確実にオン又はオフできる値にする。
また、ゲート走査線３０８の電位は、前記ソース信号線３１２の電位及びスイッチング用
ＴＦＴ３０１、３０３、３０５のしきい値を考慮し、スイッチング用ＴＦＴ３０１、３０
３、３０５を確実にオン又はオフできる値にする。
このような画素構成により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の画素構成では、前記効果に加え疑似輪郭を低減するこ
とが可能である。
（実施の形態５）
本実施の形態における画素構成を図４に示し説明する。
図４に示す画素は、スイッチング用ＴＦＴ４０１、４０３、４０５、駆動用ＴＦＴ４０２
、４０４、４０６、発光素子４０７、ゲート走査線４０８、４０９、４１０、ソース信号
線４１１、電源供給線４１２、４１３、４１４を有している。スイッチング用ＴＦＴ４０
１のゲート端子はゲート走査線４０８に接続され、第１端子はソース信号線４１１に接続
され、第２端子は駆動用ＴＦＴ４０２のゲート端子に接続されている。そして、駆動用Ｔ
ＦＴ４０２の第１端子は電源供給線４１２に接続され、第２端子は発光素子４０７の第１
電極に接続されている。同様に、スイッチング用ＴＦＴ４０３のゲート端子はゲート走査
線４０９に接続され、第１端子はソース信号線４１１に接続され、第２端子は駆動用ＴＦ
Ｔ４０４のゲート端子に接続されている。駆動用ＴＦＴ４０４の第１端子は電源供給線４
１３に接続され、第２端子は発光素子４０７の第１電極に接続されている。また、同様に
、スイッチング用ＴＦＴ４０５のゲート端子はゲート走査線４１０に接続され、第１端子
はソース信号線４１１に接続され、第２端子は駆動用ＴＦＴ４０６のゲート端子に接続さ
れている。駆動用ＴＦＴ４０６の第１端子は電源供給線４１４に接続され、第２端子は発
光素子４０７の第１電極に接続されている。なお、駆動用ＴＦＴ４０２、４０４、４０６
の第２端子は互いに接続され、かつ、発光素子４０７の第１電極に接続されている。
発光素子の第２電極には低電位側電位が設定されている。なお、低電位側電位とは、電源
供給線４１２、４１３、４１４に設定される高電位側電位を基準にして低電位側電位＜高
電位側電位を満たす電位であり、低電位側電位としては例えばＧＮＤ、０Ｖなどが設定さ
れていても良い。この高電位側電位と低電位側電位との電位差を発光素子４０７に印加し
て、発光素子に電流を流して発光素子４０７を発光させるため、高電位側電位と低電位側
電位との電位差が発光素子４０７の順方向しきい値電圧以上となるようにそれぞれの電位
を設定する。
また、本実施の形態において、スイッチング用ＴＦＴ４０１、４０３、４０５はｎチャネ
ル型ＴＦＴであり、駆動用ＴＦＴ４０２、４０４、４０６はｐチャネル型ＴＦＴである。
続いて、本実施の形態の動作について説明する。
ゲート走査線４０８、４０９、４１０が順に選択され、ソース信号線４１１からＬレベル
又はＨレベルの信号が、スイッチング用ＴＦＴ４０１、４０３、４０５を介して、駆動用
ＴＦＴ４０２、４０４、４０６のゲート端子に入力される。駆動用ＴＦＴ４０２、４０４
、４０６のゲート端子にＨレベルの信号が入力された場合、発光素子４０７は発光しない
。駆動用ＴＦＴ４０２又は４０４又は４０６のどれか１つのゲート端子にＬレベルの信号
が入力された場合、発光素子４０７は発光する。
電源供給線４１２、４１３、４１４の電位は異なる。そのため、駆動用ＴＦＴ４０２及び
４０４及び４０６の２つ以上のゲート端子にＬレベルの信号が入力されないようにする。
したがって、本実施の形態では、時間階調による階調表現で信号をメモリする作業をせず
に３ビットで４階調を表現することができる。
ここで、ソース信号線４１１のＬレベル及びＨレベルの信号は、電源供給線４１２、４１
３、４１４の電位及び駆動用ＴＦＴ４０２、４０４、４０６のしきい値を考慮し、駆動用
ＴＦＴ４０２、４０４、４０６を確実にオン又はオフできる値にする。また、ゲート走査
線４０８、４０９、４１０の電位は、前記ソース信号線４１１の電位及びスイッチング用
ＴＦＴ４０１、４０３、４０５のしきい値を考慮し、スイッチング用ＴＦＴ４０１、４０
３、４０５を確実にオン又はオフできる値にする。
このような画素構成により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の画素構成では、前記効果に加え疑似輪郭を低減するこ
とが可能である。
（実施の形態６）
本実施の形態では、発光素子を有する画素の断面構造について説明する。上述したような
発光素子への電流の供給を制御する駆動用ＴＦＴがｐチャネル型ＴＦＴの場合における、
画素の断面構造について、図１０を用いて説明する。なお本発明では、発光素子が有する
陽極と陰極の２つの電極のうち、トランジスタによって電位を制御することができる一方
の電極を第１の電極、他方の電極を第２の電極とする。そして図１０では、第１の電極が
陽極、第２の電極が陰極の場合について説明するが、第１の電極が陰極、第２の電極が陽
極であってもよい。
図１０（Ａ）に、第１の駆動用ＴＦＴ６００１及び第２の駆動用ＴＦＴ６１０１がｐ型で
、発光素子６００３から発せられる光を第１の電極６００４側から取り出す場合の、画素
の断面図を示す。図１０（Ａ）では、発光素子６００３の第１の電極６００４と、第１の
駆動用ＴＦＴ６００１及び第２の駆動用ＴＦＴ６１０１が電気的に接続されている。但し
、図１０（Ａ）では、第２の駆動用ＴＦＴ６１０１と第１の電極６００４との接続領域は
図示しない。
第１の駆動用ＴＦＴ６００１及び第２の駆動用ＴＦＴ６１０１は層間絶縁膜６００７で覆
われており、層間絶縁膜６００７上には開口部を有する隔壁６００８が形成されている。
隔壁６００８の開口部において第１の電極６００４が一部露出しており、該開口部におい
て第１の電極６００４、電界発光層６００５、第２の電極６００６が順に積層されている
。
電界発光層６００５は、基本的に、陽極、発光層、陰極の順に積み重ねた構造で示される
が、この他に、陽極、正孔注入層、発光層、電子注入層、陰極の順に積み重ねた構造や、
陽極、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、陰極の順に積み重ね
た構造などがある。
なお、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、
明確に区別された積層構造を有するものに限定されない。つまり、電界発光層は、正孔注
入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を
有する構造であってもよい。
また電界発光層は、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するも
のと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示
すものとしている。
また電界発光層は、無機物が混合された層を有していてもよい。
層間絶縁膜６００７は、有機樹脂膜、無機絶縁膜またはシロキサン系材料を出発材料とし
て形成されたＳｉ−Ｏ−Ｓｉ結合を含む絶縁膜（以下、シロキサン系絶縁膜と記載する）
を用いて形成することができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）
との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えば
アルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい
。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
層間絶縁膜６００７に、低誘電率材料（ｌｏｗ−ｋ材料）と呼ばれる材料を用いていても
よい。
隔壁６００８は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成するこ
とができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶
縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜
を隔壁６００８に用い、第１の電極６００４上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することで、第１の電極６００４
と第２の電極６００６とが接続してしまうのを防ぐことができる。
第１の電極６００４は、光を透過する材料または光を透過する膜厚で形成し、なおかつ陽
極として用いるのに適する材料で形成する。具体的な材料は、アルミニウム（Ａｌ）の他
、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯとも表
記する）、酸化亜鉛を含む酸化インジウム等の透光性材料の他、金（Ａｕ）、白金（Ｐｔ
）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、若しくはパラジウム（Ｐｄ）等の金属材料を
用いることができ、いずれか一つからなる単層構造、又はこれらの積層構造を用いること
ができる。なお透光性材料以外の材料を用いる場合、光が透過する程度の膜厚（好ましく
は、５ｎｍ〜３０ｎｍ程度）として、第１の電極６００４を形成する。
また第２の電極６００６は、光を反射もしくは遮蔽する材料で形成し、なおかつ仕事関数
の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することがで
きる。具体的には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物
（ＩＴＳＯ）、酸化亜鉛を含む酸化インジウム等の透光性材料の他、金（Ａｕ）、白金（
Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）
、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、若しくはパラジウム（Ｐｄ）、アルミニ
ウム（Ａｌ）、マグネシウム（Ｍｇ）、銀（Ａｇ）等の金属材料を用いることができ、い
ずれか一つからなる単層構造、又はこれらの積層構造を用いることができる。
図１０（Ａ）に示した画素の場合、発光素子６００３から発せられる光を、白抜きの矢印
で示すように第１の電極６００４側から取り出すことができる。
次に図１０（Ｂ）に、第１の駆動用ＴＦＴ６０１１及び第２の駆動用ＴＦＴ６１１１がｐ
型で、発光素子６０１３から発せられる光を第２の電極６０１６側から取り出す場合の、
画素の断面図を示す。図１０（Ｂ）では、発光素子６０１３の第１の電極６０１４と、第
１の駆動用ＴＦＴ６０１１及び第２の駆動用ＴＦＴ６１１１が電気的に接続されている。
また、第１の駆動用ＴＦＴ６０１１および第２の駆動用ＴＦＴ６１１１は層間絶縁膜６０
１７で覆われており、６０１７上には開口部を有する隔壁６０１８が形成されている。ま
た第１の電極６０１４上に電界発光層６０１５、第２の電極６０１６が順に積層されてい
る。
第１の電極６０１４は、光を反射もしくは遮蔽する材料で形成し、なおかつ陽極として用
いるのに適する材料で形成する。図１０（Ａ）で示した第２の電極材料と同様な材料から
形成することができる。
また第２の電極６０１６は、光を透過する材料またはを透過する膜厚で形成し、なおかつ
仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成する
ことができる。図１０（Ａ）で示した第１の電極材料と同様な材料から形成することがで
きる。
電界発光層６０１５は、図１０（Ａ）の電界発光層６００５と同様に形成することができ
る。
図１０（Ｂ）に示した画素の場合、発光素子６０１３から発せられる光を、白抜きの矢印
で示すように第２の電極６０１６側から取り出すことができる。
次に図１０（Ｃ）に、第１の駆動用ＴＦＴ６０２１及び第２の駆動用ＴＦＴ６１２１がｐ
型で、発光素子６０２３から発せられる光を、第１の電極６０２４側及び第２の電極６０
２６側から取り出す場合の、画素の断面図を示す。図１０（Ｃ）では、発光素子６０２３
の第１の電極６０２４と、第１の駆動用ＴＦＴ６０２１及び第２の駆動用ＴＦＴ６１２１
が電気的に接続されている。また第１の駆動用ＴＦＴ６０２１および第２の駆動用ＴＦＴ
６１２１は層間絶縁膜６０２７で覆われており、６０２７上には開口部を有する隔壁６０
２８が形成されている。また第１の電極６０２４上に電界発光層６０２５、第２の電極６
０２６が順に積層されている。
第１の電極６０２４は、図１０（Ａ）の第１の電極６００４と同様に形成することができ
る。また第２の電極６０２６は、図１０（Ｂ）の第２の電極６０１６と同様に形成するこ
とができる。電界発光層６０２５は、図１０（Ａ）の電界発光層６００５と同様に形成す
ることができる。
図１０（Ｃ）に示した画素の場合、発光素子６０２３から発せられる光を、白抜きの矢印
で示すように第１の電極６０２４側及び第２の電極６０２６側から取り出すことができる
。
このような画素構成において、基板とそれに対向する基板（以下、対向基板と記す）とに
、それぞれ偏光板、又は円偏光板を設けてもよい。このような構成により、コントラスト
を高めることができる。特に図１０（Ｃ）に示す第１の電極６０２４側及び第２の電極６
０２６側から光を取り出す場合、偏光板、又は円偏光板を設けて、コントラストを高める
ことは有効である。
このような画素構造を有し、上記実施の形態のような駆動方法を行うことにより、時間階
調方式による画素への信号書き込みの回数を減らすことができ、消費電力の低減を図るこ
とができる。また、フレームメモリの縮小又は削除することができる。さらに、本発明の
画素構成では、前記効果に加え疑似輪郭を低減することが可能である。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では、表示装置の構成について図７を用いて説明する。
表示装置は、絶縁表面を有する基板（画素基板と記す）７０６上に、画素部７０１が形成
され、画素部７０１を囲むようにソース信号線駆動回路７０２、第１のゲート信号線駆動
回路７０３、第２のゲート信号線駆動回路７０４を有する。画素部７０１は、上記した画
素を複数有する。
ソース信号線駆動回路７０２から配線（ケーブルとも記す）７０８を介して外付け基板７
０７が設けられている。外付け基板７０７は、コントロール回路７０９及び信号分割回路
７１０を有する。コントロール回路７０９には、ＩＣ７０５が設けられている。このＩＣ
７０５内に設けられていたフレームメモリを本発明により縮小又は削除することができる
。
（実施の形態８）
本発明の発光装置を備えた電子機器として、テレビジョン装置（単にテレビ、又はテレビ
ジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単に
携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュ
ータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等
の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図９を参照して
説明する。
図９（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。
表示部９２０２は、本発明の発光装置を適用することができる。その結果、信号書き込み
の回数を減らすことができ、消費電力の低減を図ることが可能で、さらにフレームメモリ
の縮小又は削除することができるため、狭額縁化された携帯情報端末機器を提供すること
ができる。
図９（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んで
いる。表示部９７０１及び表示部９７０２は本発明の発光装置を適用することができる。
その結果、信号書き込みの回数を減らすことができ、消費電力の低減を図ることが可能で
、さらにフレームメモリの縮小又は削除することができるため、狭額縁化されたデジタル
ビデオカメラを提供することができる。
図９（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部
９１０２は、本発明の発光装置を適用することができる。その結果、信号書き込みの回数
を減らすことができ、消費電力の低減を図ることが可能で、さらにフレームメモリの縮小
又は削除することができるため、狭額縁化された携帯電話機を提供することができる。
図９（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含ん
でいる。表示部９３０２は、本発明の発光装置を適用することができる。その結果、信号
書き込みの回数を減らすことができ、消費電力の低減を図ることが可能で、さらにフレー
ムメモリの縮小又は削除することができるため、狭額縁化された携帯型のテレビジョン装
置を提供することができる。
またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、
持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）ま
で、幅広いものに、本発明の発光装置を適用することができる。
図９（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでい
る。表示部９４０２は、本発明の発光装置を適用することができる。その結果、信号書き
込みの回数を減らすことができ、消費電力の低減を図ることが可能で、さらにフレームメ
モリの縮小又は削除することができるため、狭額縁化された携帯型のコンピュータを提供
することができる。
図９（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。
表示部９５０２は、本発明の発光装置を適用することができる。その結果、信号書き込み
の回数を減らすことができ、消費電力の低減を図ることが可能で、さらにフレームメモリ
の縮小又は削除することができるため、狭額縁化されたテレビジョン装置を提供すること
ができる。
このように本発明の発光装置により、信号書き込みの回数を減らすことができ、消費電力
の低減を図ることが可能で、さらにフレームメモリの縮小又は削除することができるため
、狭額縁化された電子機器を提供することができる。
時間階調方式の駆動方法を行うための信号を、ディスプレイ８０１のソース信号線駆動回
路８０５及びゲート信号線駆動回路８０６に入力する回路について図８を用いて説明する
。
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにす
る。なお、ここでは４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置
を例に説明する。ただし、本発明は４ビットに限定されるものではない。
信号制御回路８１９にデジタルビデオ信号が読み込まれ、ディスプレイ８０１にデジタル
映像信号（ＶＤ）が出力される。
また、本明細書中では、信号制御回路８１９においてデジタルビデオ信号をディスプレイ
８０１に入力する信号に変換したものを、デジタル映像信号と呼ぶ。
ディスプレイの、ソース信号線駆動回路８０５及びゲート信号線駆動回路８０６を駆動す
るための信号および駆動電圧は、ディスプレイコントローラ８２０によって入力されてい
る。
信号制御回路８１９及びディスプレイコントローラ８２０の構成について説明する。
なお、ディスプレイ８０１のソース信号線駆動回路８０５は、シフトレジスタ８１０、Ｌ
ＡＴ（Ａ）８１１、ＬＡＴ（Ｂ）８１２によって構成される。他に、図示していないが、
レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するも
のではない。
信号制御回路８１９は、ＣＰＵ８１５、メモリＡ８１６、メモリＢ８１７及びメモリコン
トローラ８１８によって構成されている。
信号制御回路８１９に入力されたデジタルビデオ信号は、メモリコントローラ８１８によ
って制御されるスイッチを介してメモリＡ８１６に入力される。ここで、メモリＡ８１６
は、ディスプレイ８０１の画素部８０４の全画素分の４ビットのデジタルビデオ信号を、
記憶可能な容量を有する。メモリＡ８１６に１フレーム期間分の信号が記憶されると、メ
モリコントローラ８１８によって、各ビットの信号が順に読み出され、デジタル映像信号
ＶＤとして、ソース信号線駆動回路８０５に入力される。
メモリＡ８１６に記憶された信号の読み出しが始まると、今度は、メモリＢ８１７にメモ
リコントローラ８１８を介して次のフレーム期間に対応するデジタルビデオ信号が入力さ
れ、記憶され始める。メモリＢ８１７もメモリＡ８１６と同様に、表示装置の全画素分の
４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。
このように、信号制御回路８１９は、それぞれ１フレーム期間分ずつの４ビットのデジタ
ルビデオ信号を記憶することができるメモリＡ８１６及びメモリＢ８１７を有し、このメ
モリＡ８１６とメモリＢ８１７とを交互に用いて、デジタルビデオ信号をサンプリングす
る。
ここでは、２つのメモリＡ８１６及びメモリＢ８１７を、交互に用いて信号を記憶する信
号制御回路８１９について示したが、複数フレーム分の情報を記憶することができるメモ
リを複数有し、これらのメモリを交互に用いることができる。
このような表示装置により、時間階調方式による画素への信号書き込みの回数を減らすこ
とができ、消費電力の低減を図ることができる。また、フレームメモリの縮小又は削除す
ることができる。さらに、本発明の表示装置では、前記効果に加え疑似輪郭を低減するこ
とが可能である。

Claims (5)

  1. 発光素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１のスイッチング素子と、第２のスイッチング素子と、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、前記発光素子と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第１のスイッチング素子を介して前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの他方は、前記発光素子と電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第２のスイッチング素子を介して前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  2. 請求項１において、
    前記第１のスイッチング素子は、前記第１の配線から前記第２のトランジスタのソース及びドレインの一方に第１の電圧を供給するタイミングを制御する機能を有し、
    前記第２のスイッチング素子は、前記第１の配線から前記第４のトランジスタのソース及びドレインの一方に第２の電圧を供給するタイミングを制御する機能を有することを特徴とする表示装置。
  3. 請求項１又は請求項２において、
    第３のスイッチング素子と、第４のスイッチング素子と、を有し、
    前記第１のトランジスタのゲートは、前記第３のスイッチング素子を介して第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のスイッチング素子を介して前記第２の配線と電気的に接続されることを特徴とする表示装置。
  4. 請求項３において、
    前記第３のスイッチング素子は、前記第２の配線から前記第１のトランジスタのゲートに第１の信号を入力するタイミングを制御する機能を有し、
    前記第４のスイッチング素子は、前記第２の配線から前記第３のトランジスタのゲートに第２の信号を入力するタイミングを制御する機能を有することを特徴とする表示装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    第１のサブフレーム期間において、前記第１のスイッチング素子はオンになり、前記第２のスイッチング素子はオフになり、
    第２のサブフレーム期間において、前記第１のスイッチング素子はオフになり、前記第２のスイッチング素子はオンになることを特徴とする表示装置。
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