JP2011102803A - プリント回路基板上の接続をテストする方法および装置 - Google Patents
プリント回路基板上の接続をテストする方法および装置 Download PDFInfo
- Publication number
- JP2011102803A JP2011102803A JP2010250835A JP2010250835A JP2011102803A JP 2011102803 A JP2011102803 A JP 2011102803A JP 2010250835 A JP2010250835 A JP 2010250835A JP 2010250835 A JP2010250835 A JP 2010250835A JP 2011102803 A JP2011102803 A JP 2011102803A
- Authority
- JP
- Japan
- Prior art keywords
- boundary scan
- driver
- data
- sensor
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 title claims description 34
- 238000012545 processing Methods 0.000 claims abstract description 61
- 238000004458 analytical method Methods 0.000 claims description 13
- 238000004590 computer program Methods 0.000 claims description 9
- 238000013500 data storage Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 claims description 4
- 230000015654 memory Effects 0.000 claims description 4
- 230000005236 sound signal Effects 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims description 3
- 230000000007 visual effect Effects 0.000 claims description 2
- VAHKBZSAUKPEOV-UHFFFAOYSA-N 1,4-dichloro-2-(4-chlorophenyl)benzene Chemical compound C1=CC(Cl)=CC=C1C1=CC(Cl)=CC=C1Cl VAHKBZSAUKPEOV-UHFFFAOYSA-N 0.000 abstract description 13
- 238000005259 measurement Methods 0.000 description 14
- 230000002457 bidirectional effect Effects 0.000 description 6
- 239000013598 vector Substances 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 2
- ZKGSEEWIVLAUNH-UHFFFAOYSA-N 1,2,3-trichloro-4-(3-chlorophenyl)benzene Chemical compound ClC1=CC=CC(C=2C(=C(Cl)C(Cl)=CC=2)Cl)=C1 ZKGSEEWIVLAUNH-UHFFFAOYSA-N 0.000 description 1
- 101100063942 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dot-1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- -1 connections 36 Chemical compound 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】PCB31に搭載されたバウンダリスキャン対応デバイス32、33、34、35のバウンダリスキャン対応回路端子を含むリストからデバイス32の第1回路端子37に接続されたバウンダリスキャンセルが、テスト装置42の処理ユニットによってドライバとして作動される。デバイス33の第2回路端子38に接続されたバウンダリスキャンセルが、テスト装置42の処理ユニットによってセンサとして作動される。バウンダリスキャンレジスタから読み出された捕捉データが、ドライバとセンサの間の接続を調べるためにテスト装置42の処理ユニットによって分析される。
【選択図】図3
Description
本文書は、2009年11月10日に出願された「プリント回路基板上の接続をテストする方法および装置」と題する米国仮特許出願第61/259,772号の利益、および2009年11月10日に出願されたオランダ国特許出願第1037457号のパリ条約による優先権に関連し、これらを主張する。
本発明は、一般にテストおよびテスト装置に関し、より詳細には、一つまたは複数のバウンダリスキャン対応デバイスの回路端子間にあるプリント回路基板上の接続をテストすることに関する。
入力セル
出力2セル、二つの論理出力状態0または1を取り得る
出力3セル、0、1、Zの三つの論理出力状態を取り得る(トライステート:tri-state)
双方向セルまたは入出力セル
ドット4セル
ドット6セル
出力3セルまたは双方向セルのドライバをイネーブルまたはディセーブルにする制御セル
Claims (15)
- プリント回路基板に搭載されバウンダリスキャン対応回路端子のバウンダリスキャンセルのバウンダリスキャンレジスタを備える、少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン対応回路端子間のプリント回路基板上の接続をテストする方法であって、
前記方法は電子処理ユニットを使用し、
前記処理ユニットによって前記少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン特性を読み出すステップであって、前記バウンダリスキャン特性が前記少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン対応回路端子のリストを少なくとも含む、ステップと、
前記処理ユニットによって前記少なくとも一つのバウンダリスキャン対応デバイスの前記バウンダリスキャン対応回路端子を含むリストを表示するステップと、
前記処理ユニットによって前記リストのうち少なくとも第1および第2のバウンダリスキャン対応回路端子の選択を受け取るステップと、
前記処理ユニットによって、前記第1バウンダリスキャン対応回路端子のバウンダリスキャンセルをドライバとして作動させ、前記ドライバとして作動する前記バウンダリスキャンセルを含むバウンダリスキャンレジスタから供給されるデータを、前記第1のバウンダリスキャン対応回路端子において前記ドライバによって出力するステップと、
前記処理ユニットによって、前記第2バウンダリスキャン対応回路端子のバウンダリスキャンセルを、前記第2バウンダリスキャン対応回路端子で受信されたデータを検出するセンサとして作動させ、前記センサとして作動する前記バウンダリスキャンセルを含むバウンダリスキャンレジスタ内に前記センサによって検出されたデータをラッチするステップと、
前記処理ユニットによって、前記第1および前記第2バウンダリスキャン対応回路端子間の接続のために、前記バウンダリスキャンレジスタドライバおよびセンサのデータを分析するステップと、
前記処理ユニットによって、前記ドライバデータおよびセンサデータの前記分析結果を提示するステップと、
を含むことを特徴とする方法。 - 前記ドライバおよびセンサが前記読み出されたバウンダリスキャン特性に基づき作動し、前記分析ステップが、前記読み出されたバウンダリスキャン特性に基づき、前記バウンダリスキャンレジスタ内の前記ドライバおよびセンサの前記バウンダリスキャンセルの位置で、前記ドライバデータとセンサデータを比較することを含む請求項1に記載の方法。
- 前記バウンダリスキャン特性が、前記少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン記述言語(BSDL)ファイルから読み出されることを特徴とする請求項1または2に記載の方法。
- グラフィカルインタフェース装置をさらに備え、表示ステップ、受け取りステップ、作動ステップおよび提示ステップのうち少なくとも一つが前記グラフィカルインタフェース装置から制御されることを特徴とする請求項1ないし3のいずれかに記載の方法。
- グラフィカルインタフェース装置をさらに備え、受け取りステップおよび提示ステップのうち少なくとも一つが前記バウンダリスキャンレジスタドライバおよびセンサのデータの回路図表現を含むことを特徴とする請求項1ないし4のいずれかに記載の方法。
- 前記結果が音響信号によって提示されることを特徴とする請求項1ないし5のいずれかに記載の方法。
- 複数のバウンダリスキャン対応回路端子の複数のバウンダリスキャンセルがドライバとして作動することを特徴とする請求項1ないし6のいずれかに記載の方法。
- 複数のバウンダリスキャン対応回路端子の複数のバウンダリスキャンセルがセンサとして作動することを特徴とする請求項1ないし7のいずれかに記載の方法。
- 複数のバウンダリスキャン対応回路端子の複数のバウンダリスキャンセルがドライバとして作動し、前記ドライバデータが真理値表を含むことを特徴とする請求項1ないし8のいずれかに記載の方法。
- 複数のバウンダリスキャン対応回路端子の複数のバウンダリスキャンセルがセンサとして作動し、前記センサデータを分析する前記ステップが真理値表に基づくことを特徴とする請求項1ないし9のいずれかに記載の方法。
- ドライバおよびセンサとして作動していないバウンダリスキャン対応デバイスのバウンダリスキャンセルがディセーブル化されることを特徴とする請求項1ないし10のいずれかに記載の方法。
- ドライバおよびセンサとして作動していないバウンダリスキャン対応デバイスのバウンダリスキャンセルが、前記バウンダリスキャン対応デバイスのBYPASS命令を用いてディセーブル化されることを特徴とする請求項1ないし11のいずれかに記載の方法。
- プリント回路基板に搭載されバウンダリスキャン対応回路端子のバウンダリスキャンセルのバウンダリスキャンレジスタを備える、少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン対応回路端子間のプリント回路基板上の接続をテストする装置であって、
前記装置は電子処理ユニットを備え、
前記電子処理ユニットが、
前記少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン特性を読み出すステップであって、前記バウンダリスキャン特性が前記少なくとも一つのバウンダリスキャン対応デバイスのバウンダリスキャン対応回路端子のリストを少なくとも含む、ステップと、
前記少なくとも一つのバウンダリスキャン対応デバイスの前記バウンダリスキャン対応回路端子を含むリストを表示するステップと、
前記リストのうち少なくとも第1および第2のバウンダリスキャン対応回路端子の選択を受け取るステップと、
前記第1バウンダリスキャン対応回路端子のバウンダリスキャンセルをドライバとして作動させ、前記ドライバとして作動する前記バウンダリスキャンセルを含むバウンダリスキャンレジスタから供給されるデータを、前記第1のバウンダリスキャン対応回路端子において前記ドライバによって出力するステップと、
前記第2バウンダリスキャン対応回路端子のバウンダリスキャンセルを、前記第2バウンダリスキャン対応回路端子で受信されたデータを検出するセンサとして作動させ、前記センサとして作動する前記バウンダリスキャンセルを含むバウンダリスキャンレジスタ内に前記センサによって検出されたデータをラッチするステップと、
前記第1および前記第2バウンダリスキャン対応回路端子間の接続のために、前記バウンダリスキャンレジスタドライバおよびセンサのデータを分析するステップと、
前記ドライバエータおよびセンサデータの前記分析結果を提示するステップと、
を行うように構成されることを特徴とする装置。 - 前記電子処理ユニットに動作可能に接続される、グラフィカルユーザインタフェース装置、音声信号ユニットおよび視覚信号ユニットのうち少なくとも一つをさらに備える請求項13に記載の装置。
- 請求項1に記載の方法を実行するように構成されたコンピュータプログラムコードデータを格納するデータ格納装置を備えるコンピュータプログラム製品であって、前記プログラムコードが電子処理ユニットのメモリ内にロードされ前記電子処理ユニットによって実行されることを特徴とするコンピュータプログラム製品。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US25977209P | 2009-11-10 | 2009-11-10 | |
NL1037457 | 2009-11-10 | ||
US61/259,772 | 2009-11-10 | ||
NL1037457A NL1037457C2 (en) | 2009-11-10 | 2009-11-10 | A method of and an arrangement for testing connections on a printed circuit board. |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011102803A true JP2011102803A (ja) | 2011-05-26 |
JP5688270B2 JP5688270B2 (ja) | 2015-03-25 |
Family
ID=42227625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010250835A Active JP5688270B2 (ja) | 2009-11-10 | 2010-11-09 | プリント回路基板上の接続をテストする方法および装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8601333B2 (ja) |
EP (1) | EP2320241B1 (ja) |
JP (1) | JP5688270B2 (ja) |
CN (1) | CN102156255B (ja) |
HK (1) | HK1161355A1 (ja) |
NL (1) | NL1037457C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023500929A (ja) * | 2019-11-08 | 2023-01-11 | ジェーティーエージー テクノロジーズ ビー.ブイ. | プリント回路基板をデバッグするための方法、装置、およびコンピュータプログラム製品 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL2006759C2 (en) | 2011-05-10 | 2012-11-13 | Jtag Technologies Bv | A method of and an arrangement for automatically measuring electric connections of electronic circuit arrangements mounted on printed circuit boards. |
US9064074B2 (en) * | 2011-11-14 | 2015-06-23 | International Business Machines Corporation | Retrieving odd net topology in hierarchical circuit designs |
US9548438B2 (en) | 2014-03-31 | 2017-01-17 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Acoustic resonator comprising acoustic redistribution layers |
CN103941175A (zh) * | 2014-04-01 | 2014-07-23 | 无锡市同翔科技有限公司 | 一种边界扫描测试系统及方法 |
JP6496562B2 (ja) * | 2014-04-11 | 2019-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置、診断テスト方法及び診断テスト回路 |
CN104198921B (zh) * | 2014-09-24 | 2017-01-25 | 四川泰鹏测控仪表科技有限公司 | 一种印刷电路板的测试方法 |
CN107402346A (zh) * | 2016-05-20 | 2017-11-28 | 致伸科技股份有限公司 | 电路板测试系统 |
CN110389291B (zh) * | 2018-04-17 | 2020-11-20 | 大唐移动通信设备有限公司 | 一种集成电路印制板的测试装置及测试方法 |
US10866283B2 (en) * | 2018-11-29 | 2020-12-15 | Nxp B.V. | Test system with embedded tester |
CN111367727B (zh) * | 2018-12-25 | 2023-11-17 | 中兴通讯股份有限公司 | 连接器结构,时延差的计算方法及装置 |
US11293979B2 (en) * | 2019-10-22 | 2022-04-05 | Peter Shun Shen Wang | Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die |
US11929131B2 (en) | 2019-12-04 | 2024-03-12 | Proteantecs Ltd. | Memory device degradation monitoring |
JP7500994B2 (ja) * | 2020-02-27 | 2024-06-18 | セイコーエプソン株式会社 | 半導体装置 |
US11815551B1 (en) * | 2022-06-07 | 2023-11-14 | Proteantecs Ltd. | Die-to-die connectivity monitoring using a clocked receiver |
US12013800B1 (en) | 2023-02-08 | 2024-06-18 | Proteantecs Ltd. | Die-to-die and chip-to-chip connectivity monitoring |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0777562A (ja) * | 1993-09-09 | 1995-03-20 | Hitachi Ltd | ショート故障診断データ生成方法 |
JPH07159483A (ja) * | 1993-12-09 | 1995-06-23 | Toshiba Corp | 集積回路装置およびそのテスト方法 |
JPH10123222A (ja) * | 1996-10-18 | 1998-05-15 | Samsung Electron Co Ltd | テスト回路 |
JPH10311869A (ja) * | 1997-02-26 | 1998-11-24 | Hewlett Packard Co <Hp> | バウンダリースキャン検査装置 |
JP2001343432A (ja) * | 2000-06-05 | 2001-12-14 | Nec Wireless Networks Ltd | バウンダリスキャン回路およびその方法 |
JP2005214957A (ja) * | 2004-02-01 | 2005-08-11 | Ryuji Naito | バウンダリスキャン可視化方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5448166A (en) * | 1992-01-03 | 1995-09-05 | Hewlett-Packard Company | Powered testing of mixed conventional/boundary-scan logic |
US5471481A (en) * | 1992-05-18 | 1995-11-28 | Sony Corporation | Testing method for electronic apparatus |
GB9217728D0 (en) * | 1992-08-20 | 1992-09-30 | Texas Instruments Ltd | Method of testing interconnections between integrated circuits in a circuit |
US5497378A (en) * | 1993-11-02 | 1996-03-05 | International Business Machines Corporation | System and method for testing a circuit network having elements testable by different boundary scan standards |
US5448525A (en) * | 1994-03-10 | 1995-09-05 | Intel Corporation | Apparatus for configuring a subset of an integrated circuit having boundary scan circuitry connected in series and a method thereof |
WO1997024670A1 (fr) * | 1995-12-27 | 1997-07-10 | Koken Co., Ltd. | Dispositif de controle |
JP2001520780A (ja) * | 1998-02-02 | 2001-10-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 相互接続部テストユニットを有する回路及び第1電子回路と第2電子回路との間の相互接続部をテストする方法 |
US6389565B2 (en) * | 1998-05-29 | 2002-05-14 | Agilent Technologies, Inc. | Mechanism and display for boundary-scan debugging information |
US6634005B1 (en) * | 2000-05-01 | 2003-10-14 | Hewlett-Packard Development Company, L.P. | System and method for testing an interface between two digital integrated circuits |
US6988229B1 (en) * | 2002-02-11 | 2006-01-17 | Folea Jr Richard Victor | Method and apparatus for monitoring and controlling boundary scan enabled devices |
US7055113B2 (en) * | 2002-12-31 | 2006-05-30 | Lsi Logic Corporation | Simplified process to design integrated circuits |
WO2004070395A2 (en) * | 2003-02-10 | 2004-08-19 | Koninklijke Philips Electronics N.V. | Testing of integrated circuits |
CN101141316A (zh) * | 2007-02-14 | 2008-03-12 | 中兴通讯股份有限公司 | 网络化边界扫描测试控制系统及测试方法 |
-
2009
- 2009-11-10 NL NL1037457A patent/NL1037457C2/en not_active IP Right Cessation
-
2010
- 2010-11-08 US US12/941,837 patent/US8601333B2/en active Active
- 2010-11-09 JP JP2010250835A patent/JP5688270B2/ja active Active
- 2010-11-09 EP EP10190550A patent/EP2320241B1/en active Active
- 2010-11-10 CN CN201010550418.1A patent/CN102156255B/zh active Active
-
2012
- 2012-02-17 HK HK12101567.7A patent/HK1161355A1/xx unknown
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0777562A (ja) * | 1993-09-09 | 1995-03-20 | Hitachi Ltd | ショート故障診断データ生成方法 |
JPH07159483A (ja) * | 1993-12-09 | 1995-06-23 | Toshiba Corp | 集積回路装置およびそのテスト方法 |
JPH10123222A (ja) * | 1996-10-18 | 1998-05-15 | Samsung Electron Co Ltd | テスト回路 |
JPH10311869A (ja) * | 1997-02-26 | 1998-11-24 | Hewlett Packard Co <Hp> | バウンダリースキャン検査装置 |
JP2001343432A (ja) * | 2000-06-05 | 2001-12-14 | Nec Wireless Networks Ltd | バウンダリスキャン回路およびその方法 |
JP2005214957A (ja) * | 2004-02-01 | 2005-08-11 | Ryuji Naito | バウンダリスキャン可視化方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023500929A (ja) * | 2019-11-08 | 2023-01-11 | ジェーティーエージー テクノロジーズ ビー.ブイ. | プリント回路基板をデバッグするための方法、装置、およびコンピュータプログラム製品 |
Also Published As
Publication number | Publication date |
---|---|
EP2320241B1 (en) | 2013-01-09 |
US8601333B2 (en) | 2013-12-03 |
CN102156255A (zh) | 2011-08-17 |
EP2320241A1 (en) | 2011-05-11 |
NL1037457C2 (en) | 2011-05-12 |
US20110113298A1 (en) | 2011-05-12 |
CN102156255B (zh) | 2015-02-25 |
JP5688270B2 (ja) | 2015-03-25 |
HK1161355A1 (en) | 2012-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5688270B2 (ja) | プリント回路基板上の接続をテストする方法および装置 | |
US6070252A (en) | Method and apparatus for interactive built-in-self-testing with user-programmable test patterns | |
US6988232B2 (en) | Method and apparatus for optimized parallel testing and access of electronic circuits | |
US5682392A (en) | Method and apparatus for the automatic generation of boundary scan description language files | |
US8756467B2 (en) | Methods and apparatus for testing multiple-IC devices | |
EP2240790A1 (en) | Apparatus and method for isolating portions of a scan path of a system-on-chip | |
US6721923B2 (en) | System and method for generating integrated circuit boundary register description data | |
JP6297091B2 (ja) | 電子システムならびにシステム診断回路およびその動作方法 | |
US20020170000A1 (en) | Test and on-board programming station | |
US7607057B2 (en) | Test wrapper including integrated scan chain for testing embedded hard macro in an integrated circuit chip | |
US20220404412A1 (en) | Method, arrangement and computer program product for debugging a printed circuit board | |
NL2006759C2 (en) | A method of and an arrangement for automatically measuring electric connections of electronic circuit arrangements mounted on printed circuit boards. | |
EP3290934B1 (en) | Scan circuitry with iddq verification | |
JP2008508541A (ja) | 回路相互接続試験の構成とその手法 | |
Sil'yanov et al. | Diagnosability Provision for Fault Location in Process and Control Module | |
Semiconductor | Non-Contact Test Access for Surface Mount Technology IEEE | |
Al-Khalifa | A Test Procedure for Boundary Scan Circuitry in PLDs and FPGAs. | |
EP2113779A1 (en) | Testable integrated circuit and integrated circuit test method | |
AC167 | IEEE Standard 1149.1 (JTAG) in the 3200DX Family | |
Parker et al. | Boundary-Scan Testing |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130829 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140319 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140325 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150126 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5688270 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |