JP2011086948A - 半導体装置 - Google Patents

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Abstract

【課題】機械的強度が強く且つ安価な半導体装置を提供する。
【解決手段】フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した複数個のフレキシブル集積回路基板１９、２０と、複数個のフレキシブル集積回路基板が実装された支持基板２２と、を有する。フレキシブル集積回路基板は、接着層２４を用いて支持基板２２と接着された第１のフレキシブル集積回路基板２０と、支持基板２２上に配置された第２のフレキシブル集積回路基板１９と、を含む。第１のフレキシブル集積回路基板２０の制御回路２７と、第２のフレキシブル集積回路基板１９のメモリ回路２５とが、導電性樹脂２３を用いて電気的に接続されている。
【選択図】図５

Description

本発明は、支持基板上に複数の集積回路基板を実装する半導体装置に関する。特に、異なる機能を有する複数のフレキシブル集積回路基板を実装する半導体装置に関する。
近年、磁気カードに比べて大きな記憶容量を有するデバイスとして、メモリ回路又はマイクロプロセッサ回路を内蔵するＩＣカードの需要が高まっている。このＩＣカードは、通常、札入れ等に入れて携帯されることが多く、携帯時にカードに曲げの力が加わることが多い。しかしながら、従来のＩＣチップ、即ちシリコンウエハーから形成された半導体チップ自体にはフレキシブル性がなく、その上に比較的脆弱である。そのため、このＩＣチップは曲げなどの外力により破損してしまう虞がある。しかしながら、このＩＣチップがフレキシブル性を有していれば、破損を防止することができる。例えば特許文献１（特開平９−３１２３４９号公報）には、シリコンウエハーに形成した半導体ＩＣチップを、フレキシブル樹脂シートに転写する手法が開示されている。特許文献１によれば、シリコンウエハー上に形成した半導体膜上にフレキシブル樹脂シートを接合して、フレキシブル樹脂シートと半導体膜を一体化した後、フレキシブル樹脂シートを半導体膜とともに、シリコンウエハーから剥離することができると記載されている。
しかしながら、上述の特許文献１に開示されている技術には、以下に示すような問題点がある。シリコンウエハーから半導体ＩＣチップを剥離する工程、フレキシブル樹脂シートに転写する工程での歩留まりが低く、製造コストが高くなってしまう。シリコンウエハー上に形成した半導体ＩＣチップをフレキシブル樹脂シートに転写する際には、シリコンウエハーを裏面側から削って薄くする必要がある。シリコンウエハーを削る場合、溶液によるエッチング法は非常に困難であるため、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法等により機械的に削らなければならない。従って、このプロセスは１枚毎の枚葉処理になりプロセス時間が長くなってしまう。また、ＩＣチップは不透明で数μｍ程度の厚さがあるため、その応用範囲が限られてしまう。
これに対して、特許文献２（特開昭６２−１６０２９２号公報）には、プラスチック基板上にＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又はスパッタ法により直接シリコン膜を０．５〜１μｍ程度の膜厚で形成し、このシリコンを用いて薄膜集積回路を構成し、このＩＣ上にプラスチックシートをラミネートしてＩＣカードを作成する方法が開示されている。この技術によれば、ＩＣチップを剥離する工程を必要とせず、上述のような問題は発生しない。同様の技術が特許文献３（特開２００２−２１７４２１号公報）にも記載されている。プラスチック基板にＣＶＤ等の方法で形成した非晶質シリコン薄膜の結晶化には、例えば、特許文献４（特開昭５６−１１１２１３号公報）に記載されているレーザーアニールを使用することができる。また、特許文献５（特開平７−２０２１４７号公報）には、単結晶シリコン薄膜を用いた半導体集積回路の上下にアモルファス絶縁層を積層して、その厚さを１００μｍ以下と薄くすることで、フレキシブル性を持たせることができると記載されている。
また、特許文献６（特許第２９５３０２３号公報）及び特許文献７（特許第３０３３１２３号公報）には、液晶表示装置に関し、液晶を挟んで対向する一対のガラス基板の縁部に配列された電極端子部に、耐熱性ガラス上に形成されたポリシリコン薄膜トランジスタから構成される短冊状の表示駆動ガラス基板を張り合わせて接続する手法が開示されている。特許文献６及び特許文献７には、これにより、短冊ガラス状のポリシリコン薄膜トランジスタ駆動回路基板を、表示用ガラス基板の縁部に接続して取り付けるだけで表示駆動回路を備えた液晶表示装置を製造できるので、ＩＣチップからなる複数個の駆動回路素子を１つ１つ表示用ガラス基板に取り付けて表示駆動回路を構成する従来の液晶表示装置に比べてその製造が容易であると記載されている。
更に、特許文献８（特開２００１−２１５５２８号公報）には、液晶表示装置に関し、表示パネル内に周辺駆動素子が内蔵されており、表示パネルを構成するガラス基板に設けられたスルーホールに埋め込まれた金属を介して外部回路接続用フレキシブル基板と接続する技術が開示されている。
特開平９−３１２３４９号公報 特開昭６２−１６０２９２号公報 特開２００２−２１７４２１号公報 特開昭５６−１１１２１３号公報 特開平７−２０２１４７号公報 特許第２９５３０２３号公報 特許第３０３３１２３号公報 特開２００１−２１５５２８号公報
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献２に記載のＩＣカードの製造方法においては、ＩＣカード表面に直接集積回路を形成しなければならない。従って、ＩＣカードの用途毎に専用の回路設計とプロセスが必要となり、製造コストが高くなってしまう。また、特許文献５に記載の半導体装置においては、フレキシブル性が不十分であり、複数の集積回路基板を積層して高密度な半導体装置を製造する用途に適用することは困難である。更に、特許文献６及び特許文献に記載の液晶表示装置においては、短冊状の駆動回路基板は脆弱で実装するときに割れやすい。また、駆動回路基板は０．５乃至１．０ｍｍ程度の厚みを有し、複数の回路基板を積層して高密度に実装することが困難である。更に、ガラス基板は熱伝導率が小さく、駆動回路の自己発熱により回路特性が低下する虞がある。
本発明はかかる問題点に鑑みてなされたものであって、低コストで、様々な機能を有する複数の集積回路の混載が容易な半導体装置を提供することを目的とする。また、本発明の他の目的は、フレキシブル性を活用して、複数のフレキシブル集積回路基板を積層した高密度な半導体装置を提供することにある。更に、本発明の更に他の目的は、高い熱伝導率を有するフレキシブル基板を用いることで放熱特性に優れた半導体装置を提供することにある。
本発明に係る半導体装置は、フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した複数個のフレキシブル集積回路基板と、前記複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板と、前記支持基板上に配置された第２のフレキシブル集積回路基板と、を含み、
前記第１のフレキシブル集積回路基板の集積回路と、前記第２のフレキシブル集積回路基板の集積回路とが、導電性樹脂を用いて電気的に接続されていることを特徴とする。
本発明に係る他の半導体装置は、フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した１又は複数個のフレキシブル集積回路基板と、前記１又は複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板を含み、
前記支持基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路が形成され、
前記支持基板上に形成された集積回路と、前記第１のフレキシブル集積回路基板の集積回路とが導電性樹脂を用いて電気的に接続されていることを特徴とする。
本発明に係る他の半導体装置は、フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した複数個のフレキシブル集積回路基板と、前記複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板と、前記支持基板上に配置された第２のフレキシブル集積回路基板と、を含み、
前記第１のフレキシブル集積回路基板の集積回路と、前記第２のフレキシブル集積回路基板の集積回路とが、導電性樹脂を用いて電気的に接続され、
前記支持基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路が形成され、
前記支持基板上に形成された集積回路と、前記第１のフレキシブル集積回路基板の集積回路とが導電性樹脂を用いて電気的に接続されていることを特徴とする。
本発明によれば、フレキシブル基板の表面に集積回路を形成し、別の支持基板に複数のフレキシブル集積回路基板をシステム化して組み込むことにより、軽くて割れにくいシステム集積回路デバイスを安価に作成できる。また、様々な機能を有するＩＣを組み合わせることにより、メモリカード、ディスプレイなど様々な機能のモジュールを構成することができる。更に、モジュールの一段階手前のシステム化した集積回路部品としての活用も可能である。このように、本発明を用いることで、軽くて機械的強度が強いといった携帯性に優れた高付加価値携帯電子機器及びその部品を低コストで実現することができる。
本発明の第１の実施形態に係る半導体装置を示す平面図である。 本発明の第１の実施形態に係る半導体装置に使用するＣＭＯＳ回路の断面図である。 本発明の第１の実施形態に係る半導体装置に使用するＣＭＯＳ回路の製造方法をその工程順に示す断面図である。 本発明の第１の実施形態に係る半導体装置の第１の変形例を示す平面図である。 本発明の第１の実施形態に係る半導体装置の第２の変形例を示す平面図及び断面図である。 本発明の第２の実施形態に係る半導体装置を示す平面図である。 本発明の第２の実施形態に係る半導体装置の第１の変形例を示す平面図である。 本発明の第２の実施形態に係る半導体装置の第２の変形例を示す平面図及び断面図である。 本発明の第３の実施形態に係る半導体装置を示す平面図である。 本発明の第３の実施形態に係る半導体装置の第１の変形例を示す平面図である。 本発明の第３の実施形態に係る半導体装置の第２の変形例を示す平面図及び断面図である。 本発明の第３の実施形態に係る半導体装置の第３の変形例を示す断面図である。 本発明の第３の実施形態に係る半導体装置の第４の変形例を示す断面図である。 本発明の第３の実施形態に係る半導体装置の第５の変形例を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す平面図である。 本発明の第４の実施形態に係る半導体装置の第１の変形例を示す平面図である。 本発明の第４の実施形態に係る半導体装置の第２の変形例を示す平面図及び断面図である。 本発明の第５の実施形態に係る半導体装置を示す断面図である。 本発明の第５の実施形態に係る半導体装置の第１の変形例を示す断面図である。 本発明の第５の実施形態に係る半導体装置の第２の変形例を示す断面図である。 本発明の第６の実施形態に係る半導体装置を示す断面図である。 本発明の第６の実施形態に係る半導体装置の第１の変形例を示す断面図である。 本発明の第６の実施形態に係る半導体装置の第２の変形例を示す断面図である。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体装置を示す平面図である。図１に示すように、本実施形態の半導体装置においては、支持基板３が設けられており、この支持基板３の表面にフレキシブル集積回路基板１及び２が実装されている。支持基板３としては、例えば、プラスチック基板を使用する。フレキシブル集積回路基板１及び２の表面には、例えば、多結晶半導体ＴＦＴから形成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）による集積回路が形成されている。
図２はこのＣＭＯＳ回路の基本構造を示す断面図であり、図３はこのＴＦＴの製造方法をその工程順に示す断面図である。図２に示すように、本実施形態の半導体装置に使用するＴＦＴにおいては、フレキシブル基板５が設けられており、その表面にバリア膜４が形成されており、その上に２つの多結晶シリコン膜６が形成されている。フレキシブル基板５には、例えば、ポリイミドフィルム等の樹脂基板が使用される。バリア膜４は、水分及び有機物等の不純物が樹脂基板からＴＦＴへ拡散するのを抑制し、ＴＦＴの特性低下を防止するものであり、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル等の金属酸化膜が使用される。また、酸化膜の代わりに窒化ケイ素等の金属窒化物を使用してもよい。２つの多結晶シリコン膜６の一方にはｐ型化された領域が両端部に設けられており、他方にはｎ型化された領域１０が両端部に設けられている。これらの多結晶シリコン膜６及びバリア膜４を覆うようにゲート絶縁膜７が形成されており、その表面にゲート電極８が形成されている。更に、ゲート電極及びゲート絶縁膜を覆うように層間絶縁膜１１が形成されており、その表面に金属電極１２が形成されている。金属電極１２は、層間絶縁膜１１及びゲート絶縁膜７を貫通して、多結晶シリコン膜６に設けられたｐ型化された領域９及びｎ型化された領域２０に接続されている。
このＴＦＴの製造工程においては、図３（ａ）に示すように、フレキシブル基板５の表面に、例えばスパッタ法によりバリア膜４が形成されており、その表面に非晶質シリコン膜１３が形成する。この非晶質シリコン膜１３は、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又はスパッタ法により３０乃至２００ｎｍの膜厚で形成する。次に、図３（ｂ）に示すように、非晶質シリコン膜１３をレーザー照射１４によりアニールし、多結晶シリコン膜６に改質する。レーザーとしては、例えば、エキシマレーザー又は固体レーザー等を使用する。次に、図３（ｃ）に示すように、バリア膜４上の多結晶シリコン膜６をフォトリソグラフィー技術を使用してパターニングした後、バリア膜４及び２つの多結晶シリコン膜６を覆うようにゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば、ＣＶＤ法又はスパッタ法により１０乃至２００ｎｍの膜厚で形成される。なお、ゲート絶縁膜７を形成した後、多結晶シリコンとゲート絶縁膜７との界面に存在する固定電荷及び界面順位を低減するため、レーザー照射１４よりも低いエネルギー密度で全面にレーザーを照射してもよい。次に、図３（ｄ）に示すように、ゲート絶縁膜７の表面に、２つのゲート電極８を夫々、２つの多結晶シリコン膜６と相対する位置に形成する。更に、レジスト１５を、一方の多結晶シリコン膜６と相対する位置に、ゲート電極８及び層間絶縁膜７を覆うように形成し、層間絶縁膜７側の表面からのボロン注入によって、他方の多結晶シリコン膜６の両端部にｐ型化された領域９を形成する。ボロン注入には、例えば、イオンドーピング法を使用する。一方の多結晶シリコン膜６には、レジスト１５がマスクとなってボロンが注入されていない。また、ゲート電極８がマスクとなって、他方の多結晶シリコン膜６の中心部にはボロンが注入されていない。次に、図３（ｅ）に示すように、レジスト１５を、ｐ型化された領域９の設けられていない多結晶シリコン膜６と相対する位置に、ゲート電極８及び層間絶縁膜７を覆うように形成する。層間絶縁膜７側の表面からのリン注入によって、他方の多結晶シリコン膜６の両端部にｎ型化された領域１０を形成する。リン注入には、例えば、イオンドーピング法を使用する。一方の多結晶シリコン膜６には、レジスト１５がマスクとなってリンが注入されていない。また、ゲート電極８がマスクとなって、他方の多結晶シリコン膜６の中心部にはリンが注入されていない。次に、図３（ｆ）に示すように、層間絶縁膜１１及び金属電極１２を形成してＣＭＯＳ回路が完成する。なお、ＣＭＯＳ回路製造の全工程において、ＣＶＤ又はスパッタ等の成膜工程のプロセス温度は、プラスチック又は樹脂基板等の耐熱性を考慮して４５０℃以下であることが望ましい。
上述の如く構成された本第１実施形態に係る半導体装置においては、支持基板上にフレキシブル性を有する集積回路基板が実装されており、この半導体装置全体に曲げ等の外力が印加された場合に破損しにくい。ここでは、支持基板３上に２個のフレキシブル回路基板を実装しているが、本発明はこれに限定されず、１個でも複数個でもよい。また、フレキシブル集積回路基板に設けられた集積回路としては、例えば、データを格納しておくメモリ回路、外部の装置等に信号を出力してその動作を制御する制御回路、画素回路等を備え画像を表示する表示デバイス、受光素子等を備え光を検知するセンサーデバイス、デジタルカメラ等に使用されるＣＣＤ（Charge-Coupled Device：電荷結合素子）を使用する。また、本第１実施形態においては、フレキシブル基板表面に形成する集積回路に、レーザーアニールにより結晶化された多結晶薄膜半導体を使用する例を示したが、レーザーアニールにより結晶化された単結晶薄膜半導体を使用してもよいし、非晶質薄膜半導体を使用してもよい。
図４は、本第１実施形態に係る半導体装置の第１の変形例を示す平面図である。図４に示すように、支持基板３の表面に実装されたフレキシブル集積回路基板１及び２は電気接続部１８によって電気的に接続されて、システム集積回路装置を構成する。電気接続の方法としては、例えば、フレキシブル集積回路基板１及び２の端子部（図示せず）を重ね合わせ、導電性樹脂で接続する方法を使用する。
上述の如く構成された本第１実施形態に係る半導体装置の第１の変形例においては、図２に示すように、支持基板上に組み込まれたフレキシブル集積回路基板１及び２は相互に電気接続４を介して接続され、統合された１つのシステムとして機能することができる。本第１実施形態に係る半導体装置の第１の変形例におけるその他の効果は、前述の本第１実施形態に係る半導体装置と同様である。
図５（ａ）は、本第１実施形態に係る半導体装置の第２の変形例を示す平面図であり、図５（ｂ）は図５（ａ）に示すＡ−Ａ’線による断面図であり、図５（ｃ）は図５（ａ）に示すＢ−Ｂ’線による断面図である。図５（ａ）及び図５（ｂ）に示すように、プラスチックカード２２が設けられており、このプラスチックカード２２の表面にフレキシブルメモリ回路基板１９が実装されている。このフレキシブルメモリ回路基板１９においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面にメモリ回路２５が設けられている。フレキシブル基板２６としては、例えば、ポリイミドフィルムを使用する。フレキシブルメモリ回路基板１９は、フレキシブル基板５側がプラスチックカード２２に接するように実装されている。また、プラスチックカード２２の表面に接着層２４が設けられており、その上にフレキシブル制御回路基板２０が実装されている。このフレキシブル制御回路基板２０においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面に制御回路２７が設けられている。フレキシブル制御回路基板２０は、制御回路５側が接着層２４に接するように実装されている。更に、フレキシブルメモリ回路基板１９とフレキシブル制御回路基板２０は、夫々の端子部（図示せず）が重なるように実装されており、メモリ回路２５と制御回路２７は導電性樹脂２３により接続されている。メモリ回路２５と制御回路２７には夫々、接続端子部（図示せず）及び金属バンプ（図示せず）が設けられており、導電性樹脂を挟んで圧着することで電気的な接続を実現できる。また、図５（ａ）及び図５（ｃ）に示すように、プラスチックカード２２の表面に電気接続部１８が設けられており、更に、フレキシブル制御回路基板２０及びフレキシブル電源基板２１が実装されている。このフレキシブル電源回路基板２１においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面に電源回路６０が設けられている。フレキシブル制御回路基板２０は制御回路２７側がプラスチックカード２２に接するように実装されており、フレキシブル電源基板２１は電源回路６０側がプラスチックカード２２に接するように実装されている。これらの制御回路及び電源回路６０は、夫々の端部が電気接続部１８に重なるように実装されている。
上述の如く構成された本第１実施形態に係る半導体装置の第２の変形例においては、図５（ａ）、（ｂ）及び（ｃ）に示すように、フレキシブルメモリ回路基板１９とフレキシブル制御回路基板２０を部分的に重なるように、プラスチックカード２２上に実装することができる。このように、可撓性を有する集積回路基板を使用することで、高密度で多機能の半導体装置を高い信頼性で実現することができる。このような構成の半導体装置としては、ＩＣカード又はＩＣタグなどが考えられる。ＩＣカードは、例えば、クレジットカード等がある。ＩＣタグは、例えば、商品の価格等を記録し、商品に貼り付けて無線電波で読み出しを行う小さなタグ（値札）である。これらの半導体装置は携帯されて運ばれることが多く、曲げ等の外力が印加されやすいが、フレキシブル回路基板が使用されており、破損しにくい。
このように、本第１実施形態によれば、支持基板３に複数のフレキシブル集積回路基板をシステム化して組み込むことにより、軽くて割れにくいシステム集積回路デバイスを安価に作成できる。また、様々な機能を有するＩＣを組み合わせることにより、メモリカード、ディスプレイなど様々な機能のモジュールを構成することができる。
なお、本第１実施形態においては、電気接続部１８として導電性樹脂を使用したが、夫々の端子部を金属配線で接続してもよい。また、フレキシブル集積回路を構成するＣＭＯＳ−ＴＦＴに使用する半導体薄膜として、レーザーアニールにより結晶化された多結晶半導体薄膜を使用したが、非晶質半導体薄膜又はレーザーアニールにより結晶化された単結晶半導体薄膜を使用してもよい。更に、フレキシブル基板２６として、ポリイミドフィルムを使用したが、ＰＥＴ（Poly-Ethylene Terephthalate：ポリエチレンテレフタレート）フィルム等の他の合成樹脂フィルム、金属フィルム又はこれらの積層体を使用してもよいし松脂等を成型した天然樹脂フィルムを使用してもよい。更にまた、支持基板３としてはプラスチック基板を使用したが、ガラス基板、シリコン基板、金属基板、合成樹脂基板、天然樹脂基板及びこれらの積層体を使用してもよい。
次に、本発明の第２の実施形態について説明する。図６は本第２実施形態に係る半導体装置を示す平面図である。前述の第１実施形態の第１変形例においては、図２に示すように、支持基板３には集積回路は設けられていない。これに対して、本第２実施形態においては、図６に示すように、支持基板３上に予め支持基板に直接作り込まれた集積回路２８が設けられている。支持基板３として、例えば、シリコンウエハーのような耐熱性の高い材料を使用される。図６に示す本第２実施形態における上記以外の構成は前述の図２に示す第１の実施形態と同様である。
上述の如く構成された本第２実施形態に係る半導体装置においては、支持基板３として、例えば、シリコンウエハーのような耐熱性の高い材料を使用することにより、支持基板３表面に非常に高性能の薄膜半導体を形成できる。従って、例えば、マイクロプロセッサのような非常に高性能のトランジスタ特性を必要とする回路をシリコンウエハー上に形成し、そこにフレキシブル集積回路基板を組み込んだ多機能半導体装置を製造することができる。また、支持基板として、例えば、プラスチック基板を使用する場合、非晶質半導体薄膜、レーザーアニールにより結晶化された多結晶又は単結晶半導体薄膜を使用する。本第２実施形態における上記以外の効果は、前述の図２に示す第１実施形態の第１変形例と同様である。
図７は本第２実施形態に係る半導体装置の第１の変形例を示す平面図である。前述の本第２実施形態においては、図６に示すように、フレキシブル集積回路１及び２は、支持基板に直接作り込まれた集積回路２８と電気的に接続されていない。これに対して、本第２実施形態の第１変形例においては、図７に示すように、フレキシブル集積回路１及び２は夫々、支持基板３表面に設けられた電気接続部１８を介して、支持基板に直接作り込まれた集積回路２８に接続されている。
上述の如く構成された本第２実施形態に係る半導体装置の第１変形例は、フレキシブル集積回路基板１及び２を夫々、支持基板に直接作り込まれた集積回路２８と電気的に接続することで、統合された１つのシステムとして機能することができる。本第２実施形態の第１変形例における上記以外の効果は、前述の図６に示す第２実施形態と同様である。
図８（ａ）は、本第２実施形態に係る半導体装置の第２の変形例を示す平面図であり、図８（ｂ）は図８（ａ）に示すＣ−Ｃ’線による断面図であり、図８（ｃ）は図８（ａ）に示すＤ−Ｄ’線による断面図である。図８（ａ）及び図８（ｂ）に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０が形成されている。この画素回路は、例えば、液晶表示パネル等のディスプレイモジュールに使用する。画素回路３０には、画素電極（図示せず）がマトリックス状に配置されており、走査パルスを画素電極に伝達する複数の走査線と映像信号を画素電極に伝達する複数のデータ線が互いに直交するように形成されている。このガラス基板２９の表面に接着層２４が設けられており、その上に走査パルスを走査線に出力するフレキシブル走査線駆動回路基板３１が実装されている。このフレキシブル走査線駆動回路基板３１においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面に走査線駆動回路３３が設けられている。フレキシブル基板２６としては、例えば、ポリイミドフィルムを使用する。フレキシブル走査線駆動回路基板３１は、走査線駆動回路３３側が接着層２４に接するように実装されている。また、フレキシブル走査線駆動回路基板３１と画素回路３０は、夫々の端子部（図示せず）が重なるように実装されており、走査線駆動回路３３と画素回路３０は導電性樹脂２３により接続されている。走査線駆動回路３３の端子部のピッチは、画素回路３０の縁部に形成された端子部のピッチと相対するように設けられている。また、走査線駆動回路３３の端子部には金属バンプ（図示せず）がめっき法等により形成されており、異方性導電フィルムなどの導電性樹脂９を介して、圧着法により画素回路３０の端子部と電気的に接続される。また、図８（ａ）及び図８（ｃ）に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０が形成されている。このガラス基板２９の表面に接着層２４が設けられており、その上に映像信号をデータ線に出力するフレキシブルデータ線駆動回路基板３２が実装されている。このフレキシブルデータ線駆動回路基板３２においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面にデータ線駆動回路３４が設けられている。フレキシブルデータ線駆動回路基板３２は、データ線駆動回路３４側が接着層２４に接するように実装されている。また、フレキシブルデータ線駆動回路基板３２と画素回路３０は、夫々の端子部（図示せず）が重なるように実装されており、データ線駆動回路３４と画素回路３０は導電性樹脂２３により接続されている。データ線駆動回路３４の端子部のピッチは、画素回路３０の縁部に形成された端子部のピッチと相対するように設けられている。また、データ線駆動回路３４の端子部には金属バンプ（図示せず）がめっき法等により形成されており、異方性導電フィルムなどの導電性樹脂２３を介して、圧着法により画素回路３０の端子部と電気的に接続されている。
上述の如く構成された本第２実施形態に係る半導体装置の第２変形例においては、図８（ａ）、（ｂ）及び（ｃ）に示すように、走査線駆動回路基板及びフレキシブルデータ線駆動回路基板として可撓性を有するものを使用して、特に長尺になった場合でも、圧着実装時に割れることもなく、歩留まり良くディスプレイモジュールを製造できる。なお、フレキシブル基板上に構成される駆動回路には、デジタル・アナログ変換回路やメモリ回路などの機能が含まれていてもよい。
図８（ｄ）は、本実施形態の第３の変形例を示す平面図である。図８（ｄ）に示すように、プラスチックカード２２が設けられており、このプラスチックカード２２の表面には予め外部装置と信号の送受信を行うアンテナ回路３５が形成されている。このプラスチックカード２２の表面に、アンテナ回路３５と端部が重なるようにフレキシブルメモリ回基板１９が実装されている。フレキシブルメモリ回基板１９には、例えば、銀行の口座番号などの情報が格納されている。また、プラスチックカード２２の表面に、アンテナ回路３５及びフレキシブルメモリ回基板１９と端部が重なるようにフレキシブル制御回路基板２０が実装されている。フレキシブル制御回路基板２０は、例えば、銀行の口座番号を暗号化する演算を行う。更に、プラスチックカード２２の表面に、フレキシブル制御回路基板２０と端部が重なるようにフレキシブル電源回路基板２１が実装されている。フレキシブル電源回路基板２１はフレキシブル制御回路基板２０に制御回路を駆動する電力を供給する。このように構成された半導体装置は、例えば、クレジットカードとして使用する。
上述の如く構成された本第２実施形態に係る半導体装置の第３変形例は、図８（ｄ）に示すように、メモリ回路基板、制御回路基板及び電源回路基板として、夫々可撓性を有するフレキシブルメモリ回路基板１９、フレキシブル制御回路基板２０及びフレキシブル電源回路基板２１を使用しており、半導体装置全体に外力が印加された場合に破損しにくいという効果を奏する。例えば、クレジットカードとして使用する場合、携帯中に曲げ等の外力が印加されても破損しにくい。なお、これらの基本構成にデータの暗号化処理等を行うマイクロプロセッサ回路等を付加してもよい。また、支持基板上に複数の集積回路を予め設けてもよい。
次に、本発明の第３の実施形態について説明する。図９は本第３実施形態に係る半導体装置を示す平面図である。図９に示すように、本実施形態の半導体装置においては、支持基板３が設けられており、この支持基板３の表面に予め支持基板に直接作り込まれた集積回路２８が設けられている。支持基板３上にフレキシブル集積回路基板１が、その一部が支持基板３表面からはみ出すように実装されている。
上述の如く構成された本第３実施形態に係る半導体装置においては、図９に示すように、支持基板３上に実装されるフレキシブル集積回路基板１が可撓性を有するため、フレキシブル集積回路基板１が支持基板３表面からはみ出るように実装されても信頼性の高い半導体装置を実現することができる。
図１０は本第３実施形態に係る半導体装置の第１の変形例を示す平面図である。本実施形態の第１の変形例においては、図１０に示すように、図９の半導体装置におけるフレキシブル集積回路基板１の上に、更にフレキシブル集積回路基板２が実装されている。
上述の如く構成された本第３実施形態に係る半導体装置の第１変形例においては、図９に示した本第３実施形態の半導体装置に更に集積回路基板を実装する場合に、支持基板３の面積を広げることなくフレキシブル集積回路基板１上にフレキシブル回路基板２を実装することができる。このように、可撓性を有するフレキシブル集積回路基板を使用することで半導体装置の実装形態の自由度が大きくなる。
図１１（ａ）は、本第３実施形態に係る半導体装置の第２の変形例を示す平面図であり、図１１（ｂ）は図１１（ａ）に示すＥ−Ｅ’線による断面図である。図１１（ａ）及び（ｂ）に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０が形成されている。この画素回路は、例えば、液晶表示パネル等のディスプレイモジュールに使用する。画素回路３０には、画素電極（図示せず）がマトリックス状に配置されており、映像信号を画素電極に伝達する複数のデータ線が形成されている。ガラス基板２９表面の端部に接着層２４が設けられており、その上にフレキシブルメモリ回路基板３６が、その一部がガラス基板２９表面からはみ出すように実装されている。ここで、フレキシブルメモリ回路基板３６と画素回路３０は重なっていない。このフレキシブルメモリ回路基板３６においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面にメモリ回路３７が設けられている。フレキシブルメモリ回路基板３６は、フレキシブル基板２６側が接着層２４に接するように実装されている。また、ガラス基板２９の表面において、画素回路３０とフレキシブルメモリ回路基板３６の間の領域に接着層２４が設けられており、その上にフレキシブルデータ線駆動回路基板３２が実装されている。このフレキシブルデータ線駆動回路基板３２においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面にデータ線駆動回路３４が設けられている。フレキシブルデータ線駆動回路基板３２は、データ線駆動回路３４側が接着層２４に接するように実装されている。フレキシブルデータ線駆動回路基板３２と画素回路３０は、夫々の端子部（図示せず）が重なるように実装されており、データ線駆動回路３４と画素回路３０は導電性樹脂２３により接続されている。データ線駆動回路３４の端子部のピッチは、画素回路３０の縁部に形成された端子部のピッチと相対するように設けられている。また、データ線駆動回路３４の端子部には金属バンプ（図示せず）が形成されており、導電性樹脂２３を介して画素回路３０の端子部と電気的に接続されている。また、フレキシブルデータ線駆動回路基板３２とフレキシブルメモリ回路基板３６は、夫々の端子部（図示せず）が重なるように実装されており、データ線駆動回路３４とメモリ回路３７は導電性樹脂２３により接続されている。データ線駆動回路３４の端子部のピッチは、メモリ回路３７の縁部に形成された端子部のピッチと相対するように設けられている。また、データ線駆動回路３４の端子部には金属バンプ（図示せず）が形成されており、導電性樹脂２３を介してメモリ回路３７の端子部と電気的に接続されている。
上述の如く構成された本第３実施形態に係る半導体装置の第２変形例においては、図１１（ａ）及び（ｂ）に示すように、フレキシブルメモリ回路基板３６及びフレキシブルデータ線駆動回路基板３２が可撓性を有するため、本第３実施形態の第２変形例のような実装形態をとることができる。特に、集積回路基板全体を支持基板に組み込む必要はなく、実装スペースの制約が少ない。このように、高密度実装を信頼性高く実現することができ、ディスプレイモジュールをコンパクトに構成することができる。なお、本実施形態ではディスプレイモジュールの例を示したが、本発明はこれに限定されず、様々な機能を有するフレキシブル集積回路基板を任意に積層接続し、これらの積層フレキシブル集積回路基板を、支持基板の任意の場所に歩留まり良く実装できる。
図１２は、本第３実施形態に係る半導体装置の第３の変形例を示す断面図である。図１２に示すように、図１１（ｂ）の半導体装置のフレキシブルメモリ回路基板３６に、更にフレキシブル配線基板６１が接続されている。このフレキシブル配線基板６１においては、フレキシブル基板２６が設けられており、このフレキシブル基板２６の表面に銅配線３８が設けられている。フレキシブルメモリ回路基板３６とフレキシブル配線基板６１は、夫々の端子部（図示せず）が重なるように実装されており、メモリ回路３７と銅配線３８は導電性樹脂２３により接続されている。
上述の如く構成された本第３実施形態に係る半導体装置の第３変形例においては、フレキシブルメモリ回路基板３６及びフレキシブル配線基板６１が可撓性を有するため、ガラス基板２９表面からはみ出した部分でフレキシブルメモリ回路基板３６及びフレキシブル配線基板６１を相互に接続することができる。このため、ガラス基板２９表面に、フレキシブルメモリ回路基板３６及びフレキシブル配線基板６１を接続するための端子部、及び、それらを結ぶ配線を設ける必要がない。このように、高密度実装を信頼性高く実現することができ、ディスプレイモジュールをコンパクトに構成することができる。第３実施形態の第３変形例における上記以外の効果は、前述の図１１（ｂ）に示す第３実施形態の第２変形例と同様である。
図１３は、本第３実施形態に係る半導体装置の第４の変形例を示す断面図である。図１３に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０が設けられている。ガラス基板２９には端部に接着層２４が設けられており、その上に、フレキシブル基板２６の表面に銅配線３８が設けられているフレキシブル配線基板６１が、フレキシブル基板２６側の端部を接するように実装されている。また、フレキシブル基板２６の表面にデータ線駆動回路３４を設けてあるフレキシブルデータ線駆動回路基板３２と、フレキシブル基板２６の表面にメモリ回路３７を設けてあるフレキシブルメモリ回路基板３６が積層されている。フレキシブルデータ線駆動回路基板３２のデータ線駆動回路３４側と、フレキシブルメモリ回路基板３６のフレキシブル基板２６側が接するように接着され積層されている。この接着には、例えば、熱硬化型又は光硬化型の接着剤を使用する。この積層体は接着層２４を介して、メモリ回路３７が接着層２４に接するようにガラス基板２９に実装されている。画素回路３０とデータ線駆動回路３４、画素回路３０とメモリ回路３７、及び、データ線駆動回路３４と銅配線３８は、夫々導電性樹脂２３により接続されている。
上述の如く構成された本第３実施形態に係る半導体装置の第４変形例においては、フレキシブルデータ線駆動回路基板３２及びフレキシブル配線基板６１を相互に接続されている。この点において、第３実施形態の第４変形例はこの点で本第３実施形態の第３変形例と異なっているが、それ以外の構成、機能は同一である。このように、様々な実装形態で同様の機能を有する半導体装置を実現でき、実装構造の自由度が高い。それ以外の効果は第３実施形態の第３変形例と同様である。
図１４は、本第３実施形態に係る半導体装置の第５の変形例を示す断面図である。図１４に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０が設けられている。また、フレキシブル基板２６の表面にデータ線駆動回路３４を設けてあるフレキシブルデータ線駆動回路基板３２と、フレキシブル基板２６の表面にメモリ回路３７を設けてあるフレキシブルメモリ回路基板３６が積層されている。フレキシブルデータ線駆動回路基板３２のデータ線駆動回路３４側と、フレキシブルメモリ回路基板３６のメモリ回路３７側の相対する端子部（図示せず）が導電性接着剤２３で接続され積層されている。この積層体は、フレキシブルメモリ回路基板３６のフレキシブル基板２６側がガラス基板２９の表面に接するようにガラス基板２９に実装されている。画素回路３０とデータ線駆動回路３４は導電性樹脂２３により接続されている。また、フレキシブル基板２６の表面に銅配線３８が設けられているフレキシブル配線基板６１が、銅配線３８とデータ線駆動回路を導電性樹脂２３で接続され、フレキシブルデータ線駆動回路基板に接続されている。
上述の如く構成された本第３実施形態に係る半導体装置の第５変形例においては、フレキシブルメモリ回路基板３６とフレキシブルデータ線駆動回路基板３２が導電性樹脂２３で電気的に接続されている。この点で、第３実施形態の第５変形例は本第３実施形態の第３変形例と異なっているが、それ以外の構成、機能は同一である。このように、様々な実装形態で同様の機能を有する半導体装置を実現でき、実装構造の自由度が高い。それ以外の効果は第３実施形態の第３変形例と同様である。
次に、本発明の第４の実施形態について説明する。図１５は本実施形態に係る半導体装置を示す平面図である。図１５に示すように、本実施形態の半導体装置においては、支持基板３９が設けられており、この支持基板３９の表面に予め支持基板に直接作り込まれた集積回路４６及び４７が設けられている。集積回路４６及び４７は電気接続部１８で接続されている。また、支持基板４０が設けられており、この表面にフレキシブル集積回路基板４２及び４３が実装されている。フレキシブル集積回路基板４３はフレキシブル集積回路基板４２に一部が重なるように実装されている。更に、支持基板４１が設けられており、この表面にフレキシブル集積回路基板４４及び４５が実装されている。フレキシブル集積回路基板４５はフレキシブル集積回路基板４４に一部が重なるように実装されている。支持基板３９の表面に、これらの支持基板４０及び４１が実装されている。支持基板３９に設けられている支持基板に直接作り込まれた集積回路４６は、支持基板４０に実装されているフレキシブル集積回路基板４３と、電気接続部１８で接続されている。また、支持基板３９に設けられている支持基板に直接作り込まれた集積回路４７は、支持基板４１に実装されているフレキシブル集積回路基板４５と、電気接続部１８で接続されている。
上述の如く構成された本第４実施形態に係る半導体装置においては、図１５に示すように、支持基板４０上に実装されたフレキシブル集積回路基板４２及び４３、支持基板４１上に実装されたフレキシブル集積回路基板４４及び４５、支持基板に作り込まれた集積回路４７及び４８を統合された１つのシステムとして機能することができ、より付加価値の高い高機能半導体装置を実現できる。本第４実施形態における上記以外の効果は、前述の図６に示す第２実施形態と同様である。
図１６は、本第４実施形態に係る半導体装置の第１の変形例を示す平面図である。本実施形態の第１の変形例においては、図１６に示すように、図１５の半導体装置における支持基板３９に設けられている支持基板に直接作り込まれた集積回路４６の面積を大きくした場合、支持基板３９上に、フレキシブル回路基板４２及び４３を実装している支持基板４０が、その一部が支持基板３９表面からはみ出すように実装されている。
上述の如く構成された本第４実施形態に係る半導体装置においては、図１６に示すように、支持基板４０を、別の支持基板３９からはみ出るように実装することもでき、更に、実装の自由度が広がる。本第４実施形態の第１変形例における上記以外の効果は、前述の図１５に示す第４実施形態と同様である。
図１７（ａ）は、本第４実施形態に係る半導体装置の第２の変形例を示す平面図であり、図１７（ｂ）は図１７（ａ）に示すＦ−Ｆ’線による断面図である。図１７（ａ）及び（ｂ）に示すように、ガラス基板２９が設けられており、このガラス基板２９の表面には予め画素回路３０、走査線駆動回路３３及びデータ線駆動回路３４が形成されている。走査線駆動回路３３は画素回路３０の一辺に沿って設けられている。データ線駆動回路３４は、走査線駆動回路３３の設けられている辺と隣接する一辺に沿って設けられている。また、ガラス基板２９の表面において、データ線駆動回路３４に沿って接着層２４が設けられており、その上にフレキシブル制御回路基板６２が実装されている。このフレキシブル制御回路基板６２においては、フレキシブル基板２６が設けられており、その表面に制御回路５０が設けられている。フレキシブル制御回路基板６２は、フレキシブル基板２６側が接着層２４に接するように実装されている。また、樹脂基板４８上にフレキシブルメモリ回路基板６３が実装されている。このフレキシブルメモリ回路基板においては、フレキシブル基板２６が設けられており、その表面にメモリ回路４９が設けられている。フレキシブルメモリ回路基板６３は、フレキシブル基板２６側が樹脂基板４８に接するように実装されている。フレキシブルメモリ回路基板６３が実装された樹脂基板４８は、ガラス基板２９実装されたフレキシブル制御回路基板６２に対向するように実装される。メモリ回路４９と制御回路５０の相対する端子部（図示せず）が導電性接着剤２３で接続されている。また、メモリ回路４９とデータ線駆動回路３４の相対する端子部（図示せず）が導電性接着剤２３で接続されている。
上述の如く構成された本第４実施形態に係る半導体装置の第２変形例においては、図１１（ａ）及び（ｂ）に示したものと同様の機能を有するディスプレイモジュールを、樹脂基板４８に実装したフレキシブルメモリ回路基板を更に画素回路の予め設けられたガラス基板２９に実装することで実現でき、実装の自由度が大きい。本第４実施形態の第２変形例における上記以外の効果は、前述の図１５に示す第４実施形態と同様である。
次に、本発明の第５の実施形態について説明する。図１８は本第５実施形態に係る半導体装置を示す断面図である。図１８に示すように、本実施形態の半導体装置においては、支持基板３が設けられており、この支持基板３の表面に予め支持基板に直接作り込まれた集積回路２８が設けられている。また、支持基板３の表面には接着層２４が設けられており、その上にフレキシブル集積回路基板６４が実装されている。このフレキシブル集積回路基板６４においては、フレキシブル基板２６が設けられており、その表面に集積回路５１が設けられている。フレキシブル集積回路基板６４は、集積回路５１側が接着層２４に接するように実装されている。支持基板に直接作り込まれた集積回路２８と集積回路５１の相対する端子部（図示せず）が導電性接着剤２３で接続されている。また、フレキシブル集積回路基板のフレキシブル基板２６側には、回路駆動により発生した熱を逃がすための高熱伝導フィルム５２が設けられている。高熱伝導フィルム５２としては、例えば、銅箔等の金属フィルムを使用する。
上述の如く構成された本第５実施形態に係る半導体装置においては、図１８に示すように、フレキシブル集積回路基板６４の裏面に、ガラス基板の熱伝導率１Ｗ／ｍ・Ｋよりも高い熱伝導率を有する高熱伝導率フィルム５２を貼り付けることにより、集積回路５１の放熱特性が著しく向上する。本第５実施形態における上記以外の効果は、前述の図５（ａ）乃至（ｃ）に示す第１実施形態の第２の変形例と同様である。なお、本第５実施形態においては、支持基板として高熱伝導率フィルムを用いてもよい。高熱伝導率フィルム５２としては、例えば、銅箔、金箔、アルミニウム箔等の金属フィルムが使用できる。また、ＰＥＴフィルム等に金属又はアルミナ等を分散させた高熱伝導率樹脂フィルムを用いてもよい。
図１９は、本第５実施形態に係る半導体装置の第１の変形例を示す断面図である。図１９に示すように、本実施形態に係る半導体装置に使用しているフレキシブル集積回路基板として、高熱伝導フィルム５２上に直接集積回路５１を設けているフレキシブル集積回路基板６５を使用している。
上述の如く構成された本第５実施形態に係る半導体装置の第１変形例においては、図１９に示すように可撓性を有する高熱伝導率フィルム５２上に直接集積回路５１を形成することにより、集積回路５１の放熱特性が著しく向上する。本第５実施形態の第１変形例における上記以外の効果は、前述の図１８に示す第５実施形態と同様である。
図２０は、本第５実施形態に係る半導体装置の第２の変形例を示す断面図である。図２０に示すように、支持基板３の、支持基板に直接作り込まれた集積回路２８と相対する裏面に高熱伝導フィルムを設けている。
上述の如く構成された本第５実施形態に係る半導体装置の第２変形例においては、図２０に示すように、支持基板３の裏面に高熱伝導率フィルム５２を貼り付けて、半導体装置の放熱特性を改善することができる。本第５実施形態の第２変形例における上記以外の効果は、前述の図１８に示す第５実施形態と同様である。
次に、本発明の第６の実施形態について説明する。図２１は本実施形態に係る半導体装置を示す断面図である。図２１に示すように、本実施形態の半導体装置においては、支持基板３９が設けられており、この支持基板３９の表面に予め支持基板に直接作り込まれた集積回路２８が設けられている。支持基板３９の裏面には、高熱伝導率フィルム５２が設けられている。また、支持基板４０が設けられており、その表面に予め支持基板に直接作り込まれた集積回路５５が設けられている。支持基板４０の裏面には、高熱伝導率フィルム５２が設けられている。支持基板４０には、貫通孔５７が設けられており、貫通孔内の電気配線５７が設けられている。支持基板に直接作り込まれた集積回路２８上に、フレキシブル集積回路基板６７及び支持基板４０が実装されている。支持基板４０は、その一部が支持基板に直接作り込まれた集積回路２８表面からはみ出すように実装されている。支持基板に直接作り込まれた集積回路２８と支持基板に直接作り込まれた集積回路５５は貫通孔内の電気配線５７により接続されている。フレキシブル集積回路基板６７においては、フレキシブル基板２６が設けられており、その表面に集積回路５４が設けられている。また、フレキシブル基板２６には、貫通孔５７が設けられており、貫通孔内の電気配線５７が設けられている。集積回路５４と支持基板に直接作り込まれた集積回路２８は貫通孔内の電気配線５７により接続されている。更に、フレキシブル集積回路基板６７上に、フレキシブル集積回路基板６６が実装されている。このフレキシブル集積回路基板６６においては、フレキシブル基板２６が設けられており、その表面に集積回路５３が設けられている。また、フレキシブル基板２６には、貫通孔５７が設けられており、貫通孔内の電気配線５７が設けられている。集積回路５３と集積回路５４は貫通孔内の電気配線５７により接続されている。
上述の如く構成された本第６実施形態に係る半導体装置においては、図２１に示すように、積層されている集積回路を貫通孔内の電気配線で接続することにより、実装構造の自由度を大きくすることができる。本第６実施形態における上記以外の効果は、前述の図２０に示す第５実施形態の第２変形例と同様である。
図２２は、本第６実施形態に係る半導体装置の第１の変形例を示す断面図である。図２２に示すように、本実施形態の半導体装置の第１の変形例においては、支持基板３９が設けられており、その表面にフレキシブル集積回路基板６９が回路面を上にして実装されている。このフレキシブル集積回路基板においてはフレキシブル基板２６が設けられており、その表面に集積回路６８が設けられている。また、支持基板３９表面には、フレキシブル集積回路基板６６及び６７が、夫々接着層２４を介して実装されている。フレキシブル集積回路基板６６は回路面を上にして実装されており、フレキシブル基板２６には貫通孔５７が設けられており、貫通孔内の電気配線５７が設けられている。集積回路６８と集積回路５３は貫通孔内の電気配線５７により接続されている。フレキシブル集積回路基板６７は回路面を下にして実装されている。集積回路６８と集積回路５４は導電性樹脂２３を介して接続されている。
上述の如く構成された本第６実施形態に係る半導体装置の第１変形例においては、図２２に示すように、積層された集積回路を電気的に接続する方法として、貫通孔内の電気配線による方法と、回路面を対向させて導電性樹脂により接続する方法が併用して、実装構造の自由度を大きくすることができる。本第６実施形態における上記以外の効果は、前述の図２０に示す第５実施形態の第２変形例と同様である。
図２３は、本第６実施形態に係る半導体装置の第２の変形例を示す断面図である。図２３に示すように、本実施形態の半導体装置の第２の変形例においては、図２１に示した本実施形態に係る半導体装置の支持基板３９及び支持基板４０に、固定用部品５９を通す貫通孔５６が夫々設けられており、固定用部品５９によって筐体５８に固定されている。
上述の如く構成された本第６実施形態に係る半導体装置の第２の変形例においては、図２３に示すように、貫通孔に固定用部品を挿入し、例えば、金属又はプラスチック等の筐体に固定できる。本第６実施形態における上記以外の効果は、前述の図２２に示す第６実施形態の第１変形例と同様である。
以上述べてきたように、フレキシブル集積回路基板、支持基板又は高熱伝導率フィルム等を任意に積層することにより、放熱特性に優れた高性能なデバイスを実現することができる。フレキシブル集積回路デバイスの構成は、上述のＩＣカードやディスプレイモジュールなどに限られるわけではなく、様々な機能を有するフレキシブル集積回路基板を任意に配置、積層することで実現できる。また、いずれの配置、積層に関しても、下層基板に対して回路面を上側にして組み込み又は積層してその後電気的接続を取っても良いし、下層基板に対して回路面を下側にして、予め下層基板に形成された配線で電気的接続を取ってもよい。また、必ずしも全てがフレキシブル集積回路基板である必要はなく、単結晶シリコン並みの高い性能が要求される集積回路基板は従来のシリコンウエハーから製造されるＩＣチップでもよく、シリコンウエハーＩＣチップ基板とフレキシブル集積回路基板の混載配置、混載積層という形態も可能である。電源回路基板は、太陽電池などのシート電池を多結晶シリコン薄膜デバイスを用いて形成することで実現できる。
本発明の半導体装置では、フレキシブル集積回路基板を支持基板に装着後、プラスチック等のフレキシブルな保護シート等で全面をカバーすることが望ましい場合もある。また支持基板やフレキシブル基板としては、プラスチック基板、樹脂基板、非常に薄いガラス基板等の絶縁性基板のみならず、金属などの導電材料から形成された基板でもよい。またこれらを積層してもよい。様々な機能を有するフレキシブル集積回路基板は、フレキシブル基板上に低温プロセスを用いてＣＭＯＳ−ＴＦＴ等を直接形成することでも可能であるし、また、一旦ガラスなどの高耐熱性基板上に形成したＴＦＴ等をフレキシブル基板に転写することでも可能である。ガラス基板上に形成したＴＦＴ等をプラスチック基板等のフレキシブル基板に転写する際には、ガラス基板を裏面側から削って薄くする必要があるが、フッ酸等の溶液を使用したエッチングにより化学的に薄くすることができる。従って、複数枚をまとめて処理することができるので１枚当たりのプロセス時間を短くできる。また、ガラス基板はシリコンウエハーに比べてサイズの大きいものを使用することができるので、基板１枚にＴＦＴ等をより多く形成できる。更に、ガラス基板上に形成したＩＣチップは透明であるため、液晶ディスプレイ画素駆動用回路等にも使用することができ、その応用範囲が広い。更に、必要があれば、従来のシリコンウエハーから製造されるＴＦＴ等をフレキシブル基板に転写したものを混ぜて使用してもよい。
更に、本発明に係る半導体装置の各実施形態においては、表面に集積回路を設けているフレキシブル基板及び支持基板の例を示したが、本発明はこれに限定されず、例えば、特定の周波数の信号を減衰させるインダクタ等が形成された受動素子回路が設けられているフレキシブル基板及び支持基板を使用してもよい。
１、２、４２、４３、４４、４５、６４、６５、６６、６７、６９；フレキシブル集積回路基板
３、３９、４０、４１；支持基板
４；バリア膜
５、２６；フレキシブル基板
６；多結晶シリコン膜
７；ゲート絶縁膜
８；ゲート電極
９；ｐ型化した領域
１０；ｎ型化した領域
１１；層間絶縁膜
１２；金属電極
１３；非晶質シリコン膜
１４；レーザー照射
１５；レジスト
１６；ボロン注入
１７；リン注入
１８；電気接続部
１９、３６、６３；フレキシブルメモリ回路基板
２０、６２；フレキシブル制御回路基板
２１；フレキシブル電源回路基板
２２；プラスチックカード
２３；導電性樹脂
２４；接着層
２５、３７、４９；メモリ回路
２７、５０；制御回路
２８、４６、４７；支持基板に直接作り込まれた集積回路
２９；ガラス基板
３０；画素回路
３１；フレキシブル走査線駆動回路基板
３２；フレキシブルデータ線駆動回路基板
３３；走査線駆動回路
３４；データ線駆動回路
３５；アンテナ回路
３８；銅配線
４８；樹脂基板
５１、５３、５４、５５、６８；集積回路
５２；高熱伝導率フィルム
５６；貫通孔
５７；貫通孔内の電気配線
５８；筐体
５９；固定用部品
６０；電源回路
６１；フレキシブル配線基板

Claims (14)

  1. フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した複数個のフレキシブル集積回路基板と、前記複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
    前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板と、前記支持基板上に配置された第２のフレキシブル集積回路基板と、を含み、
    前記第１のフレキシブル集積回路基板の集積回路と、前記第２のフレキシブル集積回路基板の集積回路とが、導電性樹脂を用いて電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１のフレキシブル集積回路基板の集積回路は、前記第２のフレキシブル集積回路基板の集積回路と対向するように形成され、前記導電性樹脂は、前記第１及び第２のフレキシブル集積回路基板に対して積層状態で配置されていることを特徴とする請求項１に記載の半導体装置。
  3. フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した１又は複数個のフレキシブル集積回路基板と、前記１又は複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
    前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板を含み、
    前記支持基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路が形成され、
    前記支持基板上に形成された集積回路と、前記第１のフレキシブル集積回路基板の集積回路とが導電性樹脂を用いて電気的に接続されていることを特徴とする半導体装置。
  4. 前記第１のフレキシブル集積回路基板の集積回路は、前記支持基板上に形成された前記集積回路と対向するように形成され、前記導電性樹脂は、前記第１のフレキシブル集積回路基板及び前記支持基板に対して積層状態で配置されていることを特徴とする請求項３に記載の半導体装置。
  5. フレキシブル基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路を形成した複数個のフレキシブル集積回路基板と、前記複数個のフレキシブル集積回路基板が実装された支持基板と、を有し、
    前記フレキシブル集積回路基板は、接着層を用いて前記支持基板と接着された第１のフレキシブル集積回路基板と、前記支持基板上に配置された第２のフレキシブル集積回路基板と、を含み、
    前記第１のフレキシブル集積回路基板の集積回路と、前記第２のフレキシブル集積回路基板の集積回路とが、導電性樹脂を用いて電気的に接続され、
    前記支持基板上に、非晶質半導体薄膜又はレーザーアニールにより結晶化された多結晶若しくは単結晶半導体薄膜により集積回路が形成され、
    前記支持基板上に形成された集積回路と、前記第１のフレキシブル集積回路基板の集積回路とが導電性樹脂を用いて電気的に接続されていることを特徴とする半導体装置。
  6. 前記第１のフレキシブル集積回路基板の集積回路は、前記第２のフレキシブル集積回路基板の集積回路と対向するように形成され、前記前記第１のフレキシブル集積回路基板の集積回路と前記第２のフレキシブル集積回路基板の集積回路とを電気的に接続する導電性樹脂は、前記第１及び第２のフレキシブル集積回路基板に対して積層状態で配置され、
    前記第１のフレキシブル集積回路基板の集積回路は、前記支持基板上に形成された前記集積回路と対向するように形成され、前記支持基板上に形成された集積回路と前記第１のフレキシブル集積回路基板の集積回路とを電気的に接続する導電性樹脂は、前記第１のフレキシブル集積回路基板及び前記支持基板に対して積層状態で配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記フレキシブル基板及び前記支持基板の少なくとも一方は、１Ｗ／ｍ・Ｋより高い熱伝導率を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記フレキシブル基板及び前記支持基板の少なくとも一方は、前記集積回路が設けられている面と反対側の面に、１Ｗ／ｍ・Ｋより高い熱伝導率を有する層が形成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記フレキシブル基板及び前記支持基板の内の少なくとも一つは、有機材料、無機材料及び金属材料からなる群から選択された１種又は２種以上の混合材料からなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記フレキシブル基板及び前記支持基板の内の少なくとも一つは、合成樹脂又は天然樹脂からなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 前記フレキシブル集積回路基板は、数値演算処理を行うマイクロプロセッサ回路、データの記憶保持を行うメモリ回路、画素回路をマトリックス状に配置して画像を表示するディスプレイ表示画素回路、前記ディスプレイ表示画素回路を制御するディスプレイ周辺駆動回路、外部回路に電源電圧を供給する電源回路、及び、電波を使用してデータの送受信を行うアンテナ回路、からなる群から選択された１つの回路を有することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記半導体装置は、画素回路をマトリックス状に配置して画像を表示するディスプレイ表示画素回路と、前記ディスプレイ表示画素回路を制御するディスプレイ周辺駆動回路と、を有することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  13. 前記支持基板は、画素回路をマトリックス状に配置して画像を表示するディスプレイ表示画素回路を有し、前記フレキシブル集積回路基板が、前記ディスプレイ表示画素回路を制御するディスプレイ周辺駆動回路を有することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  14. 前記ディスプレイ周辺駆動回路は、前記ディスプレイ表示画素回路に走査パルスを出力する走査線駆動回路、前記ディスプレイ表示画素回路に映像信号を出力するデータ線駆動回路、前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御回路、及び、前記走査線駆動回路及び前記データ線駆動回路の動作を制御する信号を格納しておくメモリ回路、からなる群から選択された１つの回路であることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113077739A (zh) * 2020-01-06 2021-07-06 力晶积成电子制造股份有限公司 半导体封装

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61230370A (ja) * 1985-04-05 1986-10-14 Casio Comput Co Ltd 半導体装置
JPH04233268A (ja) * 1990-07-09 1992-08-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JPH0799267A (ja) * 1993-08-04 1995-04-11 Hitachi Ltd 半導体装置及びその製造方法
JPH10126021A (ja) * 1996-10-23 1998-05-15 Sanyo Electric Co Ltd 混成集積回路装置
JP2005183741A (ja) * 2003-12-19 2005-07-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61230370A (ja) * 1985-04-05 1986-10-14 Casio Comput Co Ltd 半導体装置
JPH04233268A (ja) * 1990-07-09 1992-08-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JPH0799267A (ja) * 1993-08-04 1995-04-11 Hitachi Ltd 半導体装置及びその製造方法
JPH10126021A (ja) * 1996-10-23 1998-05-15 Sanyo Electric Co Ltd 混成集積回路装置
JP2005183741A (ja) * 2003-12-19 2005-07-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113077739A (zh) * 2020-01-06 2021-07-06 力晶积成电子制造股份有限公司 半导体封装
CN113077739B (zh) * 2020-01-06 2023-12-19 力晶积成电子制造股份有限公司 半导体封装

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