JP2011078212A - Dc-dc converter and method of controlling the same - Google Patents

Dc-dc converter and method of controlling the same Download PDF

Info

Publication number
JP2011078212A
JP2011078212A JP2009227259A JP2009227259A JP2011078212A JP 2011078212 A JP2011078212 A JP 2011078212A JP 2009227259 A JP2009227259 A JP 2009227259A JP 2009227259 A JP2009227259 A JP 2009227259A JP 2011078212 A JP2011078212 A JP 2011078212A
Authority
JP
Japan
Prior art keywords
switching element
period
side switching
signal
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009227259A
Other languages
Japanese (ja)
Other versions
JP5428713B2 (en
Inventor
Takamune Suzuki
孝宗 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2009227259A priority Critical patent/JP5428713B2/en
Publication of JP2011078212A publication Critical patent/JP2011078212A/en
Application granted granted Critical
Publication of JP5428713B2 publication Critical patent/JP5428713B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To select synchronization or non-synchronization at proper timing according to a load state in a DC-DC converter. <P>SOLUTION: The DC-DC converter includes a high-side switching element HS for controlling on/off of current flowing when power is supplied to an output, a low-side switching element LS for alternately turning on/off a return current returning from the output when the high-side switching element HS is off to the high-side switching element HS for synchronous rectification, a diode DQ1 connected to the low-side switching element LS in parallel, and a control switching means 3 for detecting an absolute value of an off period of the high-side switching element HS and selecting synchronous rectification or non-synchronous rectification based on the detected absolute value of the off period. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、ＤＣ−ＤＣコンバータ、及びその制御方法に係り、特に同期整流か非同期整流（ダイオード整流ともいうが、以下では非同期整流として説明する）かを選択する技術（以下、同期／非同期切替という）に関する。   The present invention relates to a DC-DC converter and a control method thereof, and in particular, a technique for selecting either synchronous rectification or asynchronous rectification (also referred to as diode rectification, but will be described as asynchronous rectification below) (hereinafter referred to as synchronous / asynchronous switching). )

近年、電子機器の小型化が進み、電子機器に搭載されたＣＰＵやＬＳＩなどの低電圧化、大電流化が進んでいる。そして、省エネルギーの観点やバッテリーの長寿命化などから、電子機器の高効率化が求められているが、この電子機器に電力を供給する電源装置も同様に一層の高効率化が求められている。
電子機器に電力を供給する電源装置として、非同期整流方式のダイオードをＭＯＳＦＥＴに代えて電力損失を低減した同期整流方式の電源が採用されるようになってきている。同期整流方式の電源は特に大電流化の進んだ電子機器を低消費電力化するのに効果がある。
同期整流方式は、入力電力を出力側に送り出すときに流れる電流（整流電流）をオンオフ制御する第１のスイッチング素子と、第１のスイッチング素子がオフのときに回生電流（転流電流）を第１のスイッチング素子に対して交互にオンオフ制御して同期整流する第２のスイッチング素子を備えている。第２のスイッチング素子はダイオードよりオン抵抗の少ないＭＯＳＦＥＴが使用される。非同期整流方式は、この第２のスイッチング素子をダイオードとしたものである。
なお、同期整流方式の電源回路を開示したものとして、特開２００４−８８８２０号公報（特許文献１）を挙げることができる（以下、従来技術１という）。
従来技術１に開示された電源回路は、同期整流型スイッチングレギュレータにおいて、同期整流と非同期整流のいずれでも動作が可能に構成されており、損失（特に軽負荷時）を低減するために、同期整流方式か非同期整流方式かを選択することができる。すなわち、軽い負荷の場合には、同期整流方式としてローサイドスイッチング素子をオン／オフ駆動すると、その駆動電力により、かえって効率低下を招くことになるので、従来技術１では、重負荷でハイサイドスイッチング素子のデューティ比が大きいときは同期整流方式、軽負荷でハイサイドスイッチング素子のデューティ比が小さいときは非同期整流方式に切換え、損失を軽減できるようにしている。 In recent years, electronic devices have been downsized, and CPUs and LSIs mounted on electronic devices have been reduced in voltage and current. And from the standpoint of energy saving and the long life of the battery, there is a demand for higher efficiency of the electronic device, but the power supply device that supplies power to this electronic device is also required to be more efficient. .
As a power supply device for supplying electric power to an electronic device, a synchronous rectification type power supply in which power loss is reduced by replacing an asynchronous rectification type diode with a MOSFET has been adopted. Synchronous rectification type power supplies are particularly effective in reducing power consumption of electronic devices that have increased current.
In the synchronous rectification method, a first switching element that controls on / off of a current (rectified current) that flows when input power is sent to the output side, and a regenerative current (commutation current) that is generated when the first switching element is off. There is provided a second switching element that performs synchronous rectification by alternately turning on and off one switching element. The second switching element is a MOSFET having a lower on-resistance than the diode. In the asynchronous rectification method, the second switching element is a diode.
JP-A-2004-88820 (Patent Document 1) can be cited as a disclosure of a synchronous rectification type power supply circuit (hereinafter referred to as Prior Art 1).
The power supply circuit disclosed in the prior art 1 is configured to be able to operate in either synchronous rectification or asynchronous rectification in a synchronous rectification type switching regulator, and in order to reduce loss (especially at light load), synchronous rectification It is possible to select a method or an asynchronous rectification method. That is, in the case of a light load, when the low-side switching element is driven on / off as a synchronous rectification method, the driving power causes a decrease in efficiency. Loss can be reduced by switching to the synchronous rectification method when the duty ratio is large and switching to the asynchronous rectification method when the duty ratio of the high-side switching element is small at a light load.

特開２００４−８８８２０号公報JP 2004-88820 A

上記従来技術１では、ハイサイドスイッチング素子のデューティ比が所定値（基準値）より小さいときに負荷が軽いと判定し、ローサイドスイッチング素子の駆動を停止するように制御している。例えば、負荷が重くなり、ハイサイドスイッチング素子のデューティ比が２０％を超えている場合にローサイドスイッチング素子はオン／オフ駆動される。この場合、同期整流となる。一方、負荷が軽くなり、ハイサイドスイッチング素子のデューティ比が２０％を切った場合は、ローサイドスイッチング素子は停止（オフ）される。この場合、非同期整流となる。   In the prior art 1, when the duty ratio of the high-side switching element is smaller than a predetermined value (reference value), it is determined that the load is light, and the drive of the low-side switching element is stopped. For example, when the load becomes heavy and the duty ratio of the high side switching element exceeds 20%, the low side switching element is driven on / off. In this case, synchronous rectification is performed. On the other hand, when the load becomes light and the duty ratio of the high-side switching element falls below 20%, the low-side switching element is stopped (turned off). In this case, asynchronous rectification is performed.

しかし、従来技術１の負荷状態を監視する方法は、ハイサイドスイッチング素子のデューティ比を監視するものであるため、制御周波数の変動に対し最適な同期／非同期切替タイミングを得ることができない。
例えば、周波数可変機能を有するＤＣ−ＤＣコンバータにおいて、閾値を或るＯＦＦデューティ（例えば２０％）に固定した場合を考えると、周波数が２００ｋＨｚでは１μｓのＯＦＦ時間以上で非同期整流動作に入るが、周波数が２ＭＨｚでは１００ｎｓのＯＦＦ時間以上で非同期整流に入ることになる。２００ｋＨｚのときに最適なデューティ比の閾値に設定されていたとすれば、２ＭＨｚではＯＦＦ時間が短くなり、ゲート駆動回路のドライブ損失により、効率が逆に悪化する虞がある。なお、周波数可変機能は、負荷状態により過渡的に制御周波数を変調する機能や、制御回路の外付部品により任意の制御周波数を設定する機能などを含む。 However, since the method of monitoring the load state of the prior art 1 is to monitor the duty ratio of the high-side switching element, it is not possible to obtain the optimum synchronous / asynchronous switching timing with respect to the control frequency variation.
For example, in a DC-DC converter having a frequency variable function, considering a case where the threshold value is fixed to a certain OFF duty (for example, 20%), when the frequency is 200 kHz, the asynchronous rectification operation is started after an OFF time of 1 μs or more. However, at 2 MHz, asynchronous rectification starts after an OFF time of 100 ns. If the optimum threshold value of the duty ratio is set at 200 kHz, the OFF time is shortened at 2 MHz, and the efficiency may worsen due to the drive loss of the gate drive circuit. The frequency variable function includes a function of transiently modulating the control frequency according to the load state, a function of setting an arbitrary control frequency by an external component of the control circuit, and the like.

本発明の目的は、上記問題点に鑑み、ＤＣ−ＤＣコンバータにおいて、同期／非同期切替を制御周波数に対し最適なタイミングで行うことで、変換効率を改善することにある。   In view of the above problems, an object of the present invention is to improve conversion efficiency by performing synchronous / asynchronous switching at an optimal timing with respect to a control frequency in a DC-DC converter.

本発明のＤＣ−ＤＣコンバータは、スイッチング素子をオンオフ駆動し、直流入力電圧を所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータにおいて、前記直流入力電圧に接続されるハイサイドスイッチング素子と、前記ハイサイドスイッチング素子がオフのときに電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、前記ローサイドスイッチング素子に並列接続されたダイオードと、前記ハイサイドスイッチング素子のオフ期間の絶対値を検出するか、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値として検出するオフ期間検出手段と、前記オフ期間検出手段で検出された前記オフ期間の絶対値に基づいて同期整流と非同期整流の切り替えを行う制御切替手段と、を備えたことを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、前記ハイサイドスイッチング素子に流れる電流の値を検出する電流検出手段を備え、前記制御切替手段が、前記オフ期間検出手段で検出された前記オフ期間の絶対値と前記電流検出手段で検出された電流の値に基づいて同期整流と非同期整流の切り替えを行うことを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、前記制御切替手段が、前記オフ期間検出手段で検出された前記オフ期間内において、前記電流検出手段で検出された前記ハイサイドスイッチング素子に流れる電流の値が、検出された前記オフ期間の絶対値に対応する値を超えるとき同期整流に切り替え、検出された前記オフ期間の絶対値に対応する値を超えないとき非同期整流に切り替えることを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、前記オフ期間検出手段が、前記ハイサイドスイッチング素子の前記オフ期間の開始点または前記ローサイドスイッチング素子のオン期間の開始点で初期充電されたコンデンサの電荷を前記ハイサイドスイッチング素子の前記オフ期間または前記ローサイドスイッチング素子の前記オン期間において定電流で放電し、前記ローサイドスイッチング素子の前記オフ期間の終了点または前記ローサイドスイッチング素子の前記オン期間の終了点で放電を停止し、前記ハイサイドスイッチング素子の前記オン期間または前記ローサイドスイッチング素子の前記オフ期間で保持し、該保持された前記コンデンサの電圧を前記オフ期間の絶対値に対応する値として求めることを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、前記オフ期間検出手段が、前記ハイサイドスイッチング素子の前記オフ期間の開始点または前記ローサイドスイッチング素子のオン期間の開始点で初期値にリセットされたカウンタの出力値を、前記ハイサイドスイッチング素子の前記オフ期間または前記ローサイドスイッチング素子の前記オン期間においてカウントダウンし、前記ローサイドスイッチング素子の前記オフ期間の終了点または前記ローサイドスイッチング素子の前記オン期間の終了点でカウントダウンを停止し、前記ハイサイドスイッチング素子の前記オン期間または前記ローサイドスイッチング素子の前記オフ期間で保持し、該保持されたカウンタの出力をＤ−Ａ変換した電圧値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値に対応する値として求めることを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、周波数可変機能を有することを特徴とする。
また、本発明のＤＣ−ＤＣコンバータは、スイッチング素子をオンオフ駆動し、直流入力電圧を所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータにおいて、前記直流入力電圧に接続されるハイサイドスイッチング素子と、前記ハイサイドスイッチング素子がオフのときに出力側から戻る戻り電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、前記ローサイドスイッチング素子に並列接続されたダイオードと、前記ハイサイドスイッチング素子に流れる電流の値Ｉoを検出する電流検出手段と、前記ハイサイドスイッチング素子のオフ期間の絶対値Ｔoffを検出するオフ期間検出手段、前記ローサイドスイッチング素子のオン期間の絶対値Ｔlsonを検出するオン期間検出手段、または前記絶対値Ｔlsonから前記絶対値Ｔoffのデッドタイムの誤差を含む値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値Ｔoff若しくは前記ローサイドスイッチング素子の前記オン期間の絶対値Ｔlsonとして検出するオフ期間検出手段と、ローサイドスイッチング素子のオン抵抗をＲon、前記ローサイドスイッチング素子のゲート電圧をＶg、ゲート電圧Ｖgとローサイドスイッチング素子のゲート容量Ｃgの積をＱg、前記ダイオードの順電圧降下をＶFとして、前記ハイサイドスイッチング素子の前記オフ期間の絶対値Ｔoffまたはローサイドスイッチング素子の前記オン期間の絶対値Ｔlson、及び前記電流の値Ｉo、スイッチング周期Ｔに基づき、
（Ｒon×Ｉo2×Ｔoff／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔoff／Ｔ）＞０
または、
（Ｒon×Ｉo2×Ｔlson／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔlson／Ｔ）＞０
の関係が成立するかを演算して判定し、成立したときに非同期整流、成立しないとき同期整流とする切替信号を出力する同期／非同期切替判定手段と、を備えたことを特徴とする。
また、本発明のＤＣ−ＤＣコンバータの同期／非同期切替方法は、電力を出力側に送り出すときに流れる電流をオンオフ制御するハイサイドスイッチング素子と、前記ハイサイドスイッチング素子がオフのときに出力側から戻る戻り電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、前記ローサイドスイッチング素子に並列接続された非同期整流用のダイオードとを備え、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子をオンオフ駆動し、所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータの同期／非同期切替方法において、前記ハイサイドスイッチング素子のオフ期間の絶対値を検出するか、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値として検出し、検出された前記オフ期間の絶対値に基づいて同期整流または非同期整流に切り替えることを特徴とする。
また、本発明のＤＣ−ＤＣコンバータの同期／非同期切替方法は、前記ハイサイドスイッチング素子に流れる電流の値を検出する電流検出手段を備え、検出された前記ハイサイドスイッチング素子の前記オフ期間の絶対値、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値と、検出された前記電流値と、に基づいて同期整流と非同期整流の切り替えを行うことを特徴とする。 The DC-DC converter of the present invention is a DC-DC converter that drives a switching element on and off, converts a direct-current input voltage into a desired direct-current voltage and outputs the high-side switching element connected to the direct-current input voltage, When the high-side switching element is off, a low-side switching element that performs synchronous rectification by alternately controlling on / off of current with respect to the high-side switching element, a diode connected in parallel to the low-side switching element, and the high-side switching An absolute value of an off period of the element is detected, or an absolute value of a period including a dead time error with respect to the off period of the high side switching element is detected as an absolute value of the off period of the high side switching element. Off period detection means and the off period And control switching means for switching the synchronous rectifier and asynchronous commutation based on the absolute value of output the OFF period detected by means comprising the.
The DC-DC converter according to the present invention further includes a current detection unit that detects a value of a current flowing through the high-side switching element, and the control switching unit detects the absolute value of the off period detected by the off period detection unit. Switching between synchronous rectification and asynchronous rectification is performed based on the value and the value of the current detected by the current detection means.
Further, in the DC-DC converter of the present invention, the value of the current flowing through the high-side switching element detected by the current detection unit in the off period detected by the off period detection unit is detected by the control switching unit. Is switched to synchronous rectification when exceeding a value corresponding to the detected absolute value of the off period, and is switched to asynchronous rectification when not exceeding a value corresponding to the detected absolute value of the off period.
In the DC-DC converter according to the present invention, the off-period detection unit may charge the capacitor initially charged at the start point of the off-period of the high-side switching element or the start point of the on-period of the low-side switching element. Discharging at a constant current during the off period of the high side switching element or the on period of the low side switching element, and discharging at the end of the off period of the low side switching element or the end of the on period of the low side switching element Is held during the ON period of the high-side switching element or the OFF period of the low-side switching element, and the held voltage of the capacitor is obtained as a value corresponding to the absolute value of the OFF period. And
Further, in the DC-DC converter according to the present invention, the off-period detection unit is a counter whose counter is reset to an initial value at the start point of the off-period of the high-side switching element or the start point of the on-period of the low-side switching element. The output value is counted down in the off period of the high side switching element or the on period of the low side switching element, and at the end point of the off period of the low side switching element or the end point of the on period of the low side switching element. The countdown is stopped, held in the ON period of the high-side switching element or in the OFF period of the low-side switching element, and the voltage value obtained by DA conversion of the output of the held counter is the value of the high-side switching element Off period And obtaining a value corresponding to the absolute value.
The DC-DC converter of the present invention has a frequency variable function.
The DC-DC converter according to the present invention is a high-side switching element connected to the DC input voltage in a DC-DC converter that drives the switching element on and off, converts the DC input voltage into a desired DC voltage, and outputs the DC voltage. And a low-side switching element that synchronously rectifies the return current that returns from the output side when the high-side switching element is off by alternately turning on and off the high-side switching element, and is connected in parallel to the low-side switching element A diode, current detection means for detecting a current value Io flowing through the high-side switching element, off-period detection means for detecting an absolute value Toff of the off-period of the high-side switching element, and an on-period of the low-side switching element On period detection to detect absolute value Tlson A value including a dead time error of the absolute value Toff from the absolute value Tlson is detected as an absolute value Toff in the off period of the high side switching element or an absolute value Tlson in the on period of the low side switching element. The off period detection means, the on-resistance of the low-side switching element is Ron, the gate voltage of the low-side switching element is Vg, the product of the gate voltage Vg and the gate capacitance Cg of the low-side switching element is Qg, and the forward voltage drop of the diode is VF , Based on the absolute value Toff of the off-period of the high-side switching element or the absolute value Tlson of the on-period of the low-side switching element, the current value Io, and the switching period T,
(Ron × Io 2 × Toff / T) + (Vg × Qg / T) − (VF × Io × Toff / T)> 0
Or
(Ron × Io 2 × Tlson / T) + (Vg × Qg / T) − (VF × Io × Tlson / T)> 0
And a synchronous / asynchronous switching determination means for outputting a switching signal for performing asynchronous rectification when the relation is established and synchronous rectification when the relation is not established.
The synchronous / asynchronous switching method of the DC-DC converter of the present invention includes a high-side switching element that controls on / off of a current that flows when power is sent to the output side, and an output side when the high-side switching element is off. A low-side switching element that performs synchronous rectification by alternately turning on and off the return current to the high-side switching element; and an asynchronous rectification diode that is connected in parallel to the low-side switching element; and the high-side switching element, In the synchronous / asynchronous switching method of the DC-DC converter that drives the low-side switching element on and off, converts it to a desired DC voltage, and outputs it, the absolute value of the off-period of the high-side switching element is detected or the high-side switching element is detected. The above-mentioned side switching element An absolute value of a period including a dead time error with respect to a period is detected as an absolute value of the off-period of the high-side switching element, and switching to synchronous rectification or asynchronous rectification based on the detected absolute value of the off-period It is characterized by.
The synchronous / asynchronous switching method of the DC-DC converter according to the present invention further comprises current detection means for detecting a value of a current flowing through the high-side switching element, and the detected off-period of the high-side switching element is absolute. Switching between synchronous rectification and asynchronous rectification based on a value or an absolute value of a period including a dead time error with respect to the off-period of the high-side switching element and the detected current value To do.

本発明によれば、ハイサイドスイッチング素子のオフ期間の絶対値を検出するか、またはハイサイドスイッチング素子のオフ期間に対しデッドタイムの誤差を含む期間の絶対値をハイサイドスイッチング素子のオフ期間の絶対値として検出して同期／非同期の切替を行うため、制御周波数によらずＤＣ−ＤＣコンバータの変換効率が改善される。   According to the present invention, the absolute value of the off-period of the high-side switching element is detected, or the absolute value of the period including a dead time error with respect to the off-period of the high-side switching element is Since it detects as an absolute value and performs synchronous / asynchronous switching, the conversion efficiency of the DC-DC converter is improved regardless of the control frequency.

本発明のＤＣ−ＤＣコンバータの実施形態の一例であり、その回路構成を示した図である。It is an example of embodiment of the DC-DC converter of this invention, and is the figure which showed the circuit structure. 図１に示したゲート駆動回路と同期／非同期切替回路の具体的一例（第１の実施形態）を示した図である。FIG. 2 is a diagram showing a specific example (first embodiment) of a gate drive circuit and a synchronous / asynchronous switching circuit shown in FIG. 1. 図２に示したゲート駆動回路と同期／非同期切替回路の動作シーケンスである。3 is an operation sequence of the gate drive circuit and the synchronous / asynchronous switching circuit shown in FIG. 図１に示したゲート駆動回路と同期／非同期切替回路の、他の具体的一例（第２の実施形態）を示した図である。FIG. 10 is a diagram showing another specific example (second embodiment) of the gate drive circuit and the synchronous / asynchronous switching circuit shown in FIG. 1. 図４に示したゲート駆動回路と同期／非同期切替回路の動作シーケンスである。5 is an operation sequence of the gate drive circuit and the synchronous / asynchronous switching circuit shown in FIG. 図１に示したゲート駆動回路と同期／非同期切替回路の、更に他の具体的一例（第３の実施形態）を示した図である。FIG. 10 is a diagram showing still another specific example (third embodiment) of the gate drive circuit and the synchronous / asynchronous switching circuit shown in FIG. 1.

（第１の実施形態）
次に、本発明による第１の実施形態を、図１〜図３を参照して具体的に説明する。 (First embodiment)
Next, a first embodiment according to the present invention will be specifically described with reference to FIGS.

本実施形態は、電力損失の状態を監視するために、ハイサイドスイッチング素子ＨＳのオフ時間の絶対値と、このときの負荷電流を監視するようにしたものである。ハイサイドスイッチング素子ＨＳのオフ時間の絶対値を監視するため、具体的には、ハイサイドスイッチング素子ＨＳがオフの期間に、所定のタイミングで初期値に充電されたコンデンサを定電流で放電し、このコンデンサの端子電圧としてオフ時間の情報を保持し、コンパレータＣＰ1の反転入力端子に入力される電圧Ｖ（−）を得るようにしたものである。また、負荷電流を監視するため、具体的にはハイサイドスイッチング素子ＨＳのオン時の電流（Ｉsns信号）を検出し、コンパレータＣＰ1の非反転入力端子に入力される電圧Ｖ（＋）を得るようにしたものである。そして、電圧Ｖ（−）と電圧Ｖ（＋）がコンパレータＣＰ１で比較され、この比較結果により同期／非同期の切り替えタイミングが得られる。   In this embodiment, in order to monitor the state of power loss, the absolute value of the off time of the high-side switching element HS and the load current at this time are monitored. In order to monitor the absolute value of the off time of the high side switching element HS, specifically, during the period when the high side switching element HS is off, the capacitor charged to the initial value at a predetermined timing is discharged with a constant current, Information on the off time is held as the terminal voltage of the capacitor, and the voltage V (−) input to the inverting input terminal of the comparator CP1 is obtained. Further, in order to monitor the load current, specifically, the current (Isns signal) when the high-side switching element HS is turned on is detected to obtain the voltage V (+) input to the non-inverting input terminal of the comparator CP1. It is a thing. Then, the voltage V (−) and the voltage V (+) are compared by the comparator CP1, and a synchronous / asynchronous switching timing is obtained from the comparison result.

そのため、本実施形態では、「コンデンサＣ2の電圧を初期値に充電する第１の期間」、「コンデンサＣ2を初期値の電圧から定電流で放電する第２の期間」、「コンデンサＣ2からコンパレータＣＰ1の反転入力端子に入力された電圧Ｖ（−）を、電流検出回路４からコンパレータＣＰ1の非反転入力端子に入力されたＩsns信号の電圧Ｖ（＋）と比較する第３の期間」を、スイッチＳＷ1〜ＳＷ3により切り替え、上記「第３の期間」において、電圧Ｖ（＋）が電圧Ｖ（−）を超えないときはＤＣ−ＤＣコンバータ１を非同期整流として動作させ、電圧Ｖ（＋）が電圧Ｖ（−）を超えたときＤＣ−ＤＣコンバータ１を同期整流として動作させるようにしたものである。
これによりオフ時間の絶対値とこのときの負荷電流を監視し、負荷状態に応じて同期／非同期切替を行うことができる。 Therefore, in the present embodiment, “a first period during which the voltage of the capacitor C2 is charged to the initial value”, “a second period during which the capacitor C2 is discharged from the initial value voltage at a constant current”, “a capacitor CP2 to the comparator CP1 A third period in which the voltage V (−) input to the inverting input terminal of the current is compared with the voltage V (+) of the Isns signal input from the current detection circuit 4 to the non-inverting input terminal of the comparator CP1 When the voltage V (+) does not exceed the voltage V (−) in the “third period”, the DC-DC converter 1 is operated as asynchronous rectification, and the voltage V (+) is the voltage. The DC-DC converter 1 is operated as synchronous rectification when V (-) is exceeded.
Thus, the absolute value of the off time and the load current at this time can be monitored, and synchronous / asynchronous switching can be performed according to the load state.

図１は、本発明の第１の実施形態のＤＣ−ＤＣコンバータ１の回路構成を示しており、以下に述べるように、負荷状態に応じて同期整流方式と非同期整流方式とを切替可能に構成されている。
ＤＣ−ＤＣコンバータ１は、高電位側の電源端子ＶINと低電位側のＧＮＤ端子間にハイサイドスイッチング素子（ＮチャンネルＭＯＳＦＥＴ）ＨＳとローサイドスイッチング素子（ＮチャンネルＭＯＳＦＥＴ）ＬＳが直列接続され、これら両スイッチング素子はゲート駆動回路２からのゲート信号によりオン／オフ駆動され、出力端子Ｖoutに直流電圧を得るようになっている。 FIG. 1 shows a circuit configuration of a DC-DC converter 1 according to a first embodiment of the present invention, which can be switched between a synchronous rectification method and an asynchronous rectification method according to a load state as described below. Has been.
In the DC-DC converter 1, a high-side switching element (N-channel MOSFET) HS and a low-side switching element (N-channel MOSFET) LS are connected in series between a high-potential-side power supply terminal VIN and a low-potential-side GND terminal. The switching element is turned on / off by a gate signal from the gate drive circuit 2 to obtain a DC voltage at the output terminal Vout.

回路構成を以下詳細に説明する。なお、以下の説明では、論理をハイアクティブとして説明しているが、ローアクティブで論理を構築することもできる。   The circuit configuration will be described in detail below. In the following description, the logic is described as being high active, but the logic can be constructed with low active.

電源端子ＶINはハイサイドスイッチング素子ＨＳのドレイン端子に接続され、ハイサイドスイッチング素子ＨＳのソース端子とローサイドスイッチング素子ＬＳのドレイン端子が接続され、ローサイドスイッチング素子ＬＳのソース端子はＧＮＤ端子に接続されている。ローサイドスイッチング素子ＬＳのドレイン端子とソース端子間には内蔵ダイオードＤQ1が存在し、内蔵ダイオードＤQ1のアノード端子がソース端子に、カソード端子がドレイン端子に接続されている。   The power supply terminal VIN is connected to the drain terminal of the high side switching element HS, the source terminal of the high side switching element HS and the drain terminal of the low side switching element LS are connected, and the source terminal of the low side switching element LS is connected to the GND terminal. Yes. A built-in diode DQ1 exists between the drain terminal and the source terminal of the low-side switching element LS. The anode terminal of the built-in diode DQ1 is connected to the source terminal, and the cathode terminal is connected to the drain terminal.

また、ローサイドスイッチング素子ＬＳのドレイン端子にリアクトルＬの一方の端子が接続され、リアクトルＬの他方の端子がコンデンサＣ１の一方の端子に接続され、コンデンサＣ１の他方の端子はＧＮＤ端子に接続されている。また、コンデンサＣ１の一方の端子は出力端子Ｖoutとして取り出されている。なお図示はしていないが、負荷は出力端子ＶoutとＧＮＤ端子間に接続される。   Further, one terminal of the reactor L is connected to the drain terminal of the low-side switching element LS, the other terminal of the reactor L is connected to one terminal of the capacitor C1, and the other terminal of the capacitor C1 is connected to the GND terminal. Yes. One terminal of the capacitor C1 is taken out as an output terminal Vout. Although not shown, the load is connected between the output terminal Vout and the GND terminal.

リアクトルＬの他方の端子とコンデンサＣ１の一方の端子と出力端子Ｖoutとの接続点から出力電圧がスイッチング制御回路５に入力される。スイッチング制御回路５は、入力された出力電圧が所定の電圧になるように、パルス幅制御されたパルス信号（ハイサイドスイッチング素子ＨＳを駆動するためのＨＳＯＮ信号と、ローサイドスイッチング素子ＬＳを駆動するためのＬＳＯＮ’信号）をゲート駆動回路２へ出力する。なお、ＨＳＯＮ信号とＬＳＯＮ’信号はハイサイドスイッチング素子ＨＳとローサイドスイッチング素子ＬＳを同時に駆動することが無いように、所謂、デッドタイムが設けられている。   An output voltage is input to the switching control circuit 5 from a connection point between the other terminal of the reactor L, one terminal of the capacitor C1, and the output terminal Vout. The switching control circuit 5 has a pulse signal (a HSON signal for driving the high-side switching element HS and a low-side switching element LS for driving the pulse width) so that the input output voltage becomes a predetermined voltage. The LSON ′ signal) is output to the gate drive circuit 2. The HSON signal and the LSON 'signal are provided with a so-called dead time so that the high-side switching element HS and the low-side switching element LS are not driven simultaneously.

制御切替回路３は、ゲート駆動回路２から入力したＨＳＯＮ信号とＬＳＯＮ’信号、及び電流検出回路４からのＩsns信号に基づいてＬＳＯＮ信号を生成し、ゲート駆動回路２に出力する。電流検出回路４はハイサイドスイッチング素子ＨＳに流れる電流を検出して、検出電流に比例した電流信号Ｉsnsを制御切替回路３に出力する。これらゲート駆動回路２と制御切替回路３の回路構成、及びその動作について次に述べる。   The control switching circuit 3 generates an LSON signal based on the HSON signal and the LSON ′ signal input from the gate drive circuit 2 and the Isns signal from the current detection circuit 4, and outputs the LSON signal to the gate drive circuit 2. The current detection circuit 4 detects a current flowing through the high side switching element HS and outputs a current signal Isns proportional to the detected current to the control switching circuit 3. The circuit configuration and operation of the gate drive circuit 2 and the control switching circuit 3 will be described next.

図２は、制御切替回路３とゲート駆動回路２の詳細な構成を示したものである。   FIG. 2 shows a detailed configuration of the control switching circuit 3 and the gate drive circuit 2.

スイッチング制御回路５からゲート駆動回路２に入力されたＨＳＯＮ信号は、制御切替回路３に出力されると共に、バッファ回路ＢＵＦ１を介してハイサイドスイッチング素子ＨＳのゲート端子に出力される。また、スイッチング制御回路５からゲート駆動回路２に入力されたＬＳＯＮ’信号は、制御切替回路３に出力されると共に、アンド回路ＡＮＤ１とバッファ回路ＢＵＦ２を介してローサイドスイッチング素子ＬＳのゲート端子に出力される。アンド回路ＡＮＤ１の一方の入力端子には制御切替回路３からＬＳＯＮ信号が入力され、他方の端子に入力されたスイッチング制御回路５からのＬＳＯＮ’信号と論理ＡＮＤがとられ、出力信号をバッファ回路ＢＵＦ２に出力する。   The HSON signal input from the switching control circuit 5 to the gate drive circuit 2 is output to the control switching circuit 3 and also to the gate terminal of the high side switching element HS via the buffer circuit BUF1. The LSON ′ signal input from the switching control circuit 5 to the gate drive circuit 2 is output to the control switching circuit 3 and also to the gate terminal of the low-side switching element LS via the AND circuit AND1 and the buffer circuit BUF2. The The LSON signal from the control switching circuit 3 is input to one input terminal of the AND circuit AND1, the LSON ′ signal from the switching control circuit 5 input to the other terminal is logically ANDed, and the output signal is buffered by the buffer circuit BUF2. Output to.

バッファ回路ＢＵＦ１はスイッチング制御回路５から入力されたＨＳＯＮ信号をハイサイドスイッチング素子ＨＳのゲート端子に出力するときのバッファ回路であり、また、バッファ回路ＢＵＦ２はアンド回路ＡＮＤ1の出力信号をローサイドスイッチング素子ＬＳのゲート端子に出力するときのバッファ回路であるが、バッファ回路ＢＵＦ１は、ハイサイドスイッチング素子ＨＳへのゲート信号の電位を高電位側にシフトするレベルシフト機能を備えるように構成される。   The buffer circuit BUF1 is a buffer circuit for outputting the HSON signal input from the switching control circuit 5 to the gate terminal of the high side switching element HS, and the buffer circuit BUF2 receives the output signal of the AND circuit AND1 as the low side switching element LS. The buffer circuit BUF1 is configured to have a level shift function for shifting the potential of the gate signal to the high side switching element HS to the high potential side.

制御切替回路３は、ゲート駆動回路２からＨＳＯＮ信号とＬＳＯＮ’信号を入力し、更に、電流検出回路４からＩsns信号を入力して、これらの信号を基に同期整流と非同期整流を切り替えるための同期／非同期切替信号であるＬＳＯＮ信号を生成する。なお、制御切替回路３は、スイッチング制御回路５からＨＳＯＮ信号とＬＳＯＮ’信号とを入力されるように構成しても良い。   The control switching circuit 3 receives the HSON signal and the LSON ′ signal from the gate drive circuit 2 and further receives the Isns signal from the current detection circuit 4 to switch between synchronous rectification and asynchronous rectification based on these signals. An LSON signal that is a synchronous / asynchronous switching signal is generated. The control switching circuit 3 may be configured to receive the HSON signal and the LSON ′ signal from the switching control circuit 5.

制御切替回路３は、上記第１〜第３の期間を、信号Ｓ1〜Ｓ3により切り替えるスイッチＳＷ1〜ＳＷ3を備えている。スイッチＳＷ1〜ＳＷ3はいずれか１つのスイッチがオンし、異なるスイッチが同時にオンすることは無い。   The control switching circuit 3 includes switches SW1 to SW3 for switching the first to third periods by signals S1 to S3. Any one of the switches SW1 to SW3 is turned on, and different switches are not turned on at the same time.

なお、スイッチＳＷ1〜ＳＷ3は、いずれもスイッチＳＷ1〜ＳＷ3を制御する信号Ｓ１〜Ｓ３がハイレベル（以下、Ｈレベルと記載する）のときオンし、ローレベル（以下、Ｌレベルと記載する）のときオフするようになっている。すなわち、ＲＳ−ＦＦ３２の出力端子Ｑからの出力信号Ｓ1がＨレベルのときスイッチＳＷ1はオンする。また、ＮＯＲ1の出力信号Ｓ2がＨレベルのときスイッチＳＷ2はオンする。また、ゲート駆動回路２からのＨＳＯＮ信号（＝信号Ｓ3）がＨレベルのときスイッチＳＷ3はオンする。   The switches SW1 to SW3 are all turned on when the signals S1 to S3 for controlling the switches SW1 to SW3 are at a high level (hereinafter referred to as H level), and are at a low level (hereinafter referred to as L level). When it comes to turn off. That is, the switch SW1 is turned on when the output signal S1 from the output terminal Q of the RS-FF 32 is at the H level. Further, when the output signal S2 of NOR1 is at the H level, the switch SW2 is turned on. When the HSON signal (= signal S3) from the gate drive circuit 2 is at the H level, the switch SW3 is turned on.

スイッチＳＷ1は、コンデンサＣ2の電圧を所定の初期値Ｖ1に充電する期間にオンするスイッチで、スイッチＳＷ1がオンすると、コンデンサＣ2は抵抗Ｒ2を介して電圧Ｖ2の電源に接続され、コンデンサＣ2は急速に初期値Ｖ1まで充電される。ここで、コンデンサＣ2の電圧Ｖ2の電源による充電時間は、ＨＳＯＮ信号のオン又はオフパルスのパルス幅に対し無視できる程度に短い時間に設定される。   The switch SW1 is turned on while the voltage of the capacitor C2 is charged to a predetermined initial value V1, and when the switch SW1 is turned on, the capacitor C2 is connected to the power source of the voltage V2 through the resistor R2, and the capacitor C2 is rapidly turned on. To the initial value V1. Here, the charging time by the power source of the voltage V2 of the capacitor C2 is set to a time short enough to be ignored with respect to the pulse width of the ON or OFF pulse of the HSON signal.

スイッチＳＷ2は、定電流回路ＣＳの定電流でコンデンサＣ2を放電する期間にオンされるスイッチで、スイッチＳＷ2がオンすると定電流回路ＣＳがコンデンサＣ2に接続され、コンデンサＣ2に充電された電荷は定電流回路ＣＳにより定電流で直線的に放電される。   The switch SW2 is turned on while the capacitor C2 is discharged with the constant current of the constant current circuit CS. When the switch SW2 is turned on, the constant current circuit CS is connected to the capacitor C2, and the charge charged in the capacitor C2 is constant. The current circuit CS discharges linearly with a constant current.

スイッチＳＷ3は、コンデンサＣ2の電圧を基準電圧と比較する期間にオンされるスイッチで、スイッチＳＷ3がオンするとコンデンサＣ2はコンパレータＣＰ1の反転入力端子に接続され、このときスイッチＳＷ2はオフするので、コンデンサＣ2は放電が停止し、この期間、コンデンサＣ2の電圧は一定値を保つ。   The switch SW3 is turned on during the period in which the voltage of the capacitor C2 is compared with the reference voltage. When the switch SW3 is turned on, the capacitor C2 is connected to the inverting input terminal of the comparator CP1, and at this time, the switch SW2 is turned off. The discharge of C2 stops, and the voltage of the capacitor C2 keeps a constant value during this period.

電流検出回路４から入力されたＩsns信号は抵抗Ｒ1で電圧信号に変換され、変換されたＩsns信号はコンパレータＣＰ1の非反転入力端子に信号Ｖ(+)として入力される。コンパレータＣＰ1は、スイッチＳＷ3がオンしている期間に反転入力端子に入力されるコンデンサＣ2の電圧Ｖc（＝電圧Ｖ(−)）と非反転入力端子に入力されるＩsns信号の電圧（＝電圧Ｖ(+)）を比較して、Ｖ(−)＞Ｖ(+)のときＬレベルの信号、Ｖ(−)＜Ｖ(+)のときＨレベルの信号を出力する。   The Isns signal input from the current detection circuit 4 is converted into a voltage signal by the resistor R1, and the converted Isns signal is input as a signal V (+) to the non-inverting input terminal of the comparator CP1. The comparator CP1 is configured such that the voltage Vc (= voltage V (−)) of the capacitor C2 input to the inverting input terminal and the voltage of the Isns signal (= voltage V) input to the non-inverting input terminal while the switch SW3 is on. (+)), An L level signal is output when V (−)> V (+), and an H level signal is output when V (−) <V (+).

Ｄ−ＦＦ３１はＤタイプのフリップフロップで、クロック端子ＣＫに入力されている信号がＬレベルからＨレベルに変化する立ち上がり時点で入力端子Ｄに入力されている信号のレベル状態を出力端子Ｑに出力するものである。したがって、ＨＳＯＮ信号がＨレベルからＬレベルに変化すると、インバータ回路ＮＯＴ１により信号が反転されてＤ−ＦＦ３１のクロック端子ＣＫに入力された信号が立ち上がるので、このとき入力端子Ｄに入力されている信号、言い換えると、コンパレータＣＰ1の出力の信号レベル状態が出力端子Ｑに出力される。   The D-FF 31 is a D-type flip-flop, and outputs the level state of the signal input to the input terminal D to the output terminal Q at the rise time when the signal input to the clock terminal CK changes from L level to H level. To do. Therefore, when the HSON signal changes from the H level to the L level, the signal is inverted by the inverter circuit NOT1 and the signal input to the clock terminal CK of the D-FF 31 rises. Therefore, the signal input to the input terminal D at this time In other words, the signal level state of the output of the comparator CP1 is output to the output terminal Q.

コンパレータＣＰ2は、反転入力端子に電圧Ｖ1の基準電圧が入力され、非反転端子にコンデンサＣ2の電圧Ｖcが入力されている。コンデンサＣ2の電圧が電圧Ｖ2に充電されていく過程でコンデンサＣ2の電圧が電圧Ｖ1に達すると、コンパレータＣＰ2はこれを検知し（但し、Ｖ2＞Ｖ1）コンパレータＣＰ2の出力信号はＨレベルになる。この出力信号は、コンデンサＣ2の充電を停止するために生成される出力信号Ｖcp2であり、ＲＳ−ＦＦ３２のリセット端子Ｒに入力されている。   In the comparator CP2, the reference voltage of the voltage V1 is input to the inverting input terminal, and the voltage Vc of the capacitor C2 is input to the non-inverting terminal. When the voltage of the capacitor C2 reaches the voltage V1 in the process of charging the voltage of the capacitor C2 to the voltage V2, the comparator CP2 detects this (however, V2> V1), and the output signal of the comparator CP2 becomes H level. This output signal is an output signal Vcp2 generated to stop the charging of the capacitor C2, and is input to the reset terminal R of the RS-FF 32.

ＲＳ−ＦＦ３２はＲＳタイプのフリップフロップで、セット端子Ｓとリセット端子Ｒと出力端子Ｑをもっている。ＲＳ−ＦＦ３２は、セット端子Ｓに入力されるＬＳＯＮ’信号とリセット端子Ｒに入力される出力信号Ｖcp2とに応じて、出力端子Ｑから信号Ｓ1を出力する。   The RS-FF 32 is an RS type flip-flop, and has a set terminal S, a reset terminal R, and an output terminal Q. The RS-FF 32 outputs a signal S1 from the output terminal Q in response to the LSON 'signal input to the set terminal S and the output signal Vcp2 input to the reset terminal R.

ＮＯＲ1は、ＲＳ−ＦＦ３２からの信号Ｓ1とゲート駆動回路２からのＨＳＯＮ信号（＝信号Ｓ3）の論理ＮＯＲをとった信号（＝信号Ｓ2）を出力するもので、信号Ｓ1と信号Ｓ3のどちらもＬレベルのときＨレベルの信号Ｓ2を出力する。   NOR1 outputs a signal (= signal S2) obtained by taking a logical NOR of the signal S1 from the RS-FF 32 and the HSON signal (= signal S3) from the gate drive circuit 2. Both the signal S1 and the signal S3 are output. When the signal is at the L level, the H level signal S2 is output.

次に、制御切替回路３とゲート駆動回路２の動作を、図３に示したタイムシーケンスに従って説明する。
図３には、ＨＳＯＮ信号、ＬＳＯＮ’信号、コンデンサＣ2の電圧Ｖc、コンパレータＣＰ1の非反転入力端子に入力される電圧Ｖ(+)（＝Ｉsns信号の電圧）、コンパレータＣＰ1の出力信号Ｖcp1、同期／非同期切替信号であるＬＳＯＮ信号、コンパレータＣＰ2の出力信号Ｖcp2、スイッチＳＷ1〜ＳＷ3の切替を制御する信号Ｓ1〜Ｓ3が示されている。横軸は時間を示す。 Next, the operations of the control switching circuit 3 and the gate drive circuit 2 will be described according to the time sequence shown in FIG.
FIG. 3 shows the HSON signal, the LSON ′ signal, the voltage Vc of the capacitor C2, the voltage V (+) (= the voltage of the Isns signal) input to the non-inverting input terminal of the comparator CP1, the output signal Vcp1 of the comparator CP1, / LSON signal which is an asynchronous switching signal, output signal Vcp2 of comparator CP2, and signals S1 to S3 for controlling switching of switches SW1 to SW3 are shown. The horizontal axis indicates time.

ＨＳＯＮ信号、ＬＳＯＮ’信号はゲート駆動回路２から制御切替回路３に入力される信号であり、交互にオン、オフを繰り返す信号となっている。このときＨＳＯＮ信号とＬＳＯＮ’信号は、信号のＨレベルが重ならないように、同時にＬレベルとなる期間を経てオン、オフが繰り返されている。すなわち、期間ｔ1〜ｔ2、ｔ3〜ｔ4、ｔ5〜ｔ6、ｔ7〜ｔ8、ｔ9〜ｔ10、ｔ11〜ｔ12、ｔ13〜ｔ14、ｔ15〜ｔ16は、同時にＬレベルとなる期間であり、所謂、デッドタイムを示す。また、ＴaはコンデンサＣ2の充電電圧が電圧Ｖ1以上になっている期間を示している。   The HSON signal and the LSON 'signal are signals that are input from the gate drive circuit 2 to the control switching circuit 3, and are alternately turned on and off. At this time, the HSON signal and the LSON 'signal are repeatedly turned on and off after a period of L level at the same time so that the H levels of the signals do not overlap. That is, the periods t1 to t2, t3 to t4, t5 to t6, t7 to t8, t9 to t10, t11 to t12, t13 to t14, and t15 to t16 are periods that are simultaneously at the L level. Show. Ta represents a period during which the charging voltage of the capacitor C2 is equal to or higher than the voltage V1.

時刻ｔ4、ｔ8、ｔ12、ｔ16のそれぞれの時刻においてＬＳＯＮ’信号がＬレベルからＨレベルに変化すると、ＲＳ−ＦＦ３２の出力端子Ｑの信号Ｓ1はＨレベルとなる。スイッチＳＷ1を制御する信号Ｓ1がＨレベルになるとスイッチＳＷ1はオンしてコンデンサＣ2は電圧Ｖ2に向かって急速に充電される。コンデンサＣ2の充電電圧がコンパレータＣＰ2の反転入力端子に接続された電圧Ｖ1に達すると、コンパレータＣＰ2はこれを検知して出力信号Ｖcp2をＬレベルからＨレベルに変化させる。コンパレータＣＰ2の出力はＲＳ−ＦＦ３２のリセット端子Ｒに入力されているのでＲＳ−ＦＦ３２の出力端子Ｑの信号Ｓ1がＬレベルになる。するとスイッチＳＷ1はオフしてコンデンサＣ2は充電を停止する。このとき、信号Ｓ1は、図示したように、時刻ｔ4、ｔ8、ｔ12、ｔ16の時点で短時間だけＨレベル信号となる。   When the LSON 'signal changes from the L level to the H level at each of the times t4, t8, t12, and t16, the signal S1 at the output terminal Q of the RS-FF 32 becomes the H level. When the signal S1 for controlling the switch SW1 becomes H level, the switch SW1 is turned on and the capacitor C2 is rapidly charged toward the voltage V2. When the charging voltage of the capacitor C2 reaches the voltage V1 connected to the inverting input terminal of the comparator CP2, the comparator CP2 detects this and changes the output signal Vcp2 from L level to H level. Since the output of the comparator CP2 is input to the reset terminal R of the RS-FF 32, the signal S1 of the output terminal Q of the RS-FF 32 becomes L level. Then, the switch SW1 is turned off and the capacitor C2 stops charging. At this time, as shown in the figure, the signal S1 becomes an H level signal only for a short time at times t4, t8, t12, and t16.

信号Ｓ2は、信号Ｓ1と信号Ｓ3の論理ＮＯＲをとった信号であるので、ＨＳＯＮ信号を反転した信号に、Ｈレベル期間に信号Ｓ1を反転したスリット状のＬレベル信号が入った図示されるような信号となる。   Since the signal S2 is a signal obtained by taking the logical NOR of the signals S1 and S3, a signal obtained by inverting the HSON signal and a slit-like L level signal obtained by inverting the signal S1 during the H level period are shown in the figure. Signal.

また、信号Ｓ3は、図示されるように、ＨＳＯＮ信号と同じ信号になっている。   The signal S3 is the same signal as the HSON signal, as shown.

このように、信号Ｓ1、信号Ｓ2、信号Ｓ3のオン期間は重なることなく図に示すごとく変化し、スイッチＳＷ1〜ＳＷ3のオン、オフを制御することができる。   As described above, the ON periods of the signals S1, S2, and S3 change as shown in the figure without overlapping, and the ON / OFF of the switches SW1 to SW3 can be controlled.

信号Ｓ1の信号レベルがＨレベルになり、コンデンサＣ2が電圧Ｖ1に初期状態に充電されるとき、コンデンサＣ2の充電電圧は動作遅れにより電圧Ｖ1よりΔＶだけオーバーシュートすると考えると、時刻ｔ4、ｔ8、ｔ12、ｔ16のそれぞれの時点からコンデンサＣ2が放電して行くときに、コンパレータＣＰ1の出力電圧はΔＶ＞０の期間ＴaだけＨレベルになる。   When the signal level of the signal S1 becomes H level and the capacitor C2 is initially charged to the voltage V1, it is assumed that the charging voltage of the capacitor C2 overshoots by ΔV from the voltage V1 due to the operation delay. When the capacitor C2 is discharged from each time t12 and t16, the output voltage of the comparator CP1 becomes H level only during a period Ta where ΔV> 0.

コンデンサＣ2の電圧Ｖcは、図３に示されるように、時刻ｔ4、ｔ8、ｔ12、ｔ16で瞬時にほぼ電圧Ｖ1まで初期充電され、その後、定電流回路ＣＳの定電流で放電されて行く。したがって、コンデンサＣ2の電圧Ｖcは直線的に降下して行く。この場合、放電期間は、信号Ｓ2がＨレベルの期間であり、時刻ｔ4、ｔ8、ｔ12、ｔ16に続く期間について言えば、ＨＳＯＮ信号がＬレベル期間となっている期間ｔ4〜ｔ6、ｔ8〜ｔ10、ｔ12〜ｔ14、ｔ16〜・・・である。したがって、コンデンサＣ2は、ＨＳＯＮ信号のＬレベル期間が長いほど定電流回路ＣＳによる放電量が多くなり、ＨＳＯＮ信号がＨレベルに立ち上がる時点（時刻ｔ2、ｔ6、ｔ10、ｔ14）でのコンデンサＣ2の電圧はより低い電圧となる。   As shown in FIG. 3, the voltage Vc of the capacitor C2 is initially charged to almost the voltage V1 instantaneously at times t4, t8, t12, and t16, and then discharged with the constant current of the constant current circuit CS. Therefore, the voltage Vc of the capacitor C2 drops linearly. In this case, the discharge period is a period in which the signal S2 is at the H level, and the period following the times t4, t8, t12, and t16 is a period t4 to t6 and t8 to t10 in which the HSON signal is in the L level period. , T12 to t14, t16 to. Therefore, the amount of discharge by the constant current circuit CS increases as the L level period of the HSON signal increases, and the voltage of the capacitor C2 at the time when the HSON signal rises to the H level (time t2, t6, t10, t14). Becomes a lower voltage.

ＨＳＯＮ信号がＨレベルである期間は、信号Ｓ3がＨレベルである期間であるので、スイッチＳＷ3はオン、ＳＷ2はオフとなっている。したがって、コンデンサＣ2は定電流回路ＣＳから切り離されてコンパレータＣＰ1の反転入力端子に接続されている。このときコンデンサＣ2の電圧Ｖcは一定値を保ってコンパレータＣＰ1の反転入力端子に電圧Ｖ（−）として入力されている。そしてコンデンサＣ2の電圧Ｖc（＝電圧Ｖ（−））は、非反転端子に入力された電流検出回路４からの信号Ｉsns（＝電圧Ｖ（＋））と比較される（期間ｔ2〜ｔ3、ｔ6〜ｔ7、ｔ10〜ｔ11、ｔ14〜ｔ15）。   Since the period in which the HSON signal is at the H level is a period in which the signal S3 is at the H level, the switch SW3 is on and the switch SW2 is off. Therefore, the capacitor C2 is disconnected from the constant current circuit CS and connected to the inverting input terminal of the comparator CP1. At this time, the voltage Vc of the capacitor C2 maintains a constant value and is input as the voltage V (−) to the inverting input terminal of the comparator CP1. The voltage Vc (= voltage V (−)) of the capacitor C2 is compared with the signal Isns (= voltage V (+)) from the current detection circuit 4 input to the non-inverting terminal (periods t2 to t3, t6). -T7, t10-t11, t14-t15).

期間ｔ1〜ｔ8はＨＳＯＮ信号のＬレベル期間が短く、期間ｔ2〜ｔ3、ｔ6〜ｔ7でのコンデンサＣ2の電圧Ｖc（＝電圧Ｖ（−））は、コンパレータＣＰ1の非反転端子に入力された電流検出回路４からの信号Ｉsns（＝電圧Ｖ（＋））よりも高い状態なので、コンパレータＣＰ1の出力Ｖcp1はＬレベルのままである。これに対し、期間ｔ8〜ｔ16はＨＳＯＮ信号のＬレベル期間が長く、コンデンサＣ2の電圧Ｖc（＝電圧Ｖ（−））は、コンパレータＣＰ1の非反転端子に入力された電流検出回路４からの信号Ｉsns（＝電圧Ｖ（＋））よりも低い電圧となるので、コンパレータＣＰ1の出力Ｖcp1は、信号Ｉsns（＝電圧Ｖ（＋））がコンデンサＣ2の電圧Ｖc（＝電圧Ｖ（−））を上回る期間（期間ｔa〜ｔ11、ｔb〜ｔ15）、Ｈレベルとなる。   During the period t1 to t8, the L level period of the HSON signal is short, and the voltage Vc (= voltage V (−)) of the capacitor C2 during the periods t2 to t3 and t6 to t7 is the current input to the non-inverting terminal of the comparator CP1. Since the state is higher than the signal Isns (= voltage V (+)) from the detection circuit 4, the output Vcp1 of the comparator CP1 remains at the L level. On the other hand, in the period t8 to t16, the L level period of the HSON signal is long, and the voltage Vc (= voltage V (−)) of the capacitor C2 is a signal from the current detection circuit 4 input to the non-inverting terminal of the comparator CP1. Since the voltage is lower than Isns (= voltage V (+)), the output Vcp1 of the comparator CP1 causes the signal Isns (= voltage V (+)) to exceed the voltage Vc (= voltage V (−)) of the capacitor C2. The period (periods ta to t11, tb to t15) is at the H level.

Ｄ−ＦＦ３１は、コンパレータＣＰ1の出力信号Ｖcp1がデータ端子Ｄに入力され、ＨＳＯＮ信号をＮＯＴ１で反転した信号がクロック端子ＣＫに入力されているので、期間ｔ8〜ｔ16における期間ｔa〜ｔ11、ｔb〜ｔ15においてＨＳＯＮ信号がＨレベルからＬレベルに変化すると（時刻ｔ11）、コンパレータＣＰ1の出力信号Ｖcp1（データ端子Ｄ）がＨレベルなので、出力端子Ｑの信号、すなわちＬＳＯＮ信号がＨレベルになる。これに対し、期間ｔ1〜ｔ8における期間ｔ2〜ｔ3、ｔ6〜ｔ7ではＨＳＯＮ信号がＨレベルからＬレベルに変化しても、コンパレータＣＰ1の出力信号Ｖcp1（データ端子Ｄ）がＬレベルなので、Ｄ−ＦＦ３１の出力端子Ｑの信号、すなわちＬＳＯＮ信号はＬレベルのままである。このＬＳＯＮ信号は、ＬＳＯＮ信号がＨレベルのとき同期整流、ＬＳＯＮ信号がＬレベルのとき非同期整流に切り替えるための信号同期／非同期切替信号となる。すなわち、ゲート駆動回路２のＡＮＤ1の一方の端子に入力されたＬＳＯＮ信号がＨレベルのとき、ローサイドスイッチング素子ＬＳをオン／オフ駆動する（同期整流）。また、ゲート駆動回路２のＡＮＤ1の一方の端子に入力されたＬＳＯＮ信号がＬレベルのとき、ローサイドスイッチング素子ＬＳは駆動が停止される（非同期整流）。   In the D-FF 31, the output signal Vcp1 of the comparator CP1 is input to the data terminal D, and the signal obtained by inverting the HSON signal at NOT1 is input to the clock terminal CK. Therefore, the periods ta to t11, tb to t8 to t16 When the HSON signal changes from the H level to the L level at time t15 (time t11), the output signal Vcp1 (data terminal D) of the comparator CP1 is at the H level, so that the signal at the output terminal Q, that is, the LSON signal becomes the H level. In contrast, in the periods t2 to t3 and t6 to t7 in the periods t1 to t8, even if the HSON signal changes from the H level to the L level, the output signal Vcp1 (data terminal D) of the comparator CP1 is at the L level. The signal at the output terminal Q of the FF 31, that is, the LSON signal remains at the L level. This LSON signal is a signal synchronous / asynchronous switching signal for switching to synchronous rectification when the LSON signal is at the H level and switching to asynchronous rectification when the LSON signal is at the L level. That is, when the LSON signal input to one terminal of AND1 of the gate drive circuit 2 is at H level, the low-side switching element LS is driven on / off (synchronous rectification). Further, when the LSON signal input to one terminal of AND1 of the gate drive circuit 2 is at L level, driving of the low-side switching element LS is stopped (asynchronous rectification).

図２、図３に示した第１の実施形態は、ＬＳＯＮ’信号の立ち上がり時点でコンデンサＣ2を初期値にリセットし、続くＨＳＯＮ信号のオフ期間でコンデンサＣ2を放電するようにし、ＨＳＯＮ信号の立ち上がり時点でのコンデンサＣ2の電圧を比較電圧として保持するものであるが、ＨＳＯＮ信号の立ち下がり時点でコンデンサＣ2を初期値にリセットし、続くＨＳＯＮ信号のオフ期間でコンデンサＣ2を放電するようにし、ＨＳＯＮ信号の立ち上がり時点でのコンデンサＣ2の電圧を比較電圧として保持するようにしてもよい。また、ＬＳＯＮ’信号の立ち上がり時点でコンデンサＣ2を初期値にリセットし、続くＬＳＯＮ’信号のオン期間でコンデンサＣ2を放電するようにし、ＬＳＯＮ’信号の立ち下がり時点でのコンデンサＣ2の電圧を比較電圧として保持するようにしてもよい。また、ＨＳＯＮ信号の立ち下がり時点でコンデンサＣ2を初期値にリセットし、続くＬＳＯＮ’信号のオン期間でコンデンサＣ2を放電するようにし、ＬＳＯＮ’信号の立ち下がり時点でのコンデンサＣ2の電圧を比較電圧として保持するようにしてもよい。これらの変形例は、デッドタイムの誤差の範囲でＨＳＯＮ信号のオフ期間を検出するもので、同期／非同期の切り替え機能として略同等である。これらは、図２に示した回路の多少の変更で実施することができる。   In the first embodiment shown in FIGS. 2 and 3, the capacitor C2 is reset to the initial value at the rise time of the LSON 'signal, and the capacitor C2 is discharged in the subsequent off period of the HSON signal. The voltage of the capacitor C2 at the time is held as a comparison voltage, but the capacitor C2 is reset to the initial value at the time of falling of the HSON signal, and the capacitor C2 is discharged in the subsequent off period of the HSON signal. The voltage of the capacitor C2 at the time of signal rise may be held as a comparison voltage. Also, the capacitor C2 is reset to the initial value when the LSON 'signal rises, and the capacitor C2 is discharged during the subsequent ON period of the LSON' signal, and the voltage of the capacitor C2 when the LSON 'signal falls is compared with the comparison voltage. You may make it hold | maintain as. Also, the capacitor C2 is reset to the initial value when the HSON signal falls, and the capacitor C2 is discharged during the subsequent ON period of the LSON 'signal. The voltage of the capacitor C2 when the LSON' signal falls is compared with the comparison voltage. You may make it hold | maintain as. These modifications detect the OFF period of the HSON signal within the range of the dead time error, and are substantially equivalent as a synchronous / asynchronous switching function. These can be implemented with some modifications of the circuit shown in FIG.

従来技術１は、ハイサイドスイッチング素子ＬＳのデューティ比を使って同期／非同期の切り替えを行っていた。また、従来技術１は負荷電流の大きさを考慮していない。一方、本実施形態によれば、ハイサイドスイッチング素子ＨＳのオフ期間の絶対値、あるいはデッドタイムの差はあるが、ローサイドスイッチング素子ＬＳのオン期間の絶対値などを検出し、また、本実施形態によれば負荷電流の大きさも考慮して同期／非同期の切り替えを行うため、制御周波数によらず、同期／非同期のより最適な切り替えを行うことができる。従って、本実施形態によれば、ＤＣ−ＤＣコンバータの変換効率が改善される。   The prior art 1 performs synchronous / asynchronous switching using the duty ratio of the high-side switching element LS. Moreover, the prior art 1 does not consider the magnitude of the load current. On the other hand, according to the present embodiment, the absolute value of the off period of the high-side switching element HS or the dead time is detected, but the absolute value of the on-period of the low-side switching element LS is detected. Accordingly, since synchronous / asynchronous switching is performed in consideration of the magnitude of the load current, synchronous / asynchronous more optimal switching can be performed regardless of the control frequency. Therefore, according to this embodiment, the conversion efficiency of the DC-DC converter is improved.

（第２の実施形態）
次に、本発明による第２の実施形態を、図４〜図５を参照して具体的に説明する。
本実施形態のＤＣ−ＤＣコンバータ１の回路構成において、第１の実施形態ではアナログ回路で構成した制御切替回路３を用いたが、本第２の実施形態ではデジタル回路で構成した制御切替回路６に置き換えた点が異なっている。その他の構成は第１の実施形態と同じであるので、本実施形態の説明は、主に制御切替回路６の構成とその動作について説明する。 (Second Embodiment)
Next, a second embodiment according to the present invention will be specifically described with reference to FIGS.
In the circuit configuration of the DC-DC converter 1 of the present embodiment, the control switching circuit 3 configured by an analog circuit is used in the first embodiment, but the control switching circuit 6 configured by a digital circuit is used in the second embodiment. The point of replacing with is different. Since the other configuration is the same as that of the first embodiment, the description of this embodiment will mainly describe the configuration and operation of the control switching circuit 6.

スイッチング素子のオフ時間を監視するために、上記第１の実施形態ではハイサイドスイッチング素子ＨＳのオフの期間にコンデンサＣ2を定電流で放電して、このコンデンサＣ2の端子電圧としてオフ時間の情報を保持するようにした。これに対し、本実施形態では、ハイサイドスイッチング素子ＨＳのオフの期間にカウンタ回路６２をクロック信号によりカウントダウンし、このカウンタ回路６２のカウント値としてオフ時間の情報を保持するようにしたものである。そして、このカウント値をＤ−Ａ変換器６３でデジタルからアナログに変換したアナログ値（＝コンパレータＣＰ3の反転入力電圧Ｖ（−））が、電流検出回路４からの信号Ｉsns（＝コンパレータＣＰ3の非反転入力電圧Ｖ（＋））と比較され、電圧Ｖ（＋）が電圧Ｖ（−）を超えないときはＤＣ−ＤＣコンバータ１を非同期整流として動作させ、電圧Ｖ（＋）が電圧Ｖ（−）を超えたときＤＣ−ＤＣコンバータ１を同期整流として動作させるようにしたものである。これによりオフ時間の絶対値と、このときの負荷電流と、に基づき同期／非同期の切り替えを行うことができる。   In order to monitor the off time of the switching element, in the first embodiment, the capacitor C2 is discharged with a constant current during the off period of the high side switching element HS, and the information of the off time is used as the terminal voltage of the capacitor C2. I tried to keep it. On the other hand, in the present embodiment, the counter circuit 62 is counted down by the clock signal while the high-side switching element HS is off, and the off-time information is held as the count value of the counter circuit 62. . An analog value obtained by converting the count value from digital to analog by the DA converter 63 (= inverted input voltage V (−) of the comparator CP3) is a signal Isns from the current detection circuit 4 (= non-comparison of the comparator CP3). When the voltage V (+) does not exceed the voltage V (−), the DC-DC converter 1 is operated as asynchronous rectification, and the voltage V (+) is compared with the voltage V (−). ), The DC-DC converter 1 is operated as synchronous rectification. Accordingly, synchronous / asynchronous switching can be performed based on the absolute value of the off time and the load current at this time.

図４は、制御切替回路６とゲート駆動回路２の詳細な構成を示したものである。ゲート駆動回路２については、第１の実施形態と同じであるので、詳細説明は省略する。   FIG. 4 shows the detailed configuration of the control switching circuit 6 and the gate drive circuit 2. Since the gate drive circuit 2 is the same as that of the first embodiment, detailed description thereof is omitted.

制御切替回路６は、ゲート駆動回路２からＨＳＯＮ信号とＬＳＯＮ’信号とを入力し、更に、電流検出回路４からＩsns信号を入力して、これらの信号を基に同期整流と非同期整流を切り替えるための同期／非同期切替信号であるＬＳＯＮ信号を生成する。なお、制御切替回路６は、スイッチング制御回路５からＨＳＯＮ信号とＬＳＯＮ’信号とを入力されるように構成しても良い。   The control switching circuit 6 receives the HSON signal and the LSON ′ signal from the gate drive circuit 2 and further receives the Isns signal from the current detection circuit 4 to switch between synchronous rectification and asynchronous rectification based on these signals. LSON signal which is a synchronous / asynchronous switching signal is generated. The control switching circuit 6 may be configured to receive the HSON signal and the LSON ′ signal from the switching control circuit 5.

制御切替回路６は、カウンタ回路６２と、Ｄ−Ａ変換器６３と、コンパレータＣＰ3と、Ｄ−ＦＦ回路６１と、クロック発生器６４と、アンド回路ＡＮＤ2と、インバータ回路ＮＯＴ2と、抵抗Ｒ1を備えている。カウンタ回路６２は、反転出力端子−Ｑ1〜−Ｑnの信号がリセット信号Ｒにより初期値にリセットされ、ハイサイドスイッチング素子ＨＳのオフの期間において、リセットされた初期値からクロック信号によりカウントダウンされる。Ｄ−Ａ変換器６３は、このカウンタ回路６２の出力をデジタル／アナログ変換する。コンパレータＣＰ3は、電流検出回路４から入力されたＩsns信号（＝電圧Ｖ（＋））とＤ−Ａ変換器６３の出力（＝電圧Ｖ（−））を比較し、Ｖ（＋）＞Ｖ（−）のときＨレベル、Ｖ（＋）＜Ｖ（−）のときＬレベルの信号を出力する。Ｄ−ＦＦ回路６１は、データ端子ＤにコンパレータＣＰ3の出力が入力され、クロック端子ＣＫの入力信号がＬレベルからＨレベルに変化する立ち上がり時点で、データ端子Ｄの信号レベルを出力端子Ｑに出力する。クロック発生器６４は、カウンタ回路６２にアンド回路ＡＮＤ2を介してクロック信号を供給する。インバータ回路ＮＯＴ2は、ゲート駆動回路２からのＨＳＯＮ信号を反転して出力する。アンド回路ＡＮＤ2は、クロック発生器６４からのクロック信号とインバータ回路ＮＯＴ2の出力信号の論理ＡＮＤをとりカウンタ回路６２のクロック端子ＣＫに出力する。抵抗Ｒ1は、電流検出回路４から入力されるＩsns信号を電圧信号に変換する。 The control switching circuit 6 includes a counter circuit 62, a DA converter 63, a comparator CP3, a D-FF circuit 61, a clock generator 64, an AND circuit AND2, an inverter circuit NOT2, and a resistor R1. ing. The counter circuit 62, the inverted output terminal - Q1~ - Qn signal is reset to the initial value by a reset signal R, the high-side switching element OFF period of HS, is counted down by a clock signal from the reset initial value. The DA converter 63 performs digital / analog conversion on the output of the counter circuit 62. The comparator CP3 compares the Isns signal (= voltage V (+)) input from the current detection circuit 4 with the output (= voltage V (−)) of the DA converter 63, and V (+)> V ( A signal of H level is output when −), and an L level signal is output when V (+) <V (−). The D-FF circuit 61 outputs the signal level of the data terminal D to the output terminal Q at the rising point when the output of the comparator CP3 is input to the data terminal D and the input signal of the clock terminal CK changes from L level to H level. To do. The clock generator 64 supplies a clock signal to the counter circuit 62 via the AND circuit AND2. The inverter circuit NOT2 inverts and outputs the HSON signal from the gate drive circuit 2. The AND circuit AND2 takes a logical AND of the clock signal from the clock generator 64 and the output signal of the inverter circuit NOT2 and outputs it to the clock terminal CK of the counter circuit 62. The resistor R1 converts the Isns signal input from the current detection circuit 4 into a voltage signal.

カウンタ回路６２は、リセット端子Ｒにゲート駆動回路２からＬＳＯＮ’信号が入力され、そのＬＳＯＮ’信号がＬレベルからＨレベルに変化する立ち上がり時点で反転出力端子−Ｑ1〜−Ｑnの信号が最大値Ｈ、・・・、Ｈにリセットされる。その後、アンド回路ＡＮＤ2を介して入力されるクロック発生器６４からのクロック信号によりカウントダウンされる。カウンタ回路６２はＨＳＯＮ信号がＬレベルのときに出力をカウントダウンする。 Counter circuit 62 'is input signal, its LSON' LSON from the gate drive circuit 2 to the reset terminal R signal inverted output terminal at the rising time of changes from L level to H level - Q1~ - signal Qn is the maximum value Reset to H,... Thereafter, it is counted down by the clock signal from the clock generator 64 input via the AND circuit AND2. The counter circuit 62 counts down the output when the HSON signal is at L level.

カウンタ回路６２の反転出力端子−Ｑ1〜−Ｑnの信号はＤ−Ａ変換器６３に入力されてデジタル信号からアナログ信号に変換される。カウンタ回路６２がリセットされて反転出力端子−Ｑ1〜−Ｑnの信号が最大値のＨ、・・・、Ｈになったとき、Ｄ−Ａ変換器６３の出力は第１の実施の形態における初期値Ｖ1に相当する電圧（本実施の形態でもＶ1とする）になる。Ｄ−Ａ変換器６３の出力はクロック信号によりカウントダウンされると、直線的にその出力電圧は低下する。 Inverting output terminal of the counter circuit 62 - Q1~ - signal Qn is converted is input to the D-A converter 63 from a digital signal to an analog signal. Counter circuit 62 is reset by the inverted output terminal - Q1~ - H signals Qn maximum value, ..., when it becomes H, the output of the D-A converter 63 is initially in the first embodiment The voltage corresponds to the value V1 (also referred to as V1 in this embodiment). When the output of the DA converter 63 is counted down by the clock signal, the output voltage decreases linearly.

このようにして生成されたＤ−Ａ変換器６３の出力は、コンパレータＣＰ3の反転入力端子に電圧Ｖ（−）として入力され、一方、電流検出回路４から入力されたＩsns信号がコンパレータＣＰ3の非反転入力端子に電圧Ｖ（＋）として入力され、コンパレータＣＰ3により電圧Ｖ（−）と電圧（Ｖ（＋））が比較される。そして、電圧Ｖ（−）＞電圧（Ｖ（＋））のときコンパレータＣＰ3の出力はＬレベルとなり、電圧Ｖ（−）＜電圧（Ｖ（＋））のときコンパレータＣＰ3の出力はＨレベルとなる。   The output of the DA converter 63 generated in this way is input as the voltage V (−) to the inverting input terminal of the comparator CP3, while the Isns signal input from the current detection circuit 4 is not applied to the comparator CP3. The voltage V (+) is input to the inverting input terminal, and the voltage V (−) and the voltage (V (+)) are compared by the comparator CP3. When the voltage V (−)> voltage (V (+)), the output of the comparator CP3 becomes L level, and when the voltage V (−) <voltage (V (+)), the output of the comparator CP3 becomes H level. .

コンパレータＣＰ3の出力はＤ−ＦＦ６１のデータ端子Ｄに入力され、また、ゲート駆動回路２からのＨＳＯＮ信号をインバータ回路ＮＯＴ2で反転したＨＳＯＦＦ信号が、Ｄ−ＦＦ６１のクロック端子ＣＫに入力されるので、Ｄ−ＦＦ６１は、ＨＳＯＦＦ信号がＬレベルからＨレベルに立ち上がった時点でデータ端子Ｄに入力されたコンパレータＣＰ3の出力レベルを出力端子ＱにＬＳＯＮ信号として出力する。   Since the output of the comparator CP3 is input to the data terminal D of the D-FF 61, and the HSOFF signal obtained by inverting the HSON signal from the gate drive circuit 2 by the inverter circuit NOT2 is input to the clock terminal CK of the D-FF 61. The D-FF 61 outputs the output level of the comparator CP3 input to the data terminal D as the LSON signal to the output terminal Q when the HSOFF signal rises from the L level to the H level.

図５は、制御切替回路６とゲート駆動回路２の動作を示すタイムシーケンスである。
図５には、ＨＳＯＮ信号、ＬＳＯＮ’信号、ＨＳＯＮ信号をインバータ回路ＮＯＴ2で反転したＨＳＯＦＦ信号、Ｄ−Ａ変換器６３の出力信号でありコンパレータＣＰ3の反転入力端子の電圧Ｖ（−）、コンパレータＣＰ3の非反転入力端子の電圧Ｖ(+)（＝電流検出回路４から入力されたＩsns信号の電圧）、コンパレータＣＰ3の出力信号Ｖcp3、同期／非同期切替信号であるＬＳＯＮ信号が示されている。横軸は時間を示す。 FIG. 5 is a time sequence showing the operation of the control switching circuit 6 and the gate drive circuit 2.
FIG. 5 shows the HSON signal, the LSON ′ signal, the HSOFF signal obtained by inverting the HSON signal by the inverter circuit NOT2, the output signal of the DA converter 63, the voltage V (−) at the inverting input terminal of the comparator CP3, and the comparator CP3. The voltage V (+) at the non-inverting input terminal (= the voltage of the Isns signal input from the current detection circuit 4), the output signal Vcp3 of the comparator CP3, and the LSON signal which is a synchronous / asynchronous switching signal are shown. The horizontal axis indicates time.

ＨＳＯＮ信号、ＬＳＯＮ’信号はゲート駆動回路２から入力される信号であり、交互にオン、オフを繰り返す信号となっている。このときＨＳＯＮ信号、ＬＳＯＮ’信号は、Ｈレベル信号が重ならないように同時にＬレベルとなる期間を経てオン、オフが繰り返されている。すなわち、期間ｔ1〜ｔ2、期間ｔ3〜ｔ4、期間ｔ5〜ｔ6、期間ｔ7〜ｔ8、期間ｔ9〜ｔ10、期間ｔ11〜ｔ12、期間ｔ13〜ｔ14、期間ｔ15〜ｔ16は、同時にＬレベルとなる期間であり、所謂、デッドタイムを示す。   The HSON signal and the LSON 'signal are signals input from the gate drive circuit 2 and are alternately turned on and off. At this time, the HSON signal and the LSON 'signal are repeatedly turned on and off through a period of L level at the same time so that the H level signal does not overlap. That is, the period t1 to t2, the period t3 to t4, the period t5 to t6, the period t7 to t8, the period t9 to t10, the period t11 to t12, the period t13 to t14, and the period t15 to t16 are periods that are simultaneously at the L level. Yes, so-called dead time.

ＬＳＯＮ’信号はカウンタ回路６２のリセット端子Ｒに入力されているので、時刻ｔ4、ｔ8、ｔ12、ｔ16でＬＳＯＮ’信号がＬレベルからＨレベルに立ちあがる時点で、カウンタ回路６２の反転出力端子−Ｑ1〜−Ｑnの信号は最大値Ｈ、・・・、Ｈにリセットされ、これにより、カウンタ回路６２の反転出力端子−Ｑ1〜−Ｑnの信号を入力しているＤ−Ａ変換器６３の出力は電圧Ｖ1にリセットされる。 'Since the signal is input to reset terminal R of counter circuit 62, time t4, t8, t12, LSON at t16' LSON signal upon rises from L level into H level, the inverted output terminal of the counter circuit 62 - Q1 ~ - signal Qn is reset maximum value H, · · ·, to H, thereby, the inverted output terminal of the counter circuit 62 - Q1～ - output of D-a converter 63 which inputs signals Qn is Reset to voltage V1.

期間ｔ3〜ｔ6、ｔ7〜ｔ10、ｔ11〜ｔ14はＨＳＯＦＦ信号がＨレベルなので、カウンタ回路６２の反転出力端子−Ｑ1〜−Ｑnの信号はリセットされた最大値Ｈ、・・・、Ｈからカウントダウンされて行く。これに伴い、Ｄ−Ａ変換器６３の出力は電圧Ｖ1から直線的に低下していく。 Period t3~t6, t7~t10, t11~t14 since HSOFF signal is H level, the inverted output terminal of the counter circuit 62 - Q1~ - signal Qn is counted down maximum H is reset, ..., from the H Go. Along with this, the output of the DA converter 63 decreases linearly from the voltage V1.

期間ｔ2〜ｔ3、ｔ6〜ｔ7、ｔ10〜ｔ11、ｔ14〜ｔ15は、ＨＳＯＦＦ信号がＬレベルになるので、カウンタ回路６２はカウントを停止する。これに伴い、Ｄ−Ａ変換器６３の出力は一定値を保つ。Ｄ−Ａ変換器６３の出力はコンパレータＣＰ3の反転入力端子に電圧Ｖ（−）として入力されおり、一方、電流検出回路４から入力されるＩsns信号が非反転端子に電圧Ｖ（＋）として入力されているので、これら電圧Ｖ（＋）と電圧Ｖ（−）が比較される。   In the periods t2 to t3, t6 to t7, t10 to t11, and t14 to t15, the HSOFF signal becomes L level, so the counter circuit 62 stops counting. Along with this, the output of the DA converter 63 maintains a constant value. The output of the DA converter 63 is input to the inverting input terminal of the comparator CP3 as the voltage V (−), while the Isns signal input from the current detection circuit 4 is input to the non-inverting terminal as the voltage V (+). Therefore, the voltage V (+) and the voltage V (−) are compared.

期間ｔ1〜ｔ8はＨＳＯＮ信号のＬレベル期間が短く、コンパレータＣＰ3の非反転端子に入力された電圧Ｖ（−）は、非反転端子に入力される電流検出回路４のＩsns信号（電圧Ｖ（＋））よりも高い状態なのでコンパレータＣＰ3の出力Ｖcp3はＬレベルのままである。これに対し期間ｔ8〜ｔ16は、ＨＳＯＮ信号のＬレベル期間が長く、信号Ｉsns（＝Ｖ（＋））が電圧（＝Ｖ（−））を上回る期間（期間ｔa〜ｔ11、ｔb〜ｔ15）、コンパレータＣＰ3の出力Ｖcp3はＨレベルとなる。
期間ｔa〜ｔ11、ｔb〜ｔ15においてＨＳＯＦＦ信号がＬレベルからＨレベルに変化すると（時刻ｔ11）、Ｄ−ＦＦ６１の出力端子Ｑの信号であるＬＳＯＮ信号はＨレベルになる。これに対し、期間ｔ1〜ｔ8における期間ｔ2〜ｔ3、ｔ6〜ｔ7ではＬＳＯＮ信号はＬレベルのままである。このＬＳＯＮ信号は、ＬＳＯＮ信号がＨレベルのとき同期整流、ＬＳＯＮ信号がＬレベルのとき非同期整流に切り替えるための信号同期／非同期切替信号となる。すなわち、ゲート駆動回路２のアンド回路ＡＮＤ2の一方の端子に入力されたＬＳＯＮ信号がＨレベルのとき、ローサイドスイッチング素子ＬＳをオン／オフ駆動する（同期整流）。また、ゲート駆動回路２のＡＮＤ1の一方の端子に入力されたＬＳＯＮ信号がＬレベルのとき、ローサイドスイッチング素子ＬＳは駆動が停止される（非同期整流）。 In the period t1 to t8, the L level period of the HSON signal is short, and the voltage V (−) input to the non-inverting terminal of the comparator CP3 is the Isns signal (voltage V (+) of the current detection circuit 4 input to the non-inverting terminal. )), The output Vcp3 of the comparator CP3 remains at the L level. On the other hand, in the period t8 to t16, the L level period of the HSON signal is long and the signal Isns (= V (+)) exceeds the voltage (= V (−)) (periods ta to t11, tb to t15). The output Vcp3 of the comparator CP3 becomes H level.
When the HSOFF signal changes from the L level to the H level in the periods ta to t11 and tb to t15 (time t11), the LSON signal that is the signal at the output terminal Q of the D-FF 61 becomes the H level. On the other hand, in the periods t2 to t3 and t6 to t7 in the periods t1 to t8, the LSON signal remains at the L level. This LSON signal is a signal synchronous / asynchronous switching signal for switching to synchronous rectification when the LSON signal is at the H level and switching to asynchronous rectification when the LSON signal is at the L level. That is, when the LSON signal input to one terminal of the AND circuit AND2 of the gate drive circuit 2 is at the H level, the low-side switching element LS is driven on / off (synchronous rectification). Further, when the LSON signal input to one terminal of AND1 of the gate drive circuit 2 is at L level, driving of the low-side switching element LS is stopped (asynchronous rectification).

図４、図５に示した第２の実施形態は、ＬＳＯＮ’信号の立ち上がり時点でカウンタ回路６２を最大値にリセットし、続くＨＳＯＮ信号のオフ期間でカウンタ回路６２をカウントダウンし、カウンタ回路６２の出力をＤ−Ａ変換器６３でアナログ値に変換し、ＨＳＯＮ信号の立ち上がり時点でのＤ−Ａ変換器６３のアナログ値を比較電圧として保持するものであるが、ＨＳＯＮ信号の立ち下がり時点でカウンタ回路６２を最大値にリセットし、続くＨＳＯＮ信号のオフ期間でカウンタ回路６２をカウントダウンし、カウンタ回路６２の出力をＤ−Ａ変換器でアナログ値に変換し、ＨＳＯＮ信号の立ち上がり時点でのＤ−Ａ変換器６３のアナログ値を比較電圧として保持するようにしてもよい。また、ＬＳＯＮ’信号の立ち上がり時点でカウンタ回路６２を最大値にリセットし、続くＬＳＯＮ’信号のオン期間でカウンタ回路６２をカウントダウンし、カウンタ回路６２の出力をＤ−Ａ変換器でアナログ値に変換し、ＬＳＯＮ’信号の立ち下がり時点でのＤ−Ａ変換器でアナログ値を比較電圧として保持するようにしてもよい。また、ＨＳＯＮ信号の立ち下がり時点でカウンタ回路６２を最大値にリセットし、続くＬＳＯＮ’信号のオン期間でカウンタ回路６２をカウントダウンし、カウンタ回路６２の出力をＤ−Ａ変換器でアナログ値に変換し、ＬＳＯＮ’信号の立ち下がり時点でのＤ−Ａ変換器でアナログ値を比較電圧として保持するようにしてもよい。これらの変形例は、デッドタイムの誤差の範囲でＨＳＯＮ信号のオフ期間を検出するもので、同期／非同期の切り替え機能として略同等である。これらは、図２に示した回路の多少の変更で実施することができる。   In the second embodiment shown in FIGS. 4 and 5, the counter circuit 62 is reset to the maximum value when the LSON ′ signal rises, and the counter circuit 62 is counted down during the subsequent off period of the HSON signal. The output is converted to an analog value by the DA converter 63, and the analog value of the DA converter 63 at the time of rising of the HSON signal is held as a comparison voltage. The circuit 62 is reset to the maximum value, the counter circuit 62 is counted down in the subsequent off period of the HSON signal, the output of the counter circuit 62 is converted to an analog value by the DA converter, and the D− at the rising edge of the HSON signal The analog value of the A converter 63 may be held as a comparison voltage. Also, the counter circuit 62 is reset to the maximum value when the LSON ′ signal rises, the counter circuit 62 is counted down during the subsequent ON period of the LSON ′ signal, and the output of the counter circuit 62 is converted to an analog value by the DA converter. Alternatively, an analog value may be held as a comparison voltage by a DA converter at the time when the LSON ′ signal falls. Also, the counter circuit 62 is reset to the maximum value when the HSON signal falls, and the counter circuit 62 is counted down during the subsequent ON period of the LSON 'signal, and the output of the counter circuit 62 is converted to an analog value by the DA converter. Alternatively, an analog value may be held as a comparison voltage by a DA converter at the time when the LSON ′ signal falls. These modifications detect the OFF period of the HSON signal within the range of the dead time error, and are substantially equivalent as a synchronous / asynchronous switching function. These can be implemented with some modifications of the circuit shown in FIG.

本実施形態によれば、ハイサイドスイッチング素子ＨＳのオフ期間の絶対値、あるいはデッドタイムの差はあるが、ローサイドスイッチング素子ＬＳのオン期間の絶対値などを検出し、また、本実施形態によれば負荷電流の大きさも考慮して同期／非同期の切り替えを行うため、制御周波数によらず、同期／非同期のより最適な切り替えを行うことができる。従って、本実施形態によれば、ＤＣ−ＤＣコンバータの変換効率が改善される。   According to the present embodiment, the absolute value of the off-period of the high-side switching element HS or the difference in dead time is detected, but the absolute value of the on-period of the low-side switching element LS is detected. For example, since synchronous / asynchronous switching is performed in consideration of the magnitude of the load current, more optimal synchronous / asynchronous switching can be performed regardless of the control frequency. Therefore, according to this embodiment, the conversion efficiency of the DC-DC converter is improved.

また、本実施の形態によれば、デジタル的に回路を構成でき、アナログ回路で問題となるオフセットの調整や温度による特性変化などをなくすことができ、パルス幅の検出をより正確に行うことができる。   In addition, according to the present embodiment, the circuit can be configured digitally, the offset adjustment and the characteristic change due to temperature, which are problems in the analog circuit, can be eliminated, and the pulse width can be detected more accurately. it can.

（第３の実施形態）
次に、本発明による第３の実施形態を、図６を参照して具体的に説明する。 (Third embodiment)
Next, a third embodiment according to the present invention will be specifically described with reference to FIG.

本実施形態は、第２の実施形態において、コンパレータＣＰ3とＤ−ＦＦ６１の部分を、同期／非同期切替判定回路７１で置き換えたものである。その他の構成は第２の実施形態と同じである。同期／非同期切替判定回路７１はＤＳＰ（デジタル・シグナル・プロッセサ）、あるいはマイクロコンピュータを用いて構成することができる。
ここで、同期／非同期切替判定回路７１の判定ロジックについて説明する。 In this embodiment, the comparator CP3 and the D-FF 61 are replaced with a synchronous / asynchronous switching determination circuit 71 in the second embodiment. Other configurations are the same as those of the second embodiment. The synchronous / asynchronous switching determination circuit 71 can be configured using a DSP (digital signal processor) or a microcomputer.
Here, the determination logic of the synchronous / asynchronous switching determination circuit 71 will be described.

同期整流時に生じる電力損失と非同期整流時に生じる電力損失を検討してみると、次のようになる。すなわち、同期整流時には、ローサイドスイッチング素子に「オン抵抗Ｒonによる電力損失Ｒon×Ｉo2×Ｔoff／Ｔ」と、「ゲート駆動回路のドライブ損失Ｖg×Ｑg／Ｔ」との和の電力損失が生じる。一方、非同期整流時には、整流用のダイオードに「順電圧降下による電力損失ＶF×Ｉo×Ｔoff／Ｔ」が生じる。
但し、Ｒonはローサイドスイッチング素子のオン抵抗、Ｉoは負荷電流、Ｔoffはハイサイドスイッチング素子のオフ期間、Ｔはスイッチング周期、Ｖgはローサイドスイッチング素子のゲート電圧、Ｑgはゲート電圧Ｖgとローサイドスイッチング素子のゲート容量Ｃgの積、ＶFは非同期整流用ダイオードの順電圧降下を示している。
したがって、同期整流時にローサイドスイッチング素子に生じる「オン抵抗Ｒonによる電力損失Ｒon×Ｉo2×Ｔoff／Ｔ」と、「ゲート駆動回路のドライブ損失Ｖg×Ｑg／Ｔ」との和の電力損失が、非同期整流時にダイオードに生じる「順電圧降下による電力損失ＶF×Ｉo×Ｔoff／Ｔ」より大きくなるとき非同期整流に切り替え、小さくなるとき同期整流に切り替えると、電力損失を低減できることが分かる。
すなわち、次の（１）式の条件を満たしたとき非同期整流に切り替え、満たさないとき同期整流に切り替えると電力損失を低減できる。
（Ｒon×Ｉo2×Ｔoff／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔoff／Ｔ）＞０
・・・・（１）
あるいは、デッドタイムの差はあるが、ハイサイドスイッチング素子のオフ期間Ｔoffをローサイドスイッチング素子のオン期間Ｔlsonに代えた次の（２）式の条件を満たしたとき非同期整流に切り替え、満たさないとき同期整流に切り替えると電力損失を低減できる。
（Ｒon×Ｉo2×Ｔlson／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔlson／Ｔ）＞０
・・・・（２） The power loss that occurs during synchronous rectification and the power loss that occurs during asynchronous rectification are considered as follows. That is, at the time of synchronous rectification, a power loss of the sum of “power loss Ron × Io 2 × Toff / T due to on-resistance Ron” and “drive loss Vg × Qg / T of the gate drive circuit” occurs in the low-side switching element. On the other hand, during asynchronous rectification, “power loss VF × Io × Toff / T due to forward voltage drop” occurs in the rectifying diode.
Where Ron is the on-resistance of the low-side switching element, Io is the load current, Toff is the off-period of the high-side switching element, T is the switching period, Vg is the gate voltage of the low-side switching element, Qg is the gate voltage Vg and the low-side switching element The product of the gate capacitance Cg, VF, indicates the forward voltage drop of the asynchronous rectifying diode.
Therefore, the sum of the power loss of “power loss Ron × Io 2 × Toff / T due to on-resistance Ron” and “drive loss Vg × Qg / T of the gate drive circuit” generated in the low-side switching element during synchronous rectification is asynchronous. It can be seen that power loss can be reduced by switching to asynchronous rectification when larger than “power loss VF × Io × Toff / T due to forward voltage drop” generated in the diode during rectification and switching to synchronous rectification when smaller.
That is, power loss can be reduced by switching to asynchronous rectification when the condition of the following equation (1) is satisfied and switching to synchronous rectification when the condition is not satisfied.
(Ron × Io 2 × Toff / T) + (Vg × Qg / T) − (VF × Io × Toff / T)> 0
(1)
Alternatively, although there is a difference in dead time, switching to asynchronous rectification is performed when the following equation (2) is satisfied, in which the off period Toff of the high-side switching element is replaced with the on-period Tlson of the low-side switching element; Switching to rectification can reduce power loss.
(Ron × Io 2 × Tlson / T) + (Vg × Qg / T) − (VF × Io × Tlson / T)> 0
(2)

同期／非同期切替判定回路７１は、電流検出回路４からのＩsns信号、Ｄ−Ａ変換器６３の出力信号、およびＨＳＯＦＦ信号（ＨＳＯＮ信号でも良い）を入力し、上に述べた（１）式、あるいは（２）式を演算し、同期／非同期切替信号であるＬＳＯＮ信号を出力する。   The synchronous / asynchronous switching determination circuit 71 receives the Isns signal from the current detection circuit 4, the output signal of the DA converter 63, and the HSOFF signal (or may be an HSON signal). Alternatively, the equation (2) is calculated and an LSON signal that is a synchronous / asynchronous switching signal is output.

ＨＳＯＦＦ信号のＨレベル期間における電流検出回路４からのＩsns信号は、図５のＶ（＋）波形に示すように負荷電流に対応する信号となっている。また、ＨＳＯＦＦ信号のＨレベル期間におけるＤ−Ａ変換器６３の出力信号は、図５のＶ（−）波形に示すようにハイサイドスイッチング素子ＨＳのオフ期間に比例して小さくなる信号となっている。したがって、ＨＳＯＦＦ信号のＨレベル期間における電流検出回路４からのＩsns信号とＤ−Ａ変換器６３の出力信号をサンプリングして、（１）式、あるいは（２）式の成立関係を演算することができる。ＬＳＯＮ信号は（１）式、あるいは（２）式の関係が成立したときＬレベルのＬＳＯＮ信号（非同期整流）として出力され、（１）式、あるいは（２）式の関係が成立しないときＨレベルのＬＳＯＮ信号（同期整流）として出力される。   The Isns signal from the current detection circuit 4 during the H level period of the HSOFF signal is a signal corresponding to the load current as shown by the V (+) waveform in FIG. Further, the output signal of the DA converter 63 during the H level period of the HSOFF signal becomes a signal that becomes smaller in proportion to the off period of the high side switching element HS as shown by the V (−) waveform in FIG. Yes. Therefore, it is possible to sample the Isns signal from the current detection circuit 4 and the output signal of the DA converter 63 during the H level period of the HSOFF signal, and calculate the establishment relationship of the expression (1) or (2). it can. The LSON signal is output as an L level LSON signal (asynchronous rectification) when the relationship of equation (1) or (2) is established, and is H level when the relationship of equation (1) or (2) is not established. LSON signal (synchronous rectification).

ここで、ローサイドスイッチング素子のオン抵抗Ｒon、ローサイドスイッチング素子のゲート電圧Ｖg、ゲート電圧Ｖgとローサイドスイッチング素子のゲート容量Ｃgの積Ｑg、非同期整流用ダイオードの順電圧降下ＶFは、所定の定数として設定することができる。また、負荷電流Ｉoは電流検出回路４からのＩsns信号に基づいて決定でき、スイッチング周期Ｔとハイサイドスイッチング素子のオフ期間ＴoffはＨＳＯＦＦ信号から決定することができる。   Here, the on-resistance Ron of the low-side switching element, the gate voltage Vg of the low-side switching element, the product Qg of the gate voltage Vg and the gate capacitance Cg of the low-side switching element, and the forward voltage drop VF of the asynchronous rectifying diode are set as predetermined constants. can do. Further, the load current Io can be determined based on the Isns signal from the current detection circuit 4, and the switching period T and the off period Toff of the high side switching element can be determined from the HSOFF signal.

本実施形態でも第１〜第２の実施形態と同様に、スイッチング素子のオフ時間の絶対値、及び負荷電流の大きさを検出し、同期／非同期の切り替えを行うことができる。また、本実施の形態によれば、第２の実施形態と同様にデジタル的に回路を構成でき、アナログ回路で問題となるオフセットの調整や温度による特性変化などをなくすことができ、パルス幅の検出をより正確に行うことができる。更に、本実施形態によれば、ローサイドスイッチング素子のオン抵抗Ｒon、ローサイドスイッチング素子のゲート電圧Ｖg、ゲート電圧Ｖgとローサイドスイッチング素子のゲート容量Ｃgの積Ｑg、非同期整流用ダイオードの順電圧降下ＶF、負荷電流Ｉo、スイッチング周期Ｔ、ハイサイドスイッチング素子のオフ期間Ｔoffの全てを用いて、電力損失を正確に評価でき、より効率を向上させることができる。なお、第３の実施形態でも、ＨＳＯＮ信号のオフ期間を検出するものとして、第１、第２の実施形態と同様に、デッドタイムの誤差の範囲でＨＳＯＮ信号のオフ期間を検出する変形例を考えることができる。   Similarly to the first and second embodiments, the present embodiment can detect the absolute value of the OFF time of the switching element and the magnitude of the load current, and perform synchronous / asynchronous switching. In addition, according to the present embodiment, the circuit can be configured digitally as in the second embodiment, the offset adjustment and the characteristic change due to temperature, which are problems in the analog circuit, can be eliminated, and the pulse width can be reduced. Detection can be performed more accurately. Furthermore, according to this embodiment, the on-resistance Ron of the low-side switching element, the gate voltage Vg of the low-side switching element, the product Qg of the gate voltage Vg and the gate capacitance Cg of the low-side switching element, the forward voltage drop VF of the diode for asynchronous rectification, Using all of the load current Io, the switching period T, and the off period Toff of the high side switching element, the power loss can be accurately evaluated, and the efficiency can be further improved. As in the first and second embodiments, the third embodiment also detects the off period of the HSON signal within the range of the dead time error in order to detect the off period of the HSON signal. Can think.

以上、本発明を実施形態で具体的に説明したが、本発明は上記実施形態に限定されないで、本発明の技術思想を逸脱しない範囲で変更して実施することができる。
例えば、スイッチング素子はＮチャンネルＭＯＳＦＥＴに限定されず、ＰチャンネルＭＯＳＦＥＴ、あるいはそれらを組み合わせて、ＣＭＯＳとして構成したものにも適用が可能である。
また、ＤＣ−ＤＣコンバータの回路構成も、図１の構成に限定されることはなく、例えば上記実施形態のようにハイサイドスイッチング素子に代わり、インダクタンスを利用して負荷電流を検出することも可能であり、また、トランスを使用したＤＣ−ＤＣコンバータにも適用が可能である。また、非同期整流に使用されるダイオードはスイッチング素子の内蔵ダイオードでなく、外付けのダイオードに対しても適用が可能である。
また、本発明はＰＷＭ制御方式、ＰＦＭ制御方式など種々のパルス駆動方式に適用が可能である。 Although the present invention has been specifically described above with reference to the embodiments, the present invention is not limited to the above-described embodiments, and can be modified and implemented without departing from the technical idea of the present invention.
For example, the switching element is not limited to an N-channel MOSFET, but can also be applied to a P-channel MOSFET or a combination of them configured as a CMOS.
Further, the circuit configuration of the DC-DC converter is not limited to the configuration shown in FIG. 1. For example, instead of the high-side switching element as in the above embodiment, it is possible to detect the load current using the inductance. In addition, the present invention can also be applied to a DC-DC converter using a transformer. The diode used for asynchronous rectification can be applied not only to the built-in diode of the switching element but also to an external diode.
Further, the present invention can be applied to various pulse driving methods such as a PWM control method and a PFM control method.

１・・・ＤＣ−ＤＣコンバータ
２・・・ゲート駆動回路
３、６・・・制御切替回路
４・・・電流検出回路
５・・・スイッチング制御回路
３１、６１・・・Ｄ−ＦＦ（Ｄタイプ−フリップ・フロップ）
３２・・・ＲＳ−ＦＦ（ＲＳタイプ−フリップ・フロップ）
６２・・・カウンタ回路
６３・・・Ｄ−Ａ変換器（デジタル−アナログ変換器）
６４・・・クロック発生器
７１・・・同期／非同期切替判定回路
ＨＳ・・・ハイサイドスイッチング素子
ＬＳ・・・ローサイドスイッチング素子
ＨＳＯＮ・・・ハイサイドスイッチング素子ＨＳのオン・オフ制御信号
ＬＳＯＮ’・・・ローサイドスイッチング素子ＬＳのオン・オフ制御信号
ＬＳＯＮ・・・同期／非同期切替信号
ＨＳＯＦＦ・・・ＨＳＯＮ信号の反転信号
Ｌ・・・インダクタンス
Ｃ1、Ｃ2・・・コンデンサ
ＶIN・・・電源電圧
ＧＮＤ・・・接地
ＤQ1・・・ローサイドスイッチング素子ＬＳの内蔵ダイオード
Ｉsns・・・電流検出回路４の出力信号
Ｖc・・・コンデンサＣ2の電圧
Ｖ1・・・基準電圧
Ｖ2・・・電源電圧
Ｖcp1・・・コンパレータＣＰ1の出力電圧
Ｖcp2・・・コンパレータＣＰ2の出力電圧
Ｖcp3・・・コンパレータＣＰ3の出力電圧
Ｖout・・・ＤＣ−ＤＣコンバータの出力端子
ＣＳ・・・定電流源
ＳＷ1〜ＳＷ3・・・スイッチ
Ｓ1〜Ｓ3・・・ＳＷ1〜ＳＷ3のオン・オフ制御信号
Ｒ1、Ｒ2・・・抵抗
ＡＮＤ1、ＡＮＤ2・・・アンド回路
ＮＯＲ1・・・ＮＯＲ回路
ＢＵＦ1、ＢＵＦ2・・・バッファ回路
ＮＯＴ1、ＮＯＴ2・・・インバータ回路
ＣＰ1、ＣＰ2、ＣＰ3・・・コンパレータ DESCRIPTION OF SYMBOLS 1 ... DC-DC converter 2 ... Gate drive circuit 3, 6 ... Control switching circuit 4 ... Current detection circuit 5 ... Switching control circuit 31, 61 ... D-FF (D type -Flip flop)
32 ... RS-FF (RS type-flip-flop)
62 ... Counter circuit 63 ... DA converter (digital-analog converter)
64 ... Clock generator 71 ... Synchronous / asynchronous switching determination circuit HS ... High-side switching element LS ... Low-side switching element HSON ... On-off control signal LSON 'for high-side switching element HS・ ・ Low-side switching element LS ON / OFF control signal LSON ・ ・ ・ Synchronous / Asynchronous switching signal HSOFF ・ ・ ・ HSON signal inverted signal L ・ ・ ・ Inductance C1, C2 ・ ・ ・ Capacitor VIN ・ ・ ・ Power supply voltage GND ・・ ・ Ground DQ1 ・ ・ ・ Built-in diode Isns of low side switching element LS ・ ・ ・ Output signal Vc of current detection circuit 4 ・ ・ ・ Voltage V1 of capacitor C2 ・ ・ ・ Reference voltage V2 ・ ・ ・ Power supply voltage Vcp1 ・ ・ ・ Comparator Output voltage Vcp2 of CP1 ... Output voltage Vcp3 of comparator CP2 ... Output of comparator CP3 Voltage Vout ... DC-DC converter output terminal CS ... Constant current sources SW1-SW3 ... Switches S1-S3 ... SW1-SW3 on / off control signals R1, R2 ... Resistance AND1, AND2 ... AND circuit NOR1 ... NOR circuit BUF1, BUF2 ... Buffer circuit NOT1, NOT2 ... Inverter circuits CP1, CP2, CP3 ... Comparator

Claims (9)

スイッチング素子をオンオフ駆動し、直流入力電圧を所望の直流電圧に変換して出力する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記直流入力電圧に接続されるハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子がオフのときに電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、
前記ローサイドスイッチング素子に並列接続されたダイオードと、
前記ハイサイドスイッチング素子のオフ期間の絶対値を検出するか、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値として検出するオフ期間検出手段と、
前記オフ期間検出手段で検出された前記オフ期間の絶対値に基づいて同期整流と非同期整流の切り替えを行う制御切替手段と、
を備えたことを特徴とする同期整流型ＤＣ−ＤＣコンバータ。 In the synchronous rectification type DC-DC converter that drives the switching element on and off, converts the DC input voltage into a desired DC voltage, and outputs the DC voltage.
A high-side switching element connected to the DC input voltage;
A low-side switching element for synchronously rectifying current by alternately turning on and off the current when the high-side switching element is off;
A diode connected in parallel to the low-side switching element;
An absolute value of an off period of the high side switching element is detected, or an absolute value of a period including a dead time error with respect to the off period of the high side switching element is determined as an absolute value of the off period of the high side switching element. Off period detecting means for detecting as a value;
Control switching means for switching between synchronous rectification and asynchronous rectification based on the absolute value of the off period detected by the off period detection means;
A synchronous rectification type DC-DC converter characterized by comprising: 負荷電流の値を検出する電流検出手段を備え、
前記制御切替手段は、
前記オフ期間検出手段で検出された前記オフ期間の絶対値と前記電流検出手段で検出された電流の値に基づいて同期整流と非同期整流の切り替えを行うことを特徴とする請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。 Provided with current detection means for detecting the value of the load current,
The control switching means is
The synchronous rectification and the asynchronous rectification are switched based on an absolute value of the off period detected by the off period detection unit and a current value detected by the current detection unit. Synchronous rectification type DC-DC converter. 前記制御切替手段は、
前記オフ期間検出手段で検出された前記オフ期間内において、前記電流検出手段で検出された前記負荷電流の値が、検出された前記オフ期間の絶対値に対応する値を超えるとき同期整流に切り替え、検出された前記オフ期間の絶対値に対応する値を超えないとき非同期整流に切り替えることを特徴とする請求項２に記載の同期整流型ＤＣ−ＤＣコンバータ。 The control switching means is
Switching to synchronous rectification when the value of the load current detected by the current detection means exceeds a value corresponding to the detected absolute value of the off period within the off period detected by the off period detection means 3. The synchronous rectification type DC-DC converter according to claim 2, wherein the synchronous rectification type DC-DC converter is switched to asynchronous rectification when a value corresponding to the detected absolute value of the off period is not exceeded. 前記オフ期間検出手段は、
前記ハイサイドスイッチング素子の前記オフ期間の開始点または前記ローサイドスイッチング素子のオン期間の開始点で初期充電されたコンデンサの電荷を前記ハイサイドスイッチング素子の前記オフ期間または前記ローサイドスイッチング素子の前記オン期間において定電流で放電し、前記ローサイドスイッチング素子の前記オフ期間の終了点または前記ローサイドスイッチング素子の前記オン期間の終了点で放電を停止し、前記ハイサイドスイッチング素子の前記オン期間または前記ローサイドスイッチング素子の前記オフ期間で保持し、該保持された前記コンデンサの電圧を前記オフ期間の絶対値に対応する値として求めることを特徴とする請求項１から請求項３のいずれか一項に記載の同期整流型ＤＣ−ＤＣコンバータ。 The off period detecting means includes
The charge of the capacitor initially charged at the start point of the off period of the high side switching element or the start point of the on period of the low side switching element is used as the off period of the high side switching element or the on period of the low side switching element. And the discharge is stopped at the end of the off period of the low-side switching element or the end of the on-period of the low-side switching element, and the on-period of the high-side switching element or the low-side switching element 4. The synchronization according to claim 1, wherein the voltage of the capacitor is held as the value corresponding to the absolute value of the off period. Rectification type DC-DC converter. 前記オフ期間検出手段は、
前記ハイサイドスイッチング素子の前記オフ期間の開始点または前記ローサイドスイッチング素子のオン期間の開始点で初期値にリセットされたカウンタの出力値を、前記ハイサイドスイッチング素子の前記オフ期間または前記ローサイドスイッチング素子の前記オン期間においてカウントダウンし、前記ローサイドスイッチング素子の前記オフ期間の終了点または前記ローサイドスイッチング素子の前記オン期間の終了点でカウントダウンを停止し、前記ハイサイドスイッチング素子の前記オン期間または前記ローサイドスイッチング素子の前記オフ期間で保持し、該保持されたカウンタの出力をＤ−Ａ変換した電圧値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値に対応する値として求めることを特徴とする請求項１から請求項３のいずれか一項に記載の同期整流型ＤＣ−ＤＣコンバータ。 The off period detecting means includes
The output value of the counter reset to the initial value at the start point of the off period of the high side switching element or the start point of the on period of the low side switching element is used as the off period or the low side switching element of the high side switching element. Counts down during the ON period, stops counting down at the end of the OFF period of the low-side switching element or at the end of the ON period of the low-side switching element, and stops the count-down during the ON period or the low-side switching of the high-side switching element. 2. A voltage value obtained by holding the output of the device during the off-period and DA-converting the output of the held counter as a value corresponding to an absolute value of the off-period of the high-side switching device. From 1 Synchronous rectification type DC-DC converter according to any one of claims 3. 周波数変換機能を有することを特徴とする請求項１から請求項５のいずれか一項に記載の同期整流型ＤＣ−ＤＣコンバータ。   The synchronous rectification type DC-DC converter according to any one of claims 1 to 5, further comprising a frequency conversion function. スイッチング素子をオンオフ駆動し、直流入力電圧を所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータにおいて、
前記直流入力電圧に接続されるハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子がオフのときに流れる回生電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、
前記ローサイドスイッチング素子に並列接続されたダイオードと、
前記ハイサイドスイッチング素子に流れる電流の値Ｉoを検出する電流検出手段と、
前記ハイサイドスイッチング素子のオフ期間の絶対値Ｔoffを検出するオフ期間検出手段、前記ローサイドスイッチング素子のオン期間の絶対値Ｔlsonを検出するオン期間検出手段、または前記絶対値Ｔlsonから前記絶対値Ｔoffのデッドタイムの誤差を含む値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値Ｔoff若しくは前記ローサイドスイッチング素子の前記オン期間の絶対値Ｔlsonとして検出するオフ期間検出手段と、
前記ローサイドスイッチング素子のオン抵抗をＲon、ローサイドスイッチング素子のゲート電圧をＶg、ゲート電圧Ｖgとローサイドスイッチング素子のゲート容量Ｃgの積をＱg、前記ダイオードの順電圧降下をＶFとして、
前記ハイサイドスイッチング素子の前記オフ期間の絶対値Ｔoffまたはローサイドスイッチング素子の前記オン期間の絶対値Ｔlson、及び前記電流の値Ｉo、スイッチング周期Ｔに基づき、
（Ｒon×Ｉo2×Ｔoff／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔoff／Ｔ）＞０
または、
（Ｒon×Ｉo2×Ｔlson／Ｔ）＋（Ｖg×Ｑg／Ｔ）−（ＶF×Ｉo×Ｔlson／Ｔ）＞０
の関係が成立するかを演算して判定し、
成立したときに非同期整流、成立しないとき同期整流とする切替信号を出力する同期／非同期切替判定手段と、
を備えたことを特徴とする同期整流型ＤＣ−ＤＣコンバータ。 In a DC-DC converter that drives a switching element on and off, converts a DC input voltage into a desired DC voltage, and outputs it,
A high-side switching element connected to the DC input voltage;
A low-side switching element that synchronously rectifies the regenerative current that flows when the high-side switching element is off, alternately on and off the high-side switching element; and
A diode connected in parallel to the low-side switching element;
Current detecting means for detecting a value Io of a current flowing through the high-side switching element;
An off period detecting means for detecting an absolute value Toff of an off period of the high side switching element, an on period detecting means for detecting an absolute value Tlson of an on period of the low side switching element, or the absolute value Toff from the absolute value Tlson Off period detecting means for detecting a value including an error in dead time as an absolute value Toff of the off period of the high side switching element or an absolute value Tlson of the on period of the low side switching element;
The on-resistance of the low-side switching element is Ron, the gate voltage of the low-side switching element is Vg, the product of the gate voltage Vg and the gate capacitance Cg of the low-side switching element is Qg, and the forward voltage drop of the diode is VF.
Based on the absolute value Toff of the off period of the high-side switching element or the absolute value Tlson of the on-period of the low-side switching element, the current value Io, and the switching period T,
(Ron × Io 2 × Toff / T) + (Vg × Qg / T) − (VF × Io × Toff / T)> 0
Or
(Ron × Io 2 × Tlson / T) + (Vg × Qg / T) − (VF × Io × Tlson / T)> 0
To determine whether the relationship of
Synchronous / asynchronous switching determination means for outputting a switching signal for asynchronous rectification when established, and synchronous rectification when not established,
A synchronous rectification type DC-DC converter characterized by comprising: 電力を出力側に送り出すときに流れる電流をオンオフ制御するハイサイドスイッチング素子と、前記ハイサイドスイッチング素子がオフのときに出力側から戻る戻り電流を前記ハイサイドスイッチング素子に対して交互にオンオフ制御して同期整流するローサイドスイッチング素子と、前記ローサイドスイッチング素子に並列接続された非同期整流用のダイオードとを備え、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子をオンオフ駆動し、所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータの同期／非同期切替方法において、
前記ハイサイドスイッチング素子のオフ期間の絶対値を検出するか、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値を前記ハイサイドスイッチング素子の前記オフ期間の絶対値として検出し、
検出された前記オフ期間の絶対値に基づいて同期整流または非同期整流に切り替えることを特徴とする同期整流型ＤＣ−ＤＣコンバータの制御切替方法。 A high-side switching element that controls on / off of the current that flows when power is sent to the output side, and a return current that returns from the output side when the high-side switching element is off are alternately turned on / off for the high-side switching element. A low-side switching element that performs synchronous rectification and an asynchronous rectification diode connected in parallel to the low-side switching element, and drives the high-side switching element and the low-side switching element on and off to convert them to a desired DC voltage. In the synchronous / asynchronous switching method of the output DC-DC converter,
An absolute value of an off period of the high side switching element is detected, or an absolute value of a period including a dead time error with respect to the off period of the high side switching element is determined as an absolute value of the off period of the high side switching element. Detect as value,
A control switching method for a synchronous rectification type DC-DC converter, wherein switching to synchronous rectification or asynchronous rectification is performed based on the detected absolute value of the off period. 負荷電流の値を検出する電流検出手段を備え、
検出された前記ハイサイドスイッチング素子の前記オフ期間の絶対値、または前記ハイサイドスイッチング素子の前記オフ期間に対しデッドタイムの誤差を含む期間の絶対値と、
検出された前記電流値と、
に基づいて同期整流と非同期整流の切り替えを行うことを特徴とする請求項８に記載の同期整流型ＤＣ−ＤＣコンバータの制御切替方法。 Provided with current detection means for detecting the value of the load current,
An absolute value of the detected off period of the high side switching element, or an absolute value of a period including an error of a dead time with respect to the off period of the high side switching element;
The detected current value; and
9. The control switching method for a synchronous rectification type DC-DC converter according to claim 8, wherein switching between synchronous rectification and asynchronous rectification is performed based on the method.
JP2009227259A 2009-09-30 2009-09-30 DC-DC converter and control method thereof Expired - Fee Related JP5428713B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009227259A JP5428713B2 (en) 2009-09-30 2009-09-30 DC-DC converter and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009227259A JP5428713B2 (en) 2009-09-30 2009-09-30 DC-DC converter and control method thereof

Publications (2)

Publication Number Publication Date
JP2011078212A true JP2011078212A (en) 2011-04-14
JP5428713B2 JP5428713B2 (en) 2014-02-26

Family

ID=44021602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009227259A Expired - Fee Related JP5428713B2 (en) 2009-09-30 2009-09-30 DC-DC converter and control method thereof

Country Status (1)

Country Link
JP (1) JP5428713B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431907B2 (en) 2013-08-27 2016-08-30 Ricoh Electronic Devices Co., Ltd. Switching regulator incorporating operation monitor
US9612604B2 (en) 2014-07-11 2017-04-04 Rohm Co., Ltd. DC-DC converter and television receiver therewith
JPWO2016129415A1 (en) * 2015-02-13 2017-04-27 三菱電機株式会社 Power converter
US10868470B2 (en) 2017-03-31 2020-12-15 Autonetworks Technologies, Ltd. Power supply device for vehicle
WO2023110726A1 (en) * 2021-12-16 2023-06-22 Signify Holding B.V. Solar powered battery charger

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615693B2 (en) * 2018-06-29 2020-04-07 Texas Instruments Incorporated DC-to-DC voltage converters with controllers to switch on a low-side FET for a time interval before switching on a high-side FET

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252971A (en) * 2001-02-26 2002-09-06 Tdk Corp Switching power unit
JP2003070242A (en) * 2001-08-28 2003-03-07 Seiko Instruments Inc Switching regulator
JP2004088820A (en) * 2002-08-22 2004-03-18 Seiko Epson Corp Power circuit
JP2006149128A (en) * 2004-11-22 2006-06-08 Funai Electric Co Ltd Switching regulator
JP2007252137A (en) * 2006-03-17 2007-09-27 Ricoh Co Ltd Non-insulated step-down type dc-dc converter
JP2008506347A (en) * 2004-07-06 2008-02-28 インターナショナル レクティファイアー コーポレイション Method and apparatus for intelligently setting dead time
WO2008066068A1 (en) * 2006-11-28 2008-06-05 Thine Electronics, Inc. Comparator type dc-dc converter
US20090160412A1 (en) * 2007-12-21 2009-06-25 Latham Paul W Methods and systems for control of switches in power regulators/power amplifiers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252971A (en) * 2001-02-26 2002-09-06 Tdk Corp Switching power unit
JP2003070242A (en) * 2001-08-28 2003-03-07 Seiko Instruments Inc Switching regulator
JP2004088820A (en) * 2002-08-22 2004-03-18 Seiko Epson Corp Power circuit
JP2008506347A (en) * 2004-07-06 2008-02-28 インターナショナル レクティファイアー コーポレイション Method and apparatus for intelligently setting dead time
JP2006149128A (en) * 2004-11-22 2006-06-08 Funai Electric Co Ltd Switching regulator
JP2007252137A (en) * 2006-03-17 2007-09-27 Ricoh Co Ltd Non-insulated step-down type dc-dc converter
WO2008066068A1 (en) * 2006-11-28 2008-06-05 Thine Electronics, Inc. Comparator type dc-dc converter
US20090160412A1 (en) * 2007-12-21 2009-06-25 Latham Paul W Methods and systems for control of switches in power regulators/power amplifiers

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431907B2 (en) 2013-08-27 2016-08-30 Ricoh Electronic Devices Co., Ltd. Switching regulator incorporating operation monitor
US9612604B2 (en) 2014-07-11 2017-04-04 Rohm Co., Ltd. DC-DC converter and television receiver therewith
JPWO2016129415A1 (en) * 2015-02-13 2017-04-27 三菱電機株式会社 Power converter
US10868470B2 (en) 2017-03-31 2020-12-15 Autonetworks Technologies, Ltd. Power supply device for vehicle
WO2023110726A1 (en) * 2021-12-16 2023-06-22 Signify Holding B.V. Solar powered battery charger

Also Published As

Publication number Publication date
JP5428713B2 (en) 2014-02-26

Similar Documents

Publication Publication Date Title
JP5504685B2 (en) Switching regulator and operation control method thereof
JP4481879B2 (en) Switching power supply
US7872458B2 (en) DC-to-DC converter
US8710816B2 (en) Buck converter having reduced ripple under a light load
US8319482B2 (en) Power supply and power control device
CN105305818A (en) System and Method for Switched Power Supply Current Sampling
US20170187282A1 (en) Constant on-time switching converters with ultrasonic mode and control methods thereof
JP2010110070A (en) Dc-dc converter
JP5428713B2 (en) DC-DC converter and control method thereof
JP2012139023A (en) Switching power supply device
US20170364107A1 (en) Switching regulator control circuit
TW201338366A (en) On time sampling prevention
CN108880259B (en) Secondary side current mode control for converters
CN115912880A (en) Current-limiting protection circuit, boost converter, current-limiting protection chip and electronic equipment
JP2005354860A (en) Controller of step-up voltage dc-dc converter
JP5304173B2 (en) Power supply voltage control circuit and DC-DC converter
US7791913B1 (en) Secondary side switch-off timing adjusting method, apparatus, and system using same
JP5350074B2 (en) Synchronous rectification type DC-DC converter
JP5376512B2 (en) Power supply
JP6853684B2 (en) DC / DC converter and its control circuit, control method and in-vehicle electrical equipment
JP2009303347A (en) Control circuit of dc-dc converter
JP2008271664A (en) Step-down type dc-dc converter
JP2014112996A (en) Light load detection circuit, switching regulator, and method of controlling the same
JP5719404B2 (en) Power supply voltage control circuit and power supply voltage control method
JP6810150B2 (en) Switching power supply and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5428713

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees