JP2011029669A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device of a BGA structure relieving stress acting on an IC chip. <P>SOLUTION: This semiconductor device includes: a substrate 1; a metal plate 11 arranged on the substrate 1 and formed of a shape-memory alloy; an integrated circuit chip 5 arranged on the metal plate 11; and a ball grid array type package material 7 formed of a resin for sealing the integrated circuit chip 5. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ボールグリッドアレイ（ＢＧＡ：Ball Grid Array）パッケージを備えた半導体装置に関する。   The present invention relates to a semiconductor device provided with a ball grid array (BGA) package.

デジタルビデオカメラ、デジタル携帯電話及びノートパソコン等の携帯用電子機器に対する小型化、薄型化及び軽量化の要求が強くなっている。これに応えるために、近年のＶＬＳＩ等の半導体装置においては、３年間で７割程度の縮小化が実現されている。但し、これだけでは十分とはいえず、実装基板上の部品実装密度をいかに向上させるかが重要な課題として挙げられている。そして、この課題に対する研究及び開発がなされている。   There is an increasing demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook computers. In order to meet this demand, in recent semiconductor devices such as VLSI, reduction of about 70% has been realized in three years. However, this is not sufficient, and an important issue is how to improve the component mounting density on the mounting board. And research and development on this subject is done.

従来の半導体装置のパッケージとしては、例えば、リード挿入型（ＴＨＤ：Through Hall Mount Device）及び表面実装型（ＳＭＤ：Surface Mount Device）のパッケージが採用されている。リード挿入型のパッケージでは、プリント基板に設けたスルーホールにリード線を挿入して実装が行われる。この例としては、ＤＩＰ（Dual Inline Package）及びＰＧＡ（Pin Grid Array）等が挙げられる。表面実装型パッケージでは、リード線を基板の表面にハンダ付けして実装が行われる。この例としては、ＱＦＰ（Quad Flat Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）及びＣＳＰ（Chip Size Package:チップサイズパッケージ）等が挙げられる。   As a conventional semiconductor device package, for example, a lead insertion type (THD: Through Hall Mount Device) and a surface mount type (SMD: Surface Mount Device) package are employed. In the lead insertion type package, mounting is performed by inserting a lead wire into a through hole provided in a printed circuit board. Examples of this include DIP (Dual Inline Package) and PGA (Pin Grid Array). In the surface mount package, mounting is performed by soldering lead wires to the surface of the substrate. Examples of this include QFP (Quad Flat Package), TCP (Tape Carrier Package), BGA (Ball Grid Array), and CSP (Chip Size Package).

ＢＧＡ及びＣＳＰでは、半導体集積回路（ＩＣ）チップがプリント基板の一の面上に取り付け、固定されている。また、プリント基板の他方の面には、半田ボールからなる複数の外部接続端子が取り付けられている。そして、ＩＣチップの複数の電極が外部接続端子に導出されている。図９は、従来のＢＧＡパッケージを示す斜視図であり、図１０は、従来のＢＧＡパッケージを示す断面図である。   In BGA and CSP, a semiconductor integrated circuit (IC) chip is attached and fixed on one surface of a printed circuit board. A plurality of external connection terminals made of solder balls are attached to the other surface of the printed circuit board. A plurality of electrodes of the IC chip are led out to the external connection terminals. FIG. 9 is a perspective view showing a conventional BGA package, and FIG. 10 is a cross-sectional view showing the conventional BGA package.

従来のＢＧＡパッケージでは、インターポーザ用プリント基板１０１の一の面に、ＩＣチップ（半導体集積回路）１０５が取り付けられている。プリント基板１０１を構成する絶縁層としては、例えば、ガラスエポキシ樹脂層、ポリイミド層等が用いられている。また、プリント基板１０１の他方の面には、半田ボールからなる複数の外部接続端子１０８が設けられている。ＩＣチップ１０５の上面に設けられた複数の電極１１０には、ボンディングワイヤ１０６が接続され、ボンディングワイヤ１０６の他端は、プリント基板１０１に設けられたランド１０２に接続されている。プリント基板１０１内には導電層（図示せず）が設けられている。ランド１０２は、導電層を介して外部接続端子１０８に接続されている。そして、ＩＣチップ１０５等を覆うパッケージ樹脂１０７が形成され、パッケージ化された半導体装置が構成されている。   In the conventional BGA package, an IC chip (semiconductor integrated circuit) 105 is attached to one surface of the interposer printed circuit board 101. As the insulating layer constituting the printed circuit board 101, for example, a glass epoxy resin layer, a polyimide layer, or the like is used. A plurality of external connection terminals 108 made of solder balls are provided on the other surface of the printed circuit board 101. A bonding wire 106 is connected to the plurality of electrodes 110 provided on the upper surface of the IC chip 105, and the other end of the bonding wire 106 is connected to a land 102 provided on the printed board 101. A conductive layer (not shown) is provided in the printed circuit board 101. The land 102 is connected to the external connection terminal 108 through a conductive layer. Then, a package resin 107 covering the IC chip 105 and the like is formed to constitute a packaged semiconductor device.

そして、図１１に示すように、マザープリント基板１５１に取り付ける際には、半導体装置の各外部接続端子５を、マザープリント基板１５１に設けたられたプリント基板端子１５２に当接させた後、リフローによって各外部接続端子５の下部を溶融させてプリント基板端子１５２に溶着する。   As shown in FIG. 11, when attaching to the mother printed circuit board 151, each external connection terminal 5 of the semiconductor device is brought into contact with a printed circuit board terminal 152 provided on the mother printed circuit board 151 and then reflowed. Thus, the lower part of each external connection terminal 5 is melted and welded to the printed circuit board terminal 152.

しかしながら、このような取り付けを行うと、リフローによる熱応力によって、図１２に示すように、インターポーザ用プリント基板１０１が反り返ることがある。この結果、半導体装置の内部に存在するＩＣチップ１０５も反ることになる。そして、ＩＣチップ１０５内に強誘電体メモリを構成する強誘電体キャパシタ等の圧電素子が含まれている場合には、この圧電素子に圧縮応力又は収縮応力が印加されるため、正常な動作が行われなくなってしまう。特に、強誘電体メモリが設けられている場合には、データ保持機能が失われたり、データ読み出しができなくなったり、誤動作が生じたりする。   However, when such attachment is performed, the printed circuit board 101 for the interposer may warp due to thermal stress due to reflow as shown in FIG. As a result, the IC chip 105 existing inside the semiconductor device is also warped. When the IC chip 105 includes a piezoelectric element such as a ferroelectric capacitor that constitutes a ferroelectric memory, a compressive stress or a contraction stress is applied to the piezoelectric element. It will not be done. In particular, when a ferroelectric memory is provided, the data holding function is lost, data cannot be read, or malfunction occurs.

また、リフロー時に問題が生じなかったＩＣチップでも、使用時間の経過と共に内部に水を侵入して膨張及び歪みが生ずることがある。そして、上述のように、誤動作等が生じることがある。   Further, even an IC chip that does not cause a problem during reflow may incur expansion and distortion due to water entering the inside as the usage time elapses. As described above, a malfunction or the like may occur.

特開２００１−６０６３８号公報JP 2001-60638 A 特開２００１−１５６０９５号公報Japanese Patent Laid-Open No. 2001-156095 特開２００１−８５４５８号公報JP 2001-85458 A 特開平７−４５７３５号公報JP 7-45735 A

本発明の目的は、ＩＣチップに作用する応力を緩和することができるＢＧＡ構造の半導体装置を提供することにある。   An object of the present invention is to provide a semiconductor device having a BGA structure that can relieve stress acting on an IC chip.

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、従来のＢＧＡパッケージでは、ＩＣチップ１０５の上方にのみ樹脂層１０７が存在しているため、半導体装置に作用する応力のばらつきが大きく、上述のような反り及び歪みが生じていることを見出した。   As a result of intensive studies to solve the above-mentioned problems, the inventor of the present application has a resin layer 107 only above the IC chip 105 in the conventional BGA package. It was found that warp and distortion as described above were generated.

本願発明者は、このような問題点に着目して、以下に示す発明の諸態様に想到した。   The inventor of the present application has paid attention to such problems and has come up with the following aspects of the invention.

本発明に係る第１の半導体装置には、基板と、前記基板上に設けられた形状記憶合金からなる金属板と、前記金属板上に設けられた集積回路チップと、前記集積回路チップを封止する樹脂からなるボールグリッドアレイ型のパッケージ材と、が設けられている。   A first semiconductor device according to the present invention includes a substrate, a metal plate made of a shape memory alloy provided on the substrate, an integrated circuit chip provided on the metal plate, and the integrated circuit chip. And a ball grid array type packaging material made of a resin to be stopped.

本発明に係る第２の半導体装置には、基板と、前記基板上に設けられた集積回路チップと、前記集積回路チップを封止する樹脂からなるボールグリッドアレイ型のパッケージ材と、が設けられている。そして、前記基板には、第１及び第２の絶縁板と、前記第１及び第２の絶縁板に狭まれ、相変態温度が１５０℃乃至２００℃の形状記憶合金からなる金属板と、が設けられている。   A second semiconductor device according to the present invention includes a substrate, an integrated circuit chip provided on the substrate, and a ball grid array type package material made of a resin that seals the integrated circuit chip. ing. The substrate includes first and second insulating plates, and a metal plate made of a shape memory alloy having a phase transformation temperature of 150 ° C. to 200 ° C., which is narrowed by the first and second insulating plates. Is provided.

本発明によれば、熱応力及び／又は吸湿に伴う応力が発生したとしても、これらの応力が緩和される。このため、集積回路チップに、強誘電体キャパシタ等の圧電素子が設けられていても、その誤動作が回避される。   According to the present invention, even if thermal stress and / or stress accompanying moisture absorption occur, these stresses are alleviated. For this reason, even if the integrated circuit chip is provided with a piezoelectric element such as a ferroelectric capacitor, the malfunction is avoided.

図１Ａは、第１の参考例に係る半導体装置の製造方法を工程順に示す断面図である。FIG. 1A is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first reference example in the order of steps. 図１Ｂは、図１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 1B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in the order of steps following FIG. 1A. 図１Ｃは、図１Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 1C is a cross-sectional view illustrating the manufacturing method of the semiconductor device in the order of steps following FIG. 1B. 図２は、第１の参考例に係る半導体装置を示す断面図である。FIG. 2 is a cross-sectional view showing a semiconductor device according to a first reference example. 図３は、第２の参考例に係る半導体装置を示す断面図である。FIG. 3 is a cross-sectional view showing a semiconductor device according to a second reference example. 図４は、本発明の第１の実施形態に係る半導体装置を示す断面図である。FIG. 4 is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention. 図５は、Ｆｅ−Ｍｎ−Ｓｉ系の応力誘起形状記憶合金の温度特性を示すグラフである。FIG. 5 is a graph showing temperature characteristics of an Fe—Mn—Si based stress-induced shape memory alloy. 図６は、本発明の第２の実施形態に係る半導体装置を示す断面図である。FIG. 6 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. 図７は、本発明の第３の実施形態に係る半導体装置を示す断面図である。FIG. 7 is a sectional view showing a semiconductor device according to the third embodiment of the present invention. 図８は、第３の実施形態におけるプリント配線基板１ｃの詳細を示す断面図である。FIG. 8 is a cross-sectional view showing details of the printed wiring board 1c in the third embodiment. 図９は、従来のＢＧＡパッケージを示す斜視図である。FIG. 9 is a perspective view showing a conventional BGA package. 図１０は、従来のＢＧＡパッケージを示す断面図である。FIG. 10 is a cross-sectional view showing a conventional BGA package. 図１１は、従来のＢＧＡパッケージとマザープリント基板との関係を示す断面図である。FIG. 11 is a cross-sectional view showing the relationship between a conventional BGA package and a mother printed circuit board. 図１２は、プリント基板１１の反りを示す断面図である。FIG. 12 is a cross-sectional view showing warpage of the printed circuit board 11. 図１３Ａは、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13A is a cross-sectional view illustrating a method of manufacturing a printed wiring board in the order of steps. 図１３Ｂは、図１３Ａに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13B is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps following FIG. 13A. 図１３Ｃは、図１３Ｂに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13C is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps following FIG. 13B. 図１３Ｄは、図１３Ｃに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13D is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps following FIG. 13C. 図１３Ｅは、図１３Ｄに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13E is a cross-sectional view illustrating a method of manufacturing the printed wiring board in order of processes following FIG. 13D. 図１３Ｆは、図１３Ｅに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13F is a cross-sectional view illustrating the method of manufacturing the printed wiring board in the order of steps, following FIG. 13E. 図１３Ｇは、図１３Ｆに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13G is a cross-sectional view illustrating the method of manufacturing the printed wiring board in the order of steps, following FIG. 13F. 図１３Ｈは、図１３Ｇに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13H is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps, following FIG. 13G. 図１３Ｉは、図１３Ｈに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13I is a cross-sectional view illustrating, in the order of steps, a method for manufacturing a printed wiring board, following FIG. 13H. 図１３Ｊは、図１３Ｉに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13J is a cross-sectional view showing a method of manufacturing the printed wiring board in the order of steps, following FIG. 13I. 図１３Ｋは、図１３Ｊに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13K is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps, following FIG. 13J. 図１３Ｌは、図１３Ｋに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13L is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps following FIG. 13K. 図１３Ｍは、図１３Ｌに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13M is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of steps following FIG. 13L. 図１３Ｎは、図１３Ｍに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13N is a cross-sectional view illustrating the method of manufacturing the printed wiring board in the order of steps, following FIG. 13M. 図１３Ｏは、図１３Ｎに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。FIG. 13O is a cross-sectional view illustrating a method of manufacturing the printed wiring board in the order of processes following FIG. 13N. プリント配線基板の例を示す図である。It is a figure which shows the example of a printed wiring board.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.

（第１の参考例）
先ず、第１の参考例について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図１Ａ乃至図１Ｃは、第１の参考例に係る半導体装置の製造方法を工程順に示す断面図であり、図２は、第１の参考例に係る半導体装置を示す断面図である。 (First reference example)
First, a first reference example will be described. However, here, for convenience, the cross-sectional structure of the semiconductor device will be described together with its manufacturing method. 1A to 1C are cross-sectional views showing a method of manufacturing a semiconductor device according to the first reference example in the order of steps, and FIG. 2 is a cross-sectional view showing the semiconductor device according to the first reference example.

第１の参考例では、図１Ａに示すように、先ず、ランド２が形成されたプリント配線基板１上に、樹脂からなる土台３を形成する。土台３の高さは、例えば１００μｍ〜２００μｍ程度とする。プリント配線基板１としては、例えばガラスエポキシ基板を用いることができる。   In the first reference example, as shown in FIG. 1A, first, a base 3 made of resin is formed on a printed wiring board 1 on which lands 2 are formed. The height of the base 3 is, for example, about 100 μm to 200 μm. As the printed wiring board 1, for example, a glass epoxy board can be used.

次に、図１Ｂに示すように、土台３上に接着剤４を塗布し、その上に半導体集積回路チップ（ＩＣチップ）５を載置して固定する。接着剤４の代わりに銀ペーストを用いてもよい。ＩＣチップ５としては、例えば強誘電体メモリを備えたものを用いる。ＩＣチップ５の高さは、例えば２００μｍ程度である。   Next, as shown in FIG. 1B, an adhesive 4 is applied on the base 3, and a semiconductor integrated circuit chip (IC chip) 5 is placed thereon and fixed. A silver paste may be used in place of the adhesive 4. As the IC chip 5, for example, a chip provided with a ferroelectric memory is used. The height of the IC chip 5 is, for example, about 200 μm.

次いで、図１Ｃに示すように、ボンディングワイヤ６により、ＩＣチップ５に設けられている端子（図示せず）とランド２とを接続する。その後、パッケージ樹脂７により、ＩＣチップ５及びボンディングワイヤ６等を封止する。このとき、ＩＣチップ５の上面を基準としたパッケージ樹脂７の厚さは、４０μｍ以上とすることが好ましい。また、パッケージ樹脂７としては、フィラーを含有するものを用いることが好ましい。続いて、パッケージ樹脂７の上面にＩＣチップ５を特定するための番号等を、レーザ等を用いて捺印する。プリント配線基板１の裏面に、外部接続端子として、例えば半田ボール８を載置する。その後、図示しないが、ダイシングを行う。なお、土台３を構成する樹脂としては、例えばパッケージ樹脂７と同様のものを用いる。但し、この場合、土台３を構成する樹脂のフィラー含有量をパッケージ樹脂７のそれよりも高くすることが好ましい。   Next, as shown in FIG. 1C, a terminal (not shown) provided on the IC chip 5 and the land 2 are connected by a bonding wire 6. Thereafter, the IC chip 5 and the bonding wires 6 are sealed with the package resin 7. At this time, the thickness of the package resin 7 with respect to the upper surface of the IC chip 5 is preferably 40 μm or more. Moreover, it is preferable to use what contains a filler as the package resin 7. Subsequently, a number or the like for specifying the IC chip 5 is imprinted on the upper surface of the package resin 7 using a laser or the like. For example, solder balls 8 are placed on the back surface of the printed wiring board 1 as external connection terminals. Thereafter, although not shown, dicing is performed. In addition, as resin which comprises the base 3, the thing similar to the package resin 7, for example is used. However, in this case, it is preferable to make the filler content of the resin constituting the base 3 higher than that of the package resin 7.

このようにして、ＢＧＡパッケージ構造の半導体装置を完成させる。この半導体装置は、例えば、図２に示すように、マザープリント基板５１上に実装されて使用される。   In this way, a semiconductor device having a BGA package structure is completed. This semiconductor device is used by being mounted on a mother printed circuit board 51, for example, as shown in FIG.

このような第１の参考例においては、ＩＣチップ５の下方にパッケージ樹脂７と同様の土台３が存在する。このため、吸湿及びリフローに伴ってパッケージ樹脂７に応力が作用したとしても、ＩＣチップ５にはその周囲からほぼ均一に応力が作用する。従って、強誘電体メモリを構成する強誘電体キャパシタ等の圧電素子が含まれていても、誤動作等が生じることはない。   In such a first reference example, the base 3 similar to the package resin 7 exists below the IC chip 5. For this reason, even if stress acts on the package resin 7 due to moisture absorption and reflow, the stress acts on the IC chip 5 almost uniformly from the periphery thereof. Therefore, even if a piezoelectric element such as a ferroelectric capacitor constituting the ferroelectric memory is included, no malfunction or the like occurs.

また、土台３を構成する樹脂のフィラー含有量をパッケージ樹脂７よりも吸湿量を低くすることができる。このため、より圧縮応力を緩和することが可能となる。   In addition, the moisture content of the resin constituting the base 3 can be made lower than that of the package resin 7. For this reason, it becomes possible to relieve compressive stress more.

更に、本参考例では、ＩＣチップ５の上面を基準としたパッケージ樹脂７の厚さを４０μｍ以上としているため、レーザによる捺印を行っても、ＩＣチップ５にダメージが及ぶことはない。   Further, in this reference example, the thickness of the package resin 7 with respect to the upper surface of the IC chip 5 is set to 40 μm or more, so that the IC chip 5 is not damaged even if the laser marking is performed.

（第２の参考例）
次に、第２の参考例について説明する。図３は、第２の参考例に係る半導体装置を示す断面図である。 (Second reference example)
Next, a second reference example will be described. FIG. 3 is a cross-sectional view showing a semiconductor device according to a second reference example.

第２の参考例では、プリント配線基板１上にマルチチップパッケージ（ＭＣＰ：Multi Chip Package）テープ９が貼付され、その上にＩＣチップ５が固定されている。その他の点については、第１の参考例と同様に構成されている。   In the second reference example, a multi-chip package (MCP) tape 9 is affixed on a printed wiring board 1 and an IC chip 5 is fixed thereon. The other points are configured in the same manner as in the first reference example.

このように構成された第２の参考例では、ＭＣＰテープ９が第１の参考例における土台３と同様に作用する。この結果、第１の参考例と同様の効果が得られる。   In the second reference example configured as described above, the MCP tape 9 operates in the same manner as the base 3 in the first reference example. As a result, the same effect as the first reference example can be obtained.

（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図４は、本発明の第１の実施形態に係る半導体装置を示す断面図である。 (First embodiment)
Next, a first embodiment of the present invention will be described. FIG. 4 is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention.

第１の実施形態では、土台３上に接着剤４ａが塗布され、その上に形状記憶合金からなる金属板１１が貼り付けられている。更に、金属板１１上に接着剤４ｂが塗布され、その上にＩＣチップ５が載置され固定されている。金属板１１を構成する形状記憶合金は、例えばＦｅ−Ｍｎ−Ｓｉ系の応力誘起形状記憶合金であり、図５に示すような温度特性を備えている。即ち、この形状記憶合金は、２４０℃〜２７０℃程度のリフロー温度を境にして相変態する。なお、接着剤４ａ及び４ｂの代わりに銀ペースト等が用いられてもよい。   In 1st Embodiment, the adhesive agent 4a is apply | coated on the base 3, and the metal plate 11 which consists of a shape memory alloy is affixed on it. Further, an adhesive 4b is applied on the metal plate 11, and the IC chip 5 is placed and fixed thereon. The shape memory alloy constituting the metal plate 11 is, for example, a Fe—Mn—Si based stress-induced shape memory alloy, and has temperature characteristics as shown in FIG. That is, this shape memory alloy undergoes phase transformation at a reflow temperature of about 240 ° C. to 270 ° C. A silver paste or the like may be used instead of the adhesives 4a and 4b.

このように構成された第１の実施形態では、リフロー時に熱応力が発生しても、形状記憶合金から構成された金属板１１が元の形状に復元しようとする。このため、ＩＣチップ５には応力が作用せず、強誘電体メモリ等の誤動作は生じない。   In 1st Embodiment comprised in this way, even if thermal stress generate | occur | produces at the time of reflow, the metal plate 11 comprised from the shape memory alloy tends to restore | restore to the original shape. For this reason, stress does not act on the IC chip 5, and malfunction of the ferroelectric memory or the like does not occur.

なお、土台３は必ずしも設けられている必要はないが、複合的な効果を得るためには、設けられていることが好ましい。   In addition, although the base 3 does not necessarily need to be provided, in order to acquire a composite effect, it is preferable to provide.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係る半導体装置を示す断面図である。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 6 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.

第２の実施形態では、プリント配線基板１上に接着剤４ａが塗布され、その上に形状記憶合金からなる金属板１１が貼り付けられている。更に、金属板１１上に接着剤４ｂが塗布され、その上に形状記憶合金からなる金属板１１ａが貼り付けられている。そして、金属板１１ａに接着剤４ｃが塗布され、その上にＩＣチップ５が載置され固定されている。なお、金属板１１ａを構成する形状記憶合金としては、８５℃〜１００℃程度の温度を境にして相変態するものが用いられている。また、接着剤４ａ〜４ｃの代わりに銀ペースト等が用いられてもよい。   In 2nd Embodiment, the adhesive agent 4a is apply | coated on the printed wiring board 1, and the metal plate 11 which consists of a shape memory alloy is affixed on it. Further, an adhesive 4b is applied on the metal plate 11, and a metal plate 11a made of a shape memory alloy is attached thereon. The adhesive 4c is applied to the metal plate 11a, and the IC chip 5 is placed and fixed thereon. As the shape memory alloy constituting the metal plate 11a, an alloy that undergoes phase transformation at a temperature of about 85 ° C. to 100 ° C. is used. Further, silver paste or the like may be used instead of the adhesives 4a to 4c.

このように構成された第２の実施形態では、金属板１１の作用により第１の実施形態と同様の効果が得られる。更に、金属板１１ａが設けられているため、使用時に温度が８５℃〜１００℃程度に上昇し、パッケージ樹脂７に熱応力が生じるような場合でも、この熱応力が金属板１１ａの復元力により相殺される。このため、ＩＣチップ５には応力が作用せず、強誘電体メモリ等の誤動作は生じない。８５℃〜１００℃程度の温度は、例えば自動車に搭載された場合に達する温度である。   In the second embodiment configured as described above, the same effect as that of the first embodiment can be obtained by the action of the metal plate 11. Furthermore, since the metal plate 11a is provided, even when the temperature rises to about 85 ° C. to 100 ° C. during use and thermal stress is generated in the package resin 7, this thermal stress is caused by the restoring force of the metal plate 11a. Offset. For this reason, stress does not act on the IC chip 5, and malfunction of the ferroelectric memory or the like does not occur. The temperature of about 85 ° C. to 100 ° C. is a temperature reached when mounted on an automobile, for example.

なお、第２の実施形態では、土台３が設けられていないが、プリント配線基板１と接着剤４ａとの間に土台３が設けられていてもよい。   In the second embodiment, the base 3 is not provided, but the base 3 may be provided between the printed wiring board 1 and the adhesive 4a.

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、図８は、第３の実施形態におけるプリント配線基板１ｃの詳細を示す断面図である。 (Third embodiment)
Next, a third embodiment of the present invention will be described. FIG. 7 is a cross-sectional view showing a semiconductor device according to the third embodiment of the present invention, and FIG. 8 is a cross-sectional view showing details of the printed wiring board 1c in the third embodiment.

第３の実施形態では、２枚のガラスエポキシ基板１ａ及び１ｂと、これらに挟み込まれた金属板１２とからプリント配線基板１ｃが構成されている。金属板１２は、例えば１５０℃〜２００℃程度の温度で相変態する形状記憶合金から構成されている。そして、プリント配線基板１ｃ上に接着剤４を介してＩＣチップ５が固定されている。なお、１５０℃〜２００℃程度の温度は、パッケージ樹脂７をキュアする際の温度である。   In the third embodiment, a printed wiring board 1c is composed of two glass epoxy boards 1a and 1b and a metal plate 12 sandwiched between them. The metal plate 12 is made of a shape memory alloy that undergoes phase transformation at a temperature of about 150 ° C. to 200 ° C., for example. An IC chip 5 is fixed on the printed wiring board 1c via an adhesive 4. In addition, the temperature of about 150 ° C. to 200 ° C. is a temperature at which the package resin 7 is cured.

プリント配線基板１ｃには、図８に示すように、複数のスルーホールが形成され、その内面に絶縁膜１３が形成され、その内部に導電材１４が埋め込まれている。そして、導電材１４上にランド２が形成され、ランド２にボンディングワイヤ６が接続されている。一方、プリント配線基板１ｃの裏面側では、導電層１５を介して導電材１４と半田ボール８とが接続されている。   As shown in FIG. 8, a plurality of through holes are formed in the printed wiring board 1c, an insulating film 13 is formed on the inner surface thereof, and a conductive material 14 is embedded therein. The land 2 is formed on the conductive material 14, and the bonding wire 6 is connected to the land 2. On the other hand, the conductive material 14 and the solder ball 8 are connected via the conductive layer 15 on the back side of the printed wiring board 1c.

このように構成された第３の実施形態では、キュア時に生じる熱応力が金属板１２の復元力により相殺される。このため、この熱応力に伴う誤動作を防止することができる。   In the third embodiment configured as described above, the thermal stress generated during curing is offset by the restoring force of the metal plate 12. For this reason, it is possible to prevent malfunction caused by this thermal stress.

なお、第３の実施形態では、土台３が設けられていないが、プリント配線基板１ｃと接着剤４との間に土台３が設けられていてもよい。   In the third embodiment, the base 3 is not provided, but the base 3 may be provided between the printed wiring board 1 c and the adhesive 4.

また、平面視で金属板１２をガラスエポキシ基板１ｂ及び１ｃよりも小さくしてもよい。この場合、金属板１２よりも外側に、引き回し配線及びスルーホール等を形成してもよい。   Moreover, you may make the metal plate 12 smaller than the glass epoxy substrates 1b and 1c by planar view. In this case, a lead wiring, a through hole, or the like may be formed outside the metal plate 12.

ここで、第３の実施形態に好適なプリント配線基板を製造する方法について説明する。図１３Ａ乃至図１３Ｏはプリント配線基板を製造する方法を工程順に示す断面図である。   Here, a method for manufacturing a printed wiring board suitable for the third embodiment will be described. 13A to 13O are cross-sectional views showing a method of manufacturing a printed wiring board in the order of steps.

先ず、図１３Ａに示すように、導電層２０１及び絶縁層２０２が互いに貼り合わされた基材の絶縁層２０２側の面上にレジストパターン２０３を形成する。   First, as shown in FIG. 13A, a resist pattern 203 is formed on the surface on the insulating layer 202 side of the base material on which the conductive layer 201 and the insulating layer 202 are bonded together.

次に、図１３Ｂに示すように、レジストパターン２０３をマスクとして絶縁層２０２をパターニングする。そして、レジストパターン２０３を除去する。   Next, as shown in FIG. 13B, the insulating layer 202 is patterned using the resist pattern 203 as a mask. Then, the resist pattern 203 is removed.

次いで、図１３Ｃに示すように、絶縁層２０２上及び絶縁層２０２の開口部内に導電層２０４を、例えばスパッタリング法により形成する。   Next, as shown in FIG. 13C, a conductive layer 204 is formed on the insulating layer 202 and in the opening of the insulating layer 202 by, for example, a sputtering method.

その後、図１３Ｄに示すように、導電層２０４に対してエッチバック又はＣＭＰによる平坦化を行う。   Thereafter, as shown in FIG. 13D, the conductive layer 204 is planarized by etch back or CMP.

続いて、図１３Ｅに示すように、絶縁層２０２及び導電層２０４上に絶縁層２０５を形成する。更に、絶縁層２０５上にレジストパターン２１７を形成する。   Subsequently, as illustrated in FIG. 13E, the insulating layer 205 is formed over the insulating layer 202 and the conductive layer 204. Further, a resist pattern 217 is formed on the insulating layer 205.

次に、図１３Ｆに示すように、レジストパターン２１７をマスクとして絶縁層２０５をパターニングする。そして、レジストパターン２１７を除去する。   Next, as shown in FIG. 13F, the insulating layer 205 is patterned using the resist pattern 217 as a mask. Then, the resist pattern 217 is removed.

次いで、図１３Ｇに示すように、絶縁層２０５上及び絶縁層２０５の開口部内に導電層２０６を、例えばスパッタリング法により形成する。   Next, as illustrated in FIG. 13G, a conductive layer 206 is formed on the insulating layer 205 and in the opening of the insulating layer 205 by, for example, a sputtering method.

その後、図１３Ｈに示すように、導電層２０６に対してエッチバック又はＣＭＰによる平坦化を行う。   Thereafter, as shown in FIG. 13H, the conductive layer 206 is planarized by etch back or CMP.

続いて、図１３Ｉに示すように、全面に絶縁層２１６及び形状記憶合金膜２０７を形成する。   Subsequently, as shown in FIG. 13I, an insulating layer 216 and a shape memory alloy film 207 are formed on the entire surface.

次に、図１３Ｊに示すように、形状記憶合金膜２０７上にレジストパターン２０８を形成する。   Next, as shown in FIG. 13J, a resist pattern 208 is formed on the shape memory alloy film 207.

次いで、図１３Ｋに示すように、レジストパターン２０８をマスクとして形状記憶合金膜２０７をパターニングする。   Next, as shown in FIG. 13K, the shape memory alloy film 207 is patterned using the resist pattern 208 as a mask.

その後、図１３Ｌに示すように、レジストパターン２０８を除去する。そして、形状記憶合金膜２０７上及び形状記憶合金膜２０７の開口部内に層間絶縁膜２０９を形成する。   Thereafter, as shown in FIG. 13L, the resist pattern 208 is removed. Then, an interlayer insulating film 209 is formed on the shape memory alloy film 207 and in the opening of the shape memory alloy film 207.

続いて、図１３Ｍに示すように、層間絶縁膜２０９に対してエッチバック又はＣＭＰによる平坦化を行う。次に、全面に絶縁層２１０を形成し、その上にレジストパターン２１１を形成する。そして、レジストパターン２１１をマスクとして絶縁層２１０をパターニングする。   Subsequently, as shown in FIG. 13M, the interlayer insulating film 209 is planarized by etch back or CMP. Next, an insulating layer 210 is formed on the entire surface, and a resist pattern 211 is formed thereon. Then, the insulating layer 210 is patterned using the resist pattern 211 as a mask.

更に、図１３Ｎに示すように、レジストパターン２１１をマスクとして層間絶縁膜２０９及び絶縁層２１６をパターニングする。この結果、導電層２０６の一部が露出される。   Further, as shown in FIG. 13N, the interlayer insulating film 209 and the insulating layer 216 are patterned using the resist pattern 211 as a mask. As a result, a part of the conductive layer 206 is exposed.

次いで、図１３Ｏに示すように、レジストパターン２１１を除去する。そして、全面に導電層２０６まで到達する導電層２１２を形成する。導電層２１２は、スパッタリング法により形成してもよい。また、導電層２１２としてＷ膜を形成し、これからＷプラグを形成してもよい。   Next, as shown in FIG. 13O, the resist pattern 211 is removed. Then, a conductive layer 212 reaching the conductive layer 206 is formed on the entire surface. The conductive layer 212 may be formed by a sputtering method. Alternatively, a W film may be formed as the conductive layer 212, and a W plug may be formed therefrom.

そして、これらと同様の導電層及び絶縁層の形成及びパターニングを繰り返すことにより、図１４に示すようなプリント配線基板が完成する。このプリント配線基板では、導電層２１２に導電層２１３及び２１４が接続され、導電層２１４にランド２１５が接続されている。また、導電層２０１がパターニングされ、これに半田ボール８が接続されている。なお、これらの導電層が構成する引き回し配線の周囲には、絶縁層２２１及び２２２が形成されている。   Then, by repeating the formation and patterning of the conductive layer and the insulating layer similar to these, a printed wiring board as shown in FIG. 14 is completed. In this printed wiring board, conductive layers 213 and 214 are connected to the conductive layer 212, and a land 215 is connected to the conductive layer 214. Further, the conductive layer 201 is patterned, and the solder balls 8 are connected thereto. Insulating layers 221 and 222 are formed around the routing wirings formed by these conductive layers.

また、各実施形態、参考例を相互に組み合わせてもよい。例えば、第３の実施形態と第１〜第２の実施形態、第１〜第２の参考例とを組み合わせてもよい。更に、形状記憶合金として、Ｆｅ−Ｍｎ−Ｓｉ系のものの他に、Ｔｉ−Ｎｉ系のもの等を用いてもよい。   Moreover, you may combine each embodiment and a reference example mutually. For example, you may combine 3rd Embodiment, 1st-2nd embodiment, and the 1st-2nd reference example. Further, as the shape memory alloy, in addition to the Fe—Mn—Si type, a Ti—Ni type or the like may be used.

なお、特許文献１には、プリント基板内に形状記憶部材を設けることが開示されているが、その相変態の温度が開示されていない。このため、どのような状態でどのように機能するかが不明である。   Patent Document 1 discloses providing a shape memory member in a printed circuit board, but does not disclose the temperature of the phase transformation. For this reason, it is unclear how it functions in what state.

特許文献２及び３には、バンプ部を形状記憶合金から構成することが開示されている。特許文献４には、半導体装置のキャップの一部を形状記憶合金とすることが開示されている。しかし、リフロー時の熱応力及びキュア時の熱応力のいずれをも緩和することはできない。   Patent Documents 2 and 3 disclose that the bump portion is made of a shape memory alloy. Patent Document 4 discloses that a part of a cap of a semiconductor device is a shape memory alloy. However, neither the thermal stress during reflow nor the thermal stress during curing can be relaxed.

以上詳述したように、本発明によれば、熱応力及び／又は吸湿に伴う応力が発生したとしても、これらの応力が緩和される。このため、集積回路チップに、強誘電体キャパシタ等の圧電素子が設けられていても、その誤動作が回避される。   As described above in detail, according to the present invention, even if thermal stress and / or stress accompanying moisture absorption occur, these stresses are alleviated. For this reason, even if the integrated circuit chip is provided with a piezoelectric element such as a ferroelectric capacitor, the malfunction is avoided.

Claims (5)

基板と、
前記基板上に設けられた形状記憶合金からなる金属板と、
前記金属板上に設けられた集積回路チップと、
前記集積回路チップを封止する樹脂からなるボールグリッドアレイ型のパッケージ材と、
を有することを特徴とする半導体装置。 A substrate,
A metal plate made of a shape memory alloy provided on the substrate;
An integrated circuit chip provided on the metal plate;
A ball grid array type package material made of a resin for sealing the integrated circuit chip; and
A semiconductor device comprising: 前記形状記憶合金は、２４０℃乃至２７０℃で相変態することを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the shape memory alloy undergoes a phase transformation at 240 ° C. to 270 ° C. 前記基板と前記集積回路チップとの間に設けられ、前記金属板を構成する形状記憶合金とは異なる温度で相変態する形状記憶合金からなる第２の金属板を有することを特徴とする請求項１又は２に記載の半導体装置。   2. A second metal plate made of a shape memory alloy that is provided between the substrate and the integrated circuit chip and undergoes phase transformation at a temperature different from that of the shape memory alloy constituting the metal plate. 3. The semiconductor device according to 1 or 2. 基板と、
前記基板上に設けられた集積回路チップと、
前記集積回路チップを封止する樹脂からなるボールグリッドアレイ型のパッケージ材と、
を有し、
前記基板は、
第１及び第２の絶縁板と、
前記第１及び第２の絶縁板に狭まれ、相変態温度が１５０℃乃至２００℃の形状記憶合金からなる金属板と、
を有することを特徴とする半導体装置。 A substrate,
An integrated circuit chip provided on the substrate;
A ball grid array type package material made of a resin for sealing the integrated circuit chip; and
Have
The substrate is
First and second insulating plates;
A metal plate made of a shape memory alloy that is narrowed by the first and second insulating plates and has a phase transformation temperature of 150 ° C. to 200 ° C .;
A semiconductor device comprising: 前記基板と前記集積回路チップとの間に設けられた樹脂からなる土台を有することを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, further comprising a base made of a resin provided between the substrate and the integrated circuit chip.
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