JP2011028540A5 - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP2011028540A5 JP2011028540A5 JP2009174041A JP2009174041A JP2011028540A5 JP 2011028540 A5 JP2011028540 A5 JP 2011028540A5 JP 2009174041 A JP2009174041 A JP 2009174041A JP 2009174041 A JP2009174041 A JP 2009174041A JP 2011028540 A5 JP2011028540 A5 JP 2011028540A5
- Authority
- JP
- Japan
- Prior art keywords
- instructions
- cache memory
- information processing
- processing system
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Claims (1)
- 複数の命令をパイプライン処理によって実行する情報処理システムであって、
キャッシュメモリと、
少なくとも１つ以上の分岐命令を含む複数の命令からなるプログラムが格納された外部メモリから、前記複数の命令を順次読み出し、前記キャッシュメモリに一時的に格納するキャッシュメモリ制御部と、
前記キャッシュメモリに格納された命令をパイプライン処理するとともに、前記分岐命令のフェッチ後であって、当該分岐命令をパイプライン処理している期間中、前記キャッシュメモリ制御部による前記外部メモリからの命令の読み出しを抑止する制御部と、を備えた情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009174041A JP2011028540A (ja) | 2009-07-27 | 2009-07-27 | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009174041A JP2011028540A (ja) | 2009-07-27 | 2009-07-27 | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011028540A JP2011028540A (ja) | 2011-02-10 |
| JP2011028540A5 true JP2011028540A5 (ja) | 2012-04-05 |
Family
ID=43637208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009174041A Pending JP2011028540A (ja) | 2009-07-27 | 2009-07-27 | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011028540A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10121553B2 (en) | 2015-09-30 | 2018-11-06 | Sunrise Memory Corporation | Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays |
| US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
| US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
| US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
| JP7089505B2 (ja) | 2016-08-26 | 2022-06-22 | サンライズ メモリー コーポレイション | ３次元アレイにおける容量結合型不揮発性薄膜トランジスタストリング |
| JP2018117325A (ja) * | 2017-01-20 | 2018-07-26 | 株式会社日立国際電気 | ソフトウェア無線機の制御装置、ソフトウェア無線機及びソフトウェア無線機の起動方法 |
| JP7203054B2 (ja) | 2017-06-20 | 2023-01-12 | サンライズ メモリー コーポレイション | ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法 |
| US10608008B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
| US10692874B2 (en) | 2017-06-20 | 2020-06-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
| CN113424319A (zh) | 2019-02-11 | 2021-09-21 | 日升存储公司 | 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用 |
| US11515309B2 (en) | 2019-12-19 | 2022-11-29 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array |
| US11675500B2 (en) | 2020-02-07 | 2023-06-13 | Sunrise Memory Corporation | High capacity memory circuit with low effective latency |
| WO2021173209A1 (en) | 2020-02-24 | 2021-09-02 | Sunrise Memory Corporation | High capacity memory module including wafer-section memory circuit |
| US11507301B2 (en) | 2020-02-24 | 2022-11-22 | Sunrise Memory Corporation | Memory module implementing memory centric architecture |
| US11705496B2 (en) | 2020-04-08 | 2023-07-18 | Sunrise Memory Corporation | Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array |
| US11842777B2 (en) | 2020-11-17 | 2023-12-12 | Sunrise Memory Corporation | Methods for reducing disturb errors by refreshing data alongside programming or erase operations |
| TW202310429A (zh) | 2021-07-16 | 2023-03-01 | 美商日升存儲公司 | 薄膜鐵電電晶體的三維記憶體串陣列 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430624B2 (ja) * | 1974-10-04 | 1979-10-02 | ||
| JPS5927935B2 (ja) * | 1980-02-29 | 1984-07-09 | 株式会社日立製作所 | 情報処理装置 |
| JPS6431228A (en) * | 1987-07-27 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Instruction prefetching control device |
| JPH0227430A (ja) * | 1988-07-15 | 1990-01-30 | Fujitsu Ltd | 分岐命令のフェッチ方式 |
| JPH04188245A (ja) * | 1990-11-22 | 1992-07-06 | Toshiba Corp | キャッシュメモリ制御装置 |
| JPH0683621A (ja) * | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | フェッチ方式 |
| JP3639927B2 (ja) * | 1993-10-04 | 2005-04-20 | 株式会社ルネサステクノロジ | データ処理装置 |
| JP4111645B2 (ja) * | 1999-11-30 | 2008-07-02 | 富士通株式会社 | キャッシュミスした後のメモリバスアクセス制御方式 |
| TW477954B (en) * | 2000-12-05 | 2002-03-01 | Faraday Tech Corp | Memory data accessing architecture and method for a processor |
| US7587580B2 (en) * | 2005-02-03 | 2009-09-08 | Qualcomm Corporated | Power efficient instruction prefetch mechanism |
-
2009
- 2009-07-27 JP JP2009174041A patent/JP2011028540A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2011028540A5 (ja) | 情報処理システム | |
| JP2011100454A5 (ja) | ||
| EP2339455A3 (en) | Multithreaded processor with interleaved instruction pipelines | |
| EP2423821A3 (en) | Processor, apparatus, and method for fetching instructions and configurations from a shared cache | |
| EP2667300A3 (en) | Microprocessor that performs X86 ISA and ARM ISA machine language program instructions by hardware translation into microinstructions executed by common execution pipeline | |
| TWI319546B (en) | Method of executing different instruction set architectures (isa) in a multi-processor system, multi-processor system, and computer-readable storage medium recording related program instructions | |
| JP2016190089A5 (ja) | ||
| WO2008155827A1 (ja) | キャッシュ制御装置及び制御方法 | |
| JP2012232363A5 (ja) | ロボット制御システム及びロボットシステム | |
| EP2159705A4 (en) | CACHE MEMORY DEVICE, ARITHMETIC PROCESSING UNIT AND ITS CONTROL METHOD | |
| EP1710693A3 (en) | Apparatus and method for supporting execution of prefetch threads | |
| DE602006002241D1 (de) | Speichersystem und Steuerungsverfahren dafür | |
| EP2581834A4 (en) | MULTICULTURAL PROCESSOR SYSTEM, INTERMEDIATE COHERENCE CONTROL PROCEDURE, AND INTERMEDIATE COHERENCE CONTROL PROGRAM | |
| JP2012515325A5 (ja) | ||
| JP2011054161A5 (ja) | ||
| EP2660715A3 (en) | Optimizing register initialization operations | |
| DE602006006990D1 (de) | SIMD-Prozessorarchitektur mit gruppierten Verarbeitungseinheiten | |
| GB201000473D0 (en) | Data processing apparatus and method | |
| EP2447829A3 (en) | Prefetch instruction | |
| TWI319157B (en) | Method of handling a cache miss in an instruction crossing a cache line boundary and fetch unit and pipelined processor thereof | |
| WO2006122990A3 (es) | Aparato, sistema y método de dispositivo de memoria para conjuntos múltiples de instrucciones de tipo especulativo | |
| JP2011028061A5 (ja) | 音声記録装置及び方法、ならびに撮像装置 | |
| EP2147373A4 (en) | DIE DISENCHATION INSTRUCTION FOR MULTI-DIP PROCESSOR | |
| JP2006338656A5 (ja) | ||
| EP2492818A4 (en) | CACHE-MEMORY AND ITS CONTROL METHOD |