JP2011023444A - 光電変換装置の製造方法 - Google Patents

Abstract

【課題】高い均一性を備える銀薄膜を熱処理により凝集させて凸凹を形成する場合、温度や表面状態により、一箇所に凝集し、銀薄膜が無くなってしまう領域と、銀が「だま」状に集中してしまう場所ができてしまう場合がある。この場合、本来の目的である乱反射領域にはならず、不良品となる課題がある。
【解決手段】多結晶ＩＴＯ層２０ａを積層し、フォトリソグラフ工程によりレジストマスクを形成した後、多結晶ＩＴＯ層２０ａを例えば塩酸系のエッチング液を用いてエッチングする。ここで、レジストマスクに覆われた部分は配線層として機能する。この場合粒界から選択的にエッチングが進行し、特定の面方位のグレインが残り、エッチングマスクとして機能する残渣２０ｂが形成される。この残渣２０ｂをマスクとして第２層間絶縁層１９をドライエッチングすることでテクスチャー構造を得ることができる。
【選択図】図１

Description

本発明は、光電変換装置の製造方法に関する。

半導体を用いた光電変換装置として、たとえばＰＮフォトダイオードや、ＰＩＮフォトダイオード等の構造を用いたものが知られており、画像信号を得るためのイメージセンサーとして開発が進められてきている。特に、ＰＩＮフォトダイオードは光強度変調に対する時間応答性に優れており、精力的に開発が進められてきている。ＰＩＮフォトダイオードは、Ｐ型半導体、Ｎ型半導体、Ｉ型半導体により構成されている。

Ｐ型半導体とは、正孔（ホール）を発生させる物質を含み、電荷の輸送媒体として主に正孔（ホール）が用いられる半導体である。Ｎ型半導体とは、電子を発生させる物質を含み、電子電荷の輸送媒体として主に電子が用いられる半導体である。Ｉ型半導体とはＰ型半導体、Ｎ型半導体の双方と比べ、電荷の輸送媒体を発生させる不純物密度が低い半導体（真性半導体）である。ここで、Ｐ型半導体を用いた層をＰ層、Ｎ型半導体を用いた層をＮ層、Ｉ型半導体を用いた層をＩ層と呼称するものとする。

ＰＩＮフォトダイオードを構成するアモルファス（以下、αとも呼ぶ）半導体や微結晶（１０〜１００ｎｍ程度の粒径を有するもの、以下μｃとも呼ぶ）半導体は、化学気相堆積法（ＣＶＤ法）を用いて形成することができる。ＣＶＤ法を用いることで、硬質ガラス基板等に薄膜トランジスター（ＴＦＴ）を形成した後、低温（ＴＦＴの耐熱温度以下）で形成し得るアモルファス半導体や微結晶半導体を用いてＴＦＴを覆うようにＰＩＮフォトダイオードを構成することが可能である。この場合、ＴＦＴを覆う領域上にもＰＩＮフォトダイオードを配置することが可能となるため、受光面積が大きく取れ、光電変換効率が高いＰＩＮフォトダイオードを得ることが可能となる。なお、ＰＮフォトダイオードでも同様な構成を用いることが可能である。ＰＮフォトダイオードや、ＰＩＮフォトダイオードは集積化が容易であることから、当該ＰＮフォトダイオードや、当該ＰＩＮフォトダイオードをマトリクス状に配置して画像信号を得るイメージセンサー等の分野に対しても活用されてきている。

イメージセンサーの感度を向上させ、暗い場所でもノイズを抑えた画像信号を得るためには、ＰＩＮフォトダイオードで光電変換されなかった光成分をＰＩＮフォトダイオードに戻し、再び光電変換に寄与させることが効果的である。光電変換されなかった光成分をＰＩＮフォトダイオードに戻す場合、光成分を散乱させて戻すことでより光電変換効率を上げることが可能となる。典型的にはＰＩＮフォトダイオードの光入射面と反対側の電極面に光反射性を備えさせ、かつ光散乱により光閉じ込めを可能とするテクスチャー構造（数μｍ〜数十ｎｍのサイズの凹凸形状を持った構造）を与えることが好適となる。光入射面と反対側の電極面にテクスチャー構造を与えることは、Ｉ層を挟まないＰＮフォトダイオードや、雪崩増倍型フォトダイオードを用いた場合でも同様に好適となる。

光入射面と反対側の電極面にテクスチャー構造を形成する製造方法としては、特許文献１、特許文献２に示すように、銀薄膜を形成し、熱処理を行うことで銀薄膜を凝集させてテクスチャー構造を得る方法が示されている。

また、特許文献３に示されるように、半導体層の一部としてダイヤモンド様炭素（以下ＤＬＣとも呼ぶ）膜を用い、ＤＬＣ膜を水素プラズマ等によりテクスチャー構造化させることで、テクスチャー構造を備える半導体層を形成する方法が示されている。

また、特許文献４にあるように、金属イオンを含有する、酸化剤とフッ化水素酸の混合水溶液に、シリコン基板を浸すことにより、基板の表面に多孔質シリコン層を形成する方法が示されている。

特開平４−２１８９７７号公報 特開平８−１８０８４号公報 特開平９−１４８５９４号公報 特開２００５−１８３５０５号公報

特許文献１や特許文献２に示される製造方法を用いた場合、熱処理による銀の凝集反応を用いて凸凹を形成することとなる。高い均一性を備える銀薄膜を熱処理により凝集させる場合、温度や表面状態により、一箇所に凝集し、銀薄膜が無くなってしまう領域と、銀が「だま」状に集中してしまう場所ができてしまう場合がある。この場合、本来の目的である乱反射領域にはならず、不良品となる課題がある。

また、特許文献３に示す製造方法を用いた場合、ＰＩＮフォトダイオードを構成する半導体層の格子定数が異なる組み合わせを有することとなる。たとえば、炭化珪素と珪素とでは２５％程度格子定数が異なっており、ＤＬＣ層を形成することで大きな応力が内包されることとなり、欠陥が発生する場合がある。光電変換素子内でのこのような欠陥は暗電流を増大させるため、暗電流を十分に低減するには技術的に困難であるという課題がある。また、ＤＬＣ層と珪素層とを混在させると炭素と珪素との凝集体が発生し、この凝集体を起点として欠陥が発生するという課題がある。

また、特許文献４に示す製造方法を用いた場合、テクスチャー構造ではなく多孔質層が形成されている。多孔質層を持つ物質は洗浄後においても、その内部に汚染物質が蓄積される場合がある。そのため、半導体関連の技術一般に対して適切な技術とは言い難い。また、電気抵抗上からも不利な構造であり、光信号に対する電気的応答速度は、多孔質層を持たない素子と比べ低下するという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。

［適用例１］本適用例にかかる光電変換装置の製造方法は、基板の第１面に下地層を形成する工程と、前記下地層に重ねて多結晶層を形成する工程と、前記多結晶層をエッチングし、前記多結晶層の残渣を形成する工程と、前記残渣をマスクとして前記下地層をエッチングし、前記下地層に凹部を形成する工程と、前記凹部が形成された面を覆う光反射性の導電層を形成する工程と、前記導電層に重ねて光電変換素子を形成する工程と、を備えることを特徴とする。

これによれば、加熱により金属層を凝集させてマスクを形成する場合と比べ、高い均一性を備えたマスクを得ることが可能となり、光電変換素子に対してより効率的に反射光を返すことが可能となる。また、凸凹部を備えるＤＬＣ層を光電変換素子に用いる場合と比べ、格子定数や熱膨張係数を揃えて光電変換素子を構成することができるため、より高い信頼性を得ることが可能となる。また、下地層を多孔質化した後、光反射性の導電層を形成する場合と比べ、多孔質構造内に残留する不純物の影響を回避することが可能となり、より高い信頼性を得ることが可能となる。

［適用例２］上記適用例にかかる光電変換装置の製造方法であって、前記エッチングは、エッチング速度が面方位依存性を備えているウェットエッチングであることを特徴とする。

上記した適用例によれば、エッチング速度は面方位により異なっている。そのため、残渣が残せるエッチング時間は、面方位に対するエッチング速度比分だけ余裕を持たせることが可能となり、若干の層厚分布やエッチング液の温度変動等があっても、安定して残渣を残すことが可能となり、プロセス安定性を高めることが可能となる。

［適用例３］上記適用例にかかる光電変換装置の製造方法であって、前記多結晶層は、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物（ＩＺＯ：（登録商標））、またはポリシリコンを含むことを特徴とする。

上記した適用例によれば、エッチング速度を面方位により変えることができる。たとえば、ＫＯＨ水溶液はシリコンのエッチングに対して高い面方位依存性を備えており、（１１１）面のエッチング速度が遅くなる性質を備えている。このような溶液を用いてポリシリコンをエッチングすることで、若干の層厚分布やエッチング液の温度変動等があっても、安定して残渣を残すことが可能となり、プロセス安定性を高めることが可能となる。また、ＩＴＯやＩＺＯ（登録商標）に対しては、塩酸系のエッチング液を用いることで面方位依存性を備えたエッチングを行うことが可能となる。

［適用例４］上記適用例にかかる光電変換装置の製造方法であって、前記多結晶層は、層厚が１０ｎｍ以上１００ｎｍ以下であることを特徴とする。

上記した適用例によれば、１０ｎｍ以上の層厚を用いることで、層形成時に生じる凝集を避けて、均一性の高い多結晶層を得ることができる。また、１００ｎｍ以下の層厚を用いることで、層形成に用いる材料消費量を抑え、かつ層形成に要する時間や、エッチングに要する時間を抑えることが可能となる。

［適用例５］上記適用例にかかる光電変換装置の製造方法であって、前記導電層は、表面粗さの算術平均（Ｒａ）が１０ｎｍ以上１００ｎｍ以下であることを特徴とする。

上記した適用例によれば、導電層に抜けてきた光を乱反射させて返すことができる。導電層により、光電変換されなかった光を再び乱反射させて光電変換素子に返すことで、光電変換効率を向上させることができる。そして、１０ｎｍ以上のＲａを備えることで十分な反射特性が得られる。そして、１００ｎｍ以下のＲａを備えることで、導電層上に設けられる光電変換素子内に生じる未結合手の増加等、光電変換素子の特性低下を抑えることが可能となる。

［適用例６］上記適用例にかかる光電変換装置の製造方法であって、前記下地層は、樹脂またはＳｉＯｘＮｙ（ｘ＝０またはｙ＝０の場合を含む）を含むことを特徴とする。

上記した適用例によれば、残渣を構成する物質と選択比を取ってエッチングすることが可能となり、プロセス条件のぶれに強くなる。そのため、凹部の形成を再現性高く行うことが可能となり、歩留まりの高い製造工程を提供することが可能となる。

第１の実施形態に示す、テクスチャー構造を有する下地層を備えたＰＩＮフォトダイオードを含む光電変換装置の一形態を示す断面図。 第１の実施形態に示す、テクスチャー構造を有する下地層を備えたＰＩＮフォトダイオードの平面図。 （ａ）、（ｂ）は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図。 （ａ）、（ｂ）は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図。 （ａ）、（ｂ）は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図。 は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図。 は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。

（第１の実施形態：光電変換装置の構成）
以下、本実施形態にかかる光電変換装置について図面を用いて説明する。図１は、テクスチャー構造を有する下地層を備えたＰＩＮフォトダイオードを含む光電変換装置の一形態を示す断面図、図２は、光電変換装置の一形態を示す平面図である。

ここで説明する光電変換装置の構成は、後述する光電変換装置の製造方法により形成される。そして、当該製造方法により形成される構造がもたらす機能や、層厚条件等の範囲設定を定める要因について、より詳細に示すべく説明を行っている。

平面形状としては、図２に示すように、たとえばＰＩＮフォトダイオード１０を８μｍ×３０μｍ程度の角を丸めた矩形形状とし、カラーフィルター３０等を用いてＲＧＢ（赤・緑・青）に入射光を分離し、カラー画像を得る構成を用いることが好適である。また、モノクロ画像に対応した用途に対しては、２０μｍ×２０μｍ程度の正方形形状を持つＰＩＮフォトダイオード１０を用いても良い。

以下、図１に示す光電変換装置１の構成について説明する。光電変換装置１は、光電変換素子としてのＰＩＮフォトダイオード１０、基板本体１１、半導体層１２、チャネル１２ａ、ＬＤＤ１２ｂ、ドレイン１２ｃ、ソース１２ｄ、ゲート絶縁層１３、ゲート電極１４、第１層間絶縁層１５、ドレイン電極１６、ソース電極１７、ＴＦＴ１８、下地層としての第２層間絶縁層１９、多結晶ＩＴＯ層２０ａ、光反射性の導電層としての第１導電層２１、第１半導体層２２、第３半導体層２３、第２半導体層２４、第２導電層２５、隔壁２６と、を備える。なお、以下の説明において、「上」とは、基板本体１１に対して半導体層１２の方向へ向かう方向と定義する。「下」とは、「上」の反対方向と定義する。なお、「○○上に」という表現では、「下」側に位置する物と直接接触していない場合を含むものとする。

光電変換素子としてのＰＩＮフォトダイオード１０は、第１半導体層２２、第３半導体層２３、第２半導体層２４により構成され、ＰＩＮフォトダイオード１０を挟む第１導電層２１と第２導電層２５とに対して、ＰＩＮフォトダイオード１０に入力された光強度に対応した光電流を供給する機能を有している。

基板本体１１は、硬質ガラス等が用いられ、後述するＴＦＴ１８等を保持する機能を有している。

半導体層１２は、ポリシリコンやアモルファスシリコン、マイクロ結晶シリコン等により構成されている。半導体層１２には、後述するＴＦＴ１８を構成するドレイン１２ｃ、ソース１２ｄ、ＬＤＤ１２ｂ、チャネル１２ａが形成されている。そして後述するゲート絶縁層１３とゲート電極１４と組み合わされてＴＦＴ１８が構成される。

ゲート絶縁層１３は、後述するＴＦＴ１８のゲート電極１４と半導体層１２とを分離する機能を有している。

ゲート電極１４は、ゲート絶縁層１３を介してチャネル１２ａに電界を供給し、チャネル１２ａを流れる電流を制御している。

第１層間絶縁層１５は、後述するＴＦＴ１８等に用いられる電極や図示せぬ配線パターンを電気的に分離する機能を有している。

ドレイン電極１６は、ドレイン１２ｃと電気的に接続され、ドレイン１２ｃの電位を第１層間絶縁層１５上に伝達し、第１層間絶縁層１５上に位置する図示せぬ配線パターンを介して電子回路を構成している。

ソース電極１７は、ソース１２ｄと電気的に接続され、ソース１２ｄの電位を第１層間絶縁層１５上に伝達する機能を有している。この場合は、ＰＩＮフォトダイオード１０に接続される第１導電層２１と接続され、ＰＩＮフォトダイオード１０と、ＰＩＮフォトダイオード１０と並列に接続された図示せぬ保持容量に蓄える電荷の蓄積／クリア動作を行うべく、ＴＦＴ１８のソース１２ｄと接続されている。

ＴＦＴ１８は、ドレイン１２ｃ、ソース１２ｄ、ＬＤＤ１２ｂ、チャネル１２ａと、ゲート絶縁層１３とゲート電極１４とを組み合わせることで形成されている。ＴＦＴ１８は、ＰＩＮフォトダイオード１０と、ＰＩＮフォトダイオード１０と並列に接続された図示せぬ保持容量に蓄える電荷の蓄積／クリア動作を行う機能を有している。また、多結晶ＩＴＯ層２０ａは、図示せぬ回路同士を電気的に接続する機能を有している。また、配線材として機能していると共に、後述する実施形態でのテクスチャー構造の製造に関与している。多結晶ＩＴＯ層２０ａは、１０ｎｍ以上１００ｎｍ以下程度の層厚を備えることが好ましい。１０ｎｍ以上の層厚を用いることで、層形成時に生じる凝集を避けて、均一性の高い多結晶層を得ることができる。また、１００ｎｍ以下の層厚を用いることで、層形成に用いる材料消費量を抑え、かつ層形成に要する時間や、エッチングに要する時間を抑えることが可能となるからである。また、多結晶ＩＴＯ層２０ａに代えてインジウム−亜鉛酸化物（ＩＺＯ：（登録商標））、またはポリシリコンを用いても良い。この場合においても同様に１０ｎｍ以上１００ｎｍ以下程度の層厚を備えることが好ましい。

そして基板本体１１、ＴＦＴ１８、ドレイン電極１６、ソース電極１７、第１層間絶縁層１５を組み合わせたものを、光電変換素子としてのＰＩＮフォトダイオード１０を支える基板３１として扱っている。

下地層としての第２層間絶縁層１９は、ＰＩＮフォトダイオード１０と、ソース電極１７やドレイン電極１６と電気的に分離し、かつＴＦＴ１８やその他配線部材により生じた凸凹を平坦化し、ＰＩＮフォトダイオード１０を形成する際に歪が残らないようにする機能を有している。第２層間絶縁層１９は、例えばアクリル樹脂や酸化珪素を用いて形成される。第２層間絶縁層１９には、窪み状の形状を備える数μｍ〜数十ｎｍのサイズの凹凸形状をもった表面構造（テクスチャー構造）が形成されている。そして、第１導電層２１の一部は、この第２層間絶縁層１９の形状を反映したテクスチャー構造を備えている。アクリル樹脂や酸化珪素はＩＴＯや、インジウム−亜鉛酸化物、ポリシリコン等と選択比をもってエッチングすることが可能であり、プロセス条件のぶれに強い構造を得ることが可能となる。

第１導電層２１の一部は、ＰＩＮフォトダイオード１０の電極としても機能している。第１導電層２１は、例えばアルミニウム・銅（ＡｌＣｕ）合金等、アルミニウム合金を用いることが好適であり、さらには原子数密度で比率を定めた場合に金属アルミニウムを過半量含むことが好ましい。ここで、原子数密度で比率を定めた場合に金属アルミニウムを過半量含むＡｌ合金は、アルミニウムの性質を引き継ぐ高い光反射率を確保し、かつ高い導電性を有しながら安価である。そして、ウェット加工でもドライ加工でも加工が可能であり、プロセスを選ばないという利点を有している。加えて、Ａｌ単体で電極を形成する場合と比べ、エレクトロマイグレーション（電流を流すことで生じる金属Ａｌの移動：配線抵抗の増大、断線を引き起こす）を抑えられるという利点を有している。第１導電層２１の層厚としては、たとえば１００ｎｍ程度の平均層厚値を有している。また、第１導電層２１として銀系の合金、混合物、および多層の積層物を用いても良い。この場合、可視光反射率をアルミニウムより高く取ることが可能となる。また、使用目的に応じて他の金属を用いても良い。

第２層間絶縁層１９におけるテクスチャー構造の深さは、基板本体１１の平面方向において、ＰＩＮフォトダイオード１０が形成される領域内で、第２層間絶縁層１９を覆う第１導電層２１の表面粗さの算術平均（Ｒａ）が１０ｎｍ以上１００ｎｍ以下となるよう形成されていることが好ましい。

１０ｎｍ以上のＲａを持つことで、第１導電層２１に到達した光を散乱させて反射させることが可能となり、ＰＩＮフォトダイオード１０の光電変換効率を向上させることができる。また、１００ｎｍ以下のＲａを持つことで、第１導電層２１のテクスチャー構造に起因する新たなリーク電流の発生を抑制することが可能となる。

第１半導体層２２は、後述する第３半導体層２３、第２半導体層２４と、で構成される、ＰＩＮフォトダイオード１０の光電変換領域として機能する。第１半導体層２２としては、α−シリコンや、μｃ−シリコンが用いる。そして、燐等の不純物元素を含むＮ型を示す第１半導体層２２が構成されている。ここで、第１半導体層２２の層厚は５０ｎｍ程度の値を有している。

第３半導体層２３は、第１半導体層２２と重ねて配置されており、意図的な不純物添加を行っていない層である。より精密には、第１半導体層２２と比べ、第１不純物元素の量が原子数あたりの密度に関して低い。第３半導体層２３は、α−シリコンや、μｃ−シリコンを用いて構成され、層厚は５００ｎｍ程度である。

第２半導体層２４は、第３半導体層２３と重ねて配置されている。第２半導体層２４としては、α−シリコンや、μｃ−シリコン等が用いられる。そして、硼素等の不純物元素を含む、第２導電型としてＰ型を示す第２半導体層２４が構成されている。ここで、第３半導体層２３は、第２半導体層２４と比べ、第２不純物元素の量が原子数あたりの密度が低く構成されている。ここで、第２半導体層２４の層厚は、５０ｎｍ程度の厚みを有している。

第２導電層２５は、第２半導体層２４と重ねて配置されており、たとえばインジウム・錫・酸化物（ＩＴＯ）層等が用いられている。層厚は５０ｎｍ程度であり、電気抵抗の上昇と、光透過率の低下というトレードオフを最適化する層厚が用いられている。第２導電層２５は可視光波長域の光を透過する材質と厚さで形成され、好ましくは可視光波長域において、第２半導体層２４の光透過率より高い光透過率有する材質と厚さを選択することが好適であり、さらに好ましくは、可視光波長域において、第１半導体層２２、第３半導体層２３、第２半導体層２４を合わせた（これら３層を透過させた）光透過率より高い光透過率を有する材質と厚さを選択することが好適であり、第２導電層２５による光損失を抑えることで、より明るいＰＩＮフォトダイオード１０を得ることができる。そして、隔壁２６は、ＰＩＮフォトダイオード１０を素子分離する機能を有している。

また、第１導電層２１としてはＡｌＣｕに限定されることはなく、たとえば金属アルミニウム（Ａｌ）または、ＡｌＴｉ、ＡｌＣｒ、ＡｌＴａ、ＡｌＮｂ、ＡｌＣｕ、ＡｌＡｇ、ＡｌＡｕ、ＡｌＳｉおよびこれらの合金、混合物、および多層の積層物を用いても良い。ここで、第１導電層２１として上記した金属を用いた場合に、原子数密度で比率を定めた場合にＡｌを過半量含むことが好適である。この場合、金属アルミニウムが備える易加工性により、ドライエッチング法やウェットエッチング法等を用いて、第１導電層２１を加工することが容易となる。

また、第１導電層２１の形状として、上記したように平均表面粗さ（Ｒａ）が１０ｎｍ以上１００ｎｍ以下の値を有する、ナノメートルのサイズの凹凸形状をもった表面構造（テクスチャー構造）を有していることが好適である。

また、ＰＩＮフォトダイオード１０のＩ層となる第３半導体層２３を除いても良い。この場合、ＰＩＮフォトダイオード１０のＰＩＮ構造をなす部分はＰＮフォトダイオードとなり、光電変換は主にＰＮ接合部分で行われることとなる。即ち、第３半導体層２３に代えてＰＮ接合の空乏層を割り当てることでＰＮフォトダイオードの構成を適用することが可能となる。また、上記したＰＩＮフォトダイオード１０のＰＩＮ構造をなす部分に、雪崩増倍型フォトダイオード（ＡＰＤ）構造を用いても良い。

また、第１半導体層２２にＮ型不純物を導入し、第２半導体層２４にＰ型不純物を導入しているが、これは反対に第１半導体層２２にＰ型不純物を導入し、第２半導体層２４にＮ型不純物を導入しても良い。この場合、バイアス条件や、信号電流の向き等を変更することで対応することができる。

（第２の実施形態：光電変換装置の製造方法）
以下、本実施形態にかかる図１記載の光電変換装置の製造方法について図面を用いて説明する。図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６、図７は、ＰＩＮフォトダイオードを含む光電変換装置の製造方法における一形態を示す工程断面図である。

まず、工程１として、基板本体１１上に、半導体層１２の前駆体となるシリコン層を堆積し、熱処理やレーザーアニール等により多結晶シリコン層に改質した後、フォトリソグラフ工程によりレジストマスクを形成する。そして、このレジストマスクを用いてエッチング工程を行い、多結晶シリコン層を用いた半導体層１２を形成する。エッチング工程終了後、レジストマスクは除去する。

次に、ゲート絶縁層１３を堆積した後、フォトリソグラフ工程とイオン注入やイオンドーピング工程と、を用いて、ドレイン１２ｃ、ソース１２ｄを形成する。イオン注入工程後、レジストマスクは除去する。

次に、工程２として、モリブデン層、アルミニウム層、チタン層、タングステン層、タンタル層等の金属やポリシリコン層等を堆積した後、フォトリソグラフ工程によりレジストマスクを形成する。そして、このレジストマスクを用いてエッチング工程を行い、ゲート電極１４を形成する。エッチング工程終了後、レジストマスクは除去する。

次に、工程３として、ゲート電極１４をマスクとして、イオン注入工程を用いて、ＬＤＤ１２ｂを形成する。ここまでの工程でＴＦＴ１８が形成される。そして、ゲート電極１４と平面的に重なる半導体層１２はチャネル１２ａとして機能する。
ここまでの工程を終了した状態の断面図を図３（ａ）に示す。

次に、工程４として、たとえば酸化珪素を用いて第１層間絶縁層１５を形成し、ゲート電極１４を含むＴＦＴ１８等を覆い、電気的に絶縁する。

次に、工程５として、ドレイン１２ｃ、ソース１２ｄを電気的に接続するために、第１層間絶縁層１５の一部を開口した後、アルミニウム等の金属を堆積する。そして、不要領域を除去してドレイン電極１６、ソース電極１７を形成する。ここまでの工程を終了した状態の断面図を図３（ｂ）に示す。ここまでの工程により、基板３１が形成される。

次に、工程６として、たとえばアクリル樹脂やポリイミド樹脂等の樹脂、またはＳｉＯｘＮｙ（ｘ＝０、ｙ＝０を含む）を用いて下地層としての第２層間絶縁層１９を形成し、ドレイン電極１６、ソース電極１７等を覆い、電気的に絶縁すると共に、ＴＦＴ１８等の構造体に起因する段差を平坦化する。これらの樹脂やＳｉＯｘＮｙ（ｘ＝０、ｙ＝０を含む）は、ＩＴＯやＩＺＯ（登録商標）、ポリシリコン等と選択比をもってエッチングすることが可能であり、プロセス条件のぶれに対して強い工程を提供することが可能となる。本実施形態では、アクリル樹脂を用いた場合について説明を続ける。そして、フォトリソグラフ工程によりレジストマスクを形成し、第２層間絶縁層１９を開口し、ソース電極１７を露出させる。この工程に代えて、感光性アクリル樹脂を用いてレジストマスクを用いずに露出させても良い。続けて、多結晶ＩＴＯ層２０ａを形成する。多結晶ＩＴＯ層２０ａは、スパッタ法等を用いて形成したアモルファスＩＴＯを、２００℃、１時間程度アニールすることで得ることができる。

この場合、多結晶ＩＴＯ層２０ａのグレインサイズは２００ｎｍ以上３００ｎｍ以下程度の大きさとなる。そして、この大きさが、後述する残渣２０ｂの配置間隔を規定する大きさとなる。ここで、このグレインサイズはアニール温度やアモルファスＩＴＯの層厚や製造条件を変えることで制御可能である。

また、スパッタ法を用いる際に、酸素を添加したプラズマ雰囲気を用いることで直接多結晶ＩＴＯ層２０ａを形成することも可能である。この場合、形成条件を変えることによりグレインサイズの制御をより幅広い範囲で設定することが可能となる。本実施形態では、アモルファスＩＴＯをアニール工程を用いて多結晶化させた場合について説明を続ける。ここまでの工程を終了した状態の断面図を図４（ａ）に示す。

ここで、多結晶ＩＴＯ層２０ａは１０ｎｍ以上１００ｎｍ以下の層厚を備えることが好ましい。１０ｎｍ以上の層厚とすることで、第２層間絶縁層１９を均一に覆うことができる。また、１００ｎｍ以下の層厚とすることで、ＩＴＯの消費量を抑え、かつ後述する面方位依存性エッチングを、層厚を厚くした場合と比べ短時間で行うことが可能となる。また、ここでは多結晶ＩＴＯ層２０ａを用いる例について説明したが、これはＩＺＯ（登録商標）や、ポリシリコンを用いても良い。例えばポリシリコンを用いる場合には、ＫＯＨや、水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ）等を用いて異方性エッチングを行うことが好適である。特に、アルカリ金属を嫌うシリコンプロセスでは、ＴＭＡＨの方がアルカリ金属の汚染に対して安全ではあるが、十分に洗浄しうる場合には、ＫＯＨを使うことも可能である。本実施形態では、多結晶ＩＴＯ層２０ａを用いた場合について説明を続ける。

次に、工程７として、フォトリソグラフ工程によりレジストマスクを形成した後、多結晶ＩＴＯ層２０ａを例えば塩酸系のエッチング液を用いてエッチングする。レジストマスクに覆われた部分は配線層として機能する。この場合粒界から選択的にエッチングが進行する。エッチング速度が面方位依存性を持つことで、特定の面方位のグレインが残り、残渣２０ｂが形成される。ここで、少なくともＰＩＮフォトダイオード１０に含む領域を残して、多結晶ＩＴＯ層２０ａの一部が除去され、残渣２０ｂが形成される。この工程後、レジストマスクを除去する。ここまでの工程を終了した状態の断面図を図４（ｂ）に示す。

次に、工程８として、たとえばＳＦ₆等のフッ素系ガスを用いて、第２層間絶縁層１９をドライエッチングする。ＳＦ₆を用いたドライエッチングでは、多結晶ＩＴＯ層２０ａや残渣２０ｂに残されたＩＴＯは損傷を受けないため、第２層間絶縁層１９は基板本体１１側に対して凹形状にエッチングされる。ここでのエッチング深さは、図１に示す第１導電層２１の形状が、平均表面粗さ（Ｒａ）が１０ｎｍ以上１００ｎｍ以下の値を有する、ナノメートルのサイズの凹凸形状をもった表面構造（テクスチャー構造）となるよう調整することが好適である。ここまでの工程を終了した状態の断面図を図５（ａ）に示す。

次に、工程９として、図１に示す、光反射性の導電層としての第１導電層２１を形成する。第１導電層２１は、ＡｌＣｕ層を形成し、フォトリソグラフ工程によりレジストマスクを形成した後、燐酸、硝酸、酢酸を含むエッチング液を用いてエッチングを行う。この工程では多結晶ＩＴＯ層２０ａはエッチングされないため、多結晶ＩＴＯ層２０ａを残してＡｌＣｕ層をエッチングすることができる。そしてエッチング終了後、レジストマスクを除去する。この工程により、第１導電層２１が形成される。ここまでの工程を終了した状態の断面図を図５（ｂ）に示す。ここで、第１導電層２１としてはＡｌＣｕに限定されることはなく、例えば金属アルミニウム（Ａｌ）または、ＡｌＴｉ、ＡｌＣｒ、ＡｌＴａ、ＡｌＮｂ、ＡｌＣｕ、ＡｌＡｇ、ＡｌＡｕ、ＡｌＳｉおよびこれらの合金、混合物、および多層の積層物を用いても良い。ここで、第１導電層２１として上記した金属を用いた場合に、原子数密度で比率を定めた場合にＡｌを過半量含むことが好適である。この場合、金属アルミニウムが備える易加工性により、ドライエッチング法やウェットエッチング法等を用いて、第１導電層２１を形成することが容易となる。また、銀系の合金、混合物、および多層の積層物を用いても良い。この場合、可視光反射率をアルミニウムより高く取ることが可能となる。また、加工条件に応じて他の金属を用いても良い。ここまでの工程を終了した状態の断面図を図５（ｂ）に示す。

次に、工程１０として第１半導体層前駆体２２ａ、第３半導体層前駆体２３ａ、第２半導体層前駆体２４ａを形成する。第１半導体層前駆体２２ａ、第３半導体層前駆体２３ａ、第２半導体層前駆体２４ａは化学気相堆積法（ＣＶＤ法）や、スパッタ法等を用いて形成することができる。本実施形態では、ＣＶＤ法を用いた場合について説明を続ける。

第１半導体層前駆体２２ａとしては、α−シリコンや、μｃ−シリコンが用いられ、燐等の不純物元素を含みＮ型を示している。第１半導体層前駆体２２ａの層厚は５０ｎｍ程度の値である。

第３半導体層前駆体２３ａは、第１半導体層前駆体２２ａと重ねて形成されており、意図的な不純物添加を行っていない層である。第３半導体層２３は、α−シリコンや、μｃ−シリコンを用いて構成され、層厚は５００ｎｍ程度である。なお、第３半導体層前駆体２３ａの形成は省略することが可能である。この場合には、第１半導体層前駆体２２ａや後述する第２半導体層前駆体２４ａを厚くすることが光電変換効率の点からは好ましい。

第２半導体層前駆体２４ａは、第３半導体層前駆体２３ａと重ねて形成されており、α−シリコンや、μｃ−シリコン等が用いられる。そして、硼素等の不純物元素を含みＰ型を示している。第２半導体層前駆体２４ａの層厚は５０ｎｍ程度の値である。形成条件としては、例えば、シラン（ＳｉＨ₄）と笑気（Ｎ₂Ｏ）とを材料ガスとして、ホスフィン（ＰＨ₃）を導入し、第１半導体層前駆体２２ａとしてＮ型のα−Ｓｉを５０ｎｍ程度層形成する。続けて、ＰＨ₃の導入を止め、第３半導体層２３としてＩ型のα−Ｓｉを５００ｎｍ程度層形成する。続けて、ジボラン（Ｂ₂Ｈ₆）を導入し、第２半導体層２４としてＰ型のα−Ｓｉを５０ｎｍ程度層形成する。ここまでの工程を終了した状態の断面図を図６に示す。

次に、工程１１として、第１半導体層２２、第３半導体層２３、第２半導体層２４を形成する。具体的には、フォトリソグラフ工程によりレジストマスクを形成した後、ＳＦ₆系のガスを用いてドライエッチングを行う。ＳＦ₆系のガスを用いることで、第１導電層２１、多結晶ＩＴＯ層２０ａを残した状態でエッチングを行うことが可能となる。ここまでの工程を終了した状態の断面図を図７に示す。

次に、工程１２として、隔壁２６を形成する。隔壁２６は、例えば酸化珪素層を堆積した後、フォトリソグラフ工程によりレジストマスクを形成し、フッ酸によりエッチングすることで形成される。エッチング工程終了後、レジストマスクは除去する。そして、ＩＴＯを用いた第２導電層２５を蒸着法やイオンプレーティング法等を用いて形成する。以上の工程を行うことで、図１に示す光電変換装置１を製造するための製造工程を提供することができる。

また、この製造工程を用いた場合、工程７に示されるように、多結晶ＩＴＯ層のエッチングにより得られた残渣領域をマスクとしてテクスチャー構造を形成することから、マスクとして機能する残渣領域は規則性を持たずに形成される。そのため、光の干渉による偽色の発生が抑えられ、色バランスに優れた光電変換装置を提供することが可能となる。

１…光電変換装置、１０…ＰＩＮフォトダイオード、１１…基板本体、１２…半導体層、１２ａ…チャネル、１２ｂ…ＬＤＤ、１２ｃ…ドレイン、１２ｄ…ソース、１３…ゲート絶縁層、１４…ゲート電極、１５…第１層間絶縁層、１６…ドレイン電極、１７…ソース電極、１８…ＴＦＴ、１９…第２層間絶縁層、２０ａ…多結晶ＩＴＯ層、２０ｂ…残渣、２１…第１導電層、２２…第１半導体層、２２ａ…第１半導体層前駆体、２３…第３半導体層、２３ａ…第３半導体層前駆体、２４…第２半導体層、２４ａ…第２半導体層前駆体、２５…第２導電層、２６…隔壁、３０…カラーフィルター、３１…基板。

Claims (6)

1. 基板の第１面に下地層を形成する工程と、
   前記下地層に重ねて多結晶層を形成する工程と、
   前記多結晶層をエッチングし、前記多結晶層の残渣を形成する工程と、
   前記残渣をマスクとして前記下地層をエッチングし、前記下地層に凹部を形成する工程と、
   前記凹部が形成された面を覆う光反射性の導電層を形成する工程と、
   前記導電層に重ねて光電変換素子を形成する工程と、
   を備えることを特徴とする光電変換装置の製造方法。
2. 請求項１に記載の光電変換装置の製造方法であって、前記エッチングは、エッチング速度が面方位依存性を備えているウェットエッチングであることを特徴とする光電変換装置の製造方法。
3. 請求項１または２に記載の光電変換装置の製造方法であって、前記多結晶層は、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物（ＩＺＯ：（登録商標））、またはポリシリコンを含むことを特徴とする光電変換装置の製造方法。
4. 請求項１から３のいずれか一項に記載の光電変換装置の製造方法であって、前記多結晶層は、層厚が１０ｎｍ以上１００ｎｍ以下であることを特徴とする光電変換装置の製造方法。
5. 請求項１から４のいずれか一項に記載の光電変換装置の製造方法であって、前記導電層は、表面粗さの算術平均（Ｒａ）が１０ｎｍ以上１００ｎｍ以下であることを特徴とする光電変換装置の製造方法。
6. 請求項１から５のいずれか一項に記載の光電変換装置の製造方法であって、前記下地層は、樹脂またはＳｉＯｘＮｙ（ｘ＝０またはｙ＝０の場合を含む）を含むことを特徴とする光電変換装置の製造方法。

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