JP2011019102A5

JP2011019102A5 -

Info

Publication number: JP2011019102A5
Application number: JP2009162612A
Authority: JP
Filing date: 2009-07-09
Publication date: 2012-07-12
Anticipated expiration: 2029-07-09

Claims

第１基準電圧が入力される上部電極と、金属膜から成る下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有する光センサ素子と、
前記下部電極と第２基準電圧を供給する第２基準電圧線との間に接続される容量素子と、
オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、
前記下部電極がフローティングの状態において、前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記下部電極と前記光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
前記第１の基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項１に記載の光センサ回路。
前記スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項１に記載の光センサ回路。
第１基準電圧が入力される第１上部電極と、金属膜から成る第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有する第１光センサ素子と、
前記第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有する暗電流補償用の第２光センサ素子と、
前記第１下部電極と前記第２下部電極との間に接続される容量素子と、
オン状態の時に前記第１下部電極に第１電源電圧を入力し、オフ状態の時に前記第１下部電極をフローティング状態とする第１スイッチ回路と、
オン状態の時に前記第２下部電極に第１電源電圧を入力し、オフ状態の時に前記第２下部電極をフローティング状態とする第２スイッチ回路と、
前記第２下部電極がフローティングの状態で所定期間経過後に、前記第２下部電極に第１電源電圧を入力する第３スイッチ回路と、
前記第１下部電極がフローティングの状態において、前記第１光依存可変抵抗素子に所定期間光が照射された後で前記第３スイッチ回路がオン状態の時に前記第１下部電極の電圧変化を検出する検出回路とを有し、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であり、
前記第１下部電極と前記第１光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性、および、前記第２下部電極と前記第２光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
前記各スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項４に記載の光センサ回路。
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、光センサ素子を有する光センサアレイであって、
前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記下部電極と第２基準電圧を供給する第２基準電圧線との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であることを特徴とする光センサアレイ。
前記第１基準電圧を供給する第１基準電圧線と、
前記第２基準電圧を供給する第２基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項６に記載の光センサアレイ。
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項６に記載の光センサアレイ。
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記下部電極をフローティング状態とすることを特徴とする請求項６に記載の光センサアレイ。
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記下部電極がフローティングの状態の時に前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項９に記載の光センサアレイ。
前記第１基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項６に記載の光センサアレイ。
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、第１光センサ素子と、暗電流補償用の第２光センサ素子を有する光センサアレイであって、
前記第１光センサ素子は、第１基準電圧が入力される第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有し、
前記第２光センサ素子は、第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記第１下部電極と第２下部電極との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記第１下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタと、
第２電極に第１電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第２クロックが入力される第４トランジスタと、
第２電極に第２電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第１クロックが入力される第５トランジスタと、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であることを特徴とする光センサアレイ。
前記第１基準電圧を供給する第１基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項１２に記載の光センサアレイ。
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項１２に記載の光センサアレイ。
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記第１下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第１下部電極をフローティング状態となし、
前記第４トランジスタは、前記第２クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第２下部電極をフローティング状態とすることを特徴とする請求項１２に記載の光センサアレイ。
前記第５トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力することを特徴とする請求項１５に記載の光センサアレイ。
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記第１下部電極がフローティングの状態において前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項１６に記載の光センサアレイ。
前記各トランジスタは、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項６または請求項１２に記載の光センサアレイ。