JP2011015093A5 - 画像処理装置、その制御方法及びプログラム - Google Patents

画像処理装置、その制御方法及びプログラム Download PDF

Info

Publication number
JP2011015093A5
JP2011015093A5 JP2009156328A JP2009156328A JP2011015093A5 JP 2011015093 A5 JP2011015093 A5 JP 2011015093A5 JP 2009156328 A JP2009156328 A JP 2009156328A JP 2009156328 A JP2009156328 A JP 2009156328A JP 2011015093 A5 JP2011015093 A5 JP 2011015093A5
Authority
JP
Japan
Prior art keywords
control means
image processing
access
request
processing apparatus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009156328A
Other languages
English (en)
Other versions
JP5340058B2 (ja
JP2011015093A (ja
Filing date
Publication date
Application filed filed Critical
Priority to JP2009156328A priority Critical patent/JP5340058B2/ja
Priority claimed from JP2009156328A external-priority patent/JP5340058B2/ja
Priority to US12/784,808 priority patent/US8526039B2/en
Publication of JP2011015093A publication Critical patent/JP2011015093A/ja
Publication of JP2011015093A5 publication Critical patent/JP2011015093A5/ja
Application granted granted Critical
Publication of JP5340058B2 publication Critical patent/JP5340058B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

本発明は、画像処理装置、その制御方法及びプログラムに関するものである。
本発明は、上述の問題に鑑みて成されたものであり、1つの大容量記憶装置を用いた分散システムにおいて、高速な画像処理を実現するとともに、必要となるハードウェアによるコストを低減する画像処理装置及びその制御方法を提供することを目的とする。
本発明は、画像処理装置であって、前記画像処理装置を統括的に制御する第1制御手段と、前記第1制御手段にバスを介して接続され、画像データを画像処理する画像処理機能を備える第2制御手段と、前記第2制御手段に接続されるとともに該第2制御手段を介して前記第1制御手段に間接的に接続され、前記画像データを記憶する記憶手段とを備え、前記第1制御手段は、前記記憶手段に対するアクセス要求が発生すると、当該アクセス要求が、前記第1制御手段と前記記憶手段との間でのデータ転送の要求であるか前記第2制御手段と前記記憶手段との間でのデータ転送の要求であるかを判定する判定手段と、前記アクセス要求が前記第1制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定手段が判定した場合に、前記アクセス要求の発生した順番に従って前記記憶手段にアクセスし、前記アクセス要求が前記第2制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定手段が判定した場合に、前記アクセス要求の発生した順番に関係なく当該アクセス要求を優先させて前記記憶手段にアクセスするアクセス手段とを備えることを特徴とする。

Claims (9)

  1. 画像処理装置であって、
    前記画像処理装置を統括的に制御する第1制御手段と、
    前記第1制御手段にバスを介して接続され、画像データを画像処理する画像処理機能を備える第2制御手段と、
    前記第2制御手段に接続されるとともに該第2制御手段を介して前記第1制御手段に間接的に接続され、前記画像データを記憶する記憶手段とを備え、
    前記第1制御手段は、
    記記憶手段に対するアクセス要求が発生すると、当該アクセス要求が、前記第1制御手段と前記記憶手段との間でのデータ転送の要求であるか前記第2制御手段と前記記憶手段との間でのデータ転送の要求であるかを判定する判定手段と、
    前記アクセス要求が前記第1制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定手段が判定した場合に、前記アクセス要求の発生した順番に従って前記記憶手段にアクセスし、前記アクセス要求が前記第2制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定手段が判定した場合に、前記アクセス要求の発生した順番に関係なく当該アクセス要求を優先させて前記記憶手段にアクセスするアクセス手段とを備えることを特徴とする画像処理装置。
  2. 記アクセス手段は、前記第1制御手段から、該第1制御手段と前記第2制御手段とを接続する前記バスを経由して前記記憶手段にアクセスすることを特徴とする請求項1に記載の画像処理装置。
  3. 記アクセス手段は、前記第2制御手段から、前記バスを経由せずに直接的に前記記憶手段にアクセスすることを特徴とする請求項1又は2に記載の画像処理装置。
  4. 前記第1制御手段は、仮想メモリ領域の一部を管理するオペレーティングシステムを実行し、
    前記アクセス手段は、当該アクセス要求が前記第1制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定手段が判定した場合には前記オペレーティングシステムが管理している前記仮想メモリ領域のアドレスを指定、当該アクセス要求が前記第2制御手段と前記記憶手段との間でのデータ転送の要求である場合には前記オペレーティングシステムが管理していない前記仮想メモリ領域のアドレスを指定
    前記判定手段は、前記アクセス手段より指定された前記アドレスが前記オペレーティングシステムが管理している前記仮想メモリ領域を示すか否かを判定することにより、当該アクセス要求が、前記第1制御手段と前記記憶手段との間でのデータ転送であるか前記第2制御手段と前記記憶手段との間でのデータ転送であるかを判定することを特徴とする請求項1乃至3の何れか1項に記載の画像処理装置。
  5. 前記第1制御手段のワーク領域である第1記憶手段と、
    前記第2制御手段のワーク領域である第2記憶手段とをさらに備え、
    前記オペレーティングシステムが管理していない仮想メモリ領域を示すアドレスは、前記第2記憶手段のアドレスに関連付けられていることを特徴とする請求項4に記載の画像処理装置。
  6. 前記画像処理機能とは、原稿から画像を読み取る読取処理、又は、画像データに従って記録材に画像を形成する画像形成処理を実行する機能であることを特徴とする請求項1乃至5の何れか1項に記載の画像処理装置。
  7. 前記第1制御手段と前記第2制御手段とは異なる基板に設けられていることを特徴とする請求項1乃至6の何れか1項に記載の画像処理装置。
  8. 画像処理装置を統括的に制御する第1制御手段と、前記第1制御手段にバスを介して接続され、画像データを画像処理する画像処理機能を備える第2制御手段と、前記第2制御手段に接続されるとともに該第2制御手段を介して前記第1制御手段に間接的に接続され、前記画像データを記憶する記憶手段とを備える画像処理装置の制御方法であって、
    前記第1制御手段が、
    記記憶手段に対するアクセス要求が発生すると、当該アクセス要求が、前記第1制御手段と前記記憶手段との間でのデータ転送の要求であるか前記第2制御手段と前記記憶手段との間でのデータ転送の要求であるかを判定する判定ステップと、
    前記アクセス要求が前記第1制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定ステップが判定した場合に、前記アクセス要求の発生した順番に従って前記記憶手段にアクセスし、前記アクセス要求が前記第2制御手段と前記記憶手段との間でのデータ転送の要求であると前記判定ステップが判定した場合に、前記アクセス要求の発生した順番に関係なく当該アクセス要求を優先させて前記記憶手段にアクセスするアクセスステップとを実行することを特徴とする画像処理装置の制御方法。
  9. 請求項8に記載の画像処理装置の制御方法における各ステップをコンピュータに実行させるためのプログラム。
JP2009156328A 2009-06-30 2009-06-30 画像処理装置、その制御方法及びプログラム Active JP5340058B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009156328A JP5340058B2 (ja) 2009-06-30 2009-06-30 画像処理装置、その制御方法及びプログラム
US12/784,808 US8526039B2 (en) 2009-06-30 2010-05-21 Image processing apparatus, and control method thereof and program

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009156328A JP5340058B2 (ja) 2009-06-30 2009-06-30 画像処理装置、その制御方法及びプログラム

Publications (3)

Publication Number Publication Date
JP2011015093A JP2011015093A (ja) 2011-01-20
JP2011015093A5 true JP2011015093A5 (ja) 2012-08-16
JP5340058B2 JP5340058B2 (ja) 2013-11-13

Family

ID=43380386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009156328A Active JP5340058B2 (ja) 2009-06-30 2009-06-30 画像処理装置、その制御方法及びプログラム

Country Status (2)

Country Link
US (1) US8526039B2 (ja)
JP (1) JP5340058B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017046291A (ja) * 2015-08-28 2017-03-02 キヤノン株式会社 画像形成装置
JP7095505B2 (ja) * 2018-09-05 2022-07-05 コニカミノルタ株式会社 情報処理システム、情報処理デバイスおよびプログラム
JP7236011B2 (ja) * 2019-08-22 2023-03-09 日本電信電話株式会社 アクセラレータ制御システムおよびアクセラレータ制御方法
JP2022122677A (ja) 2021-02-10 2022-08-23 キヤノン株式会社 情報処理装置および情報処理装置の制御方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878198A (en) * 1994-12-21 1999-03-02 Canon Kabushiki Kaisha Information processing apparatus and method and memory medium storing information processing program
US5911049A (en) * 1995-07-21 1999-06-08 Ricoh Company, Ltd. PCI connection system for a printer controller board
JP4054503B2 (ja) * 2000-01-06 2008-02-27 キヤノン株式会社 画像処理装置
JP2002218164A (ja) * 2001-01-16 2002-08-02 Sharp Corp 画像読み取り装置
JP2004152004A (ja) * 2002-10-30 2004-05-27 Canon Inc 画像処理装置
JP2007248942A (ja) * 2006-03-17 2007-09-27 Murata Mach Ltd 画像形成装置
JP5448496B2 (ja) * 2009-02-19 2014-03-19 キヤノン株式会社 情報処理装置及びその制御方法

Similar Documents

Publication Publication Date Title
EP3608792B1 (en) Managed switching between one or more hosts and solid state drives (ssds) based on the nvme protocol to provide host storage services
US9122606B2 (en) Method and system for distributing tiered cache processing across multiple processors
US11635902B2 (en) Storage device processing stream data, system including the same, and operation method
CN107967221A (zh) 具有非易失性存储器的计算系统及其操作方法
US10503655B2 (en) Data block sizing for channels in a multi-channel high-bandwidth memory
JP2014026635A5 (ja)
US10977199B2 (en) Modifying NVMe physical region page list pointers and data pointers to facilitate routing of PCIe memory requests
CN103198450A (zh) 图像形成装置
JP6594452B2 (ja) 仮想マシン性能を向上させる方法、端末、装置及びプログラム
US11036635B2 (en) Selecting resources to make available in local queues for processors to use
US20160335189A1 (en) Locking a cache line for write operations on a bus
US20150378745A1 (en) Data processing method during boot procedure of smart device and smart device
JP2016186828A5 (ja) 記憶装置および記憶制御方法
CN109164976A (zh) 利用写缓存优化存储设备性能
JP2011015093A5 (ja) 画像処理装置、その制御方法及びプログラム
JP4452644B2 (ja) 記憶性能の改善
US20170047119A1 (en) Data Storage Method, Storage Apparatus, and Computing Device
US20140244939A1 (en) Texture cache memory system of non-blocking for texture mapping pipeline and operation method of texture cache memory
CN110515861B (zh) 处理刷写命令的存储设备及其方法
US8700852B2 (en) Processing read and write requests in a storage controller
US11226819B2 (en) Selective prefetching in multithreaded processing units
JP2003345648A5 (ja)
JP2008511890A5 (ja)
US10248567B2 (en) Cache coherency for direct memory access operations
CN111240870A (zh) Linux操作系统的内存管理方法及装置